KR20060057161A - 콤보 메모리의 타입 선택 회로 - Google Patents

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KR20060057161A
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윤수혁
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Abstract

본 발명은 웨이퍼 레벨 및 패키지 상태에서도 메모리 타입을 용이하게 선택할 수 있는 콤보 메모리의 타입 선택회로에 관한 것이다. 이 회로는, 퓨즈의 컷팅 상태로 메모리의 타입을 결정하는 퓨즈부; 본딩 상태에 따라 메모리의 타입을 결정하는 본딩 옵션부; 테스트 모드 진입에 따라 메모리의 타입을 결정하는 테스트 신호 발생부; 및 상기 퓨즈부, 본딩 옵션부 및 테스트 신호 발생부의 출력신호를 수신하여 메모리의 타입을 결정하는 제어신호를 출력하는 신호 선택부;를 구비한다.

Description

콤보 메모리의 타입 선택 회로{Circuit for selecting type of combo memory}
도 1은 종래의 콤보 메모리의 타입 선택회로의 블록도.
도 2는 본 발명에 따른 콤보 메모리의 타입 선택회로의 블록도.
도 3은 본 발명에 따른 콤보 메모리 선택회로의 세부 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
201: 퓨즈부 202: 본딩 옵션부
203: 테스트 신호 발생부 204: 신호 선택부
본 발명은 콤보 메모리의 타입 선택 회로에 관한 것으로, 특히, 퓨즈, 본딩옵션 및 테스트 모드를 조합하여 웨이퍼 레벨 및 패키지 상태의 메모리에서 타입을 용이하게 선택할 수 있는 콤보 반도체 메모리의 타입 선택 회로에 관한 것이다.
일반적인 콤보 메모리는 DDR(dual data rate) 및 SDR(single data rate)의 기능이 동시에 구비되며, 엔지니어가 원하는 메모리 타입을 선택하기 위해 퓨즈부가 구비되어 있다.
도 1에는 종래의 콤보 메모리의 타입 선택회로의 블록도를 도시한다.
종래의 콤보 메모리의 타입 선택회로는 퓨즈부(100)로 구성되며, 퓨즈부(100)는 전원전압(VDD)과 파워업 신호(pwrup)를 수신하고 내부 퓨즈의 절단상태에 따라 메모리의 타입을 결정하는 제어신호(ddren)을 출력하고, 콤보 메모리는 제어신호(ddren)에 따라, DDR 또는 SDR의 특정 타입의 메모리로 선택되어 패키지된다.
그러나, 퓨즈를 사용한 콤보 메모리의 타입 선택은, 퓨즈의 절단 공정이 부수적으로 들어가 공정이 까다로우며, 웨이퍼 레벨에서만 메모리 타입의 선택이 가능하여, 일단 SDR 또는 DDR로 선택되어 패키지된 제품은 타입의 변경을 실시할 수 없는 문제가 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 웨이퍼 레벨 및 패키지 상태에서도 메모리 타입을 용이하게 선택할 수 있는 콤보 메모리의 타입 선택회로를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 콤보 메모리의 타입 선택회로가 제공되며: 이 회로는, 퓨즈의 컷팅 상태로 메모리의 타입을 결정하는 퓨즈부; 본딩 상태에 따라 메모리의 타입을 결정하는 본딩 옵션부; 테스트 모드 진입 에 따라 메모리의 타입을 결정하는 테스트 신호 발생부; 및 상기 퓨즈부, 본딩 옵션부 및 테스트 신호 발생부의 출력신호를 수신하여 메모리의 타입을 결정하는 제어신호를 출력하는 신호 선택부;를 구비하는 것을 특징으로 한다.
본 발명의 또 다른 일면에 따라, 상기 퓨즈부 및 본딩 패드부는, 웨이퍼 레벨의 메모리에서 상기 제어신호의 상태를 조절하며, 상기 테스트 신호 발생부는, 패키지 상태의 메모리에서 상기 제어신호의 상태를 조절하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2에는 본 발명에 따른 콤보 메모리의 타입 선택회로의 블록도를 도시한다.
본 발명에 따른 콤보 메모리의 타입 선택회로는, 퓨즈의 단락으로 메모리 타입을 결정하는 퓨즈부(201), 본딩 상태에 따라 메모리 타입을 결정하는 본딩 옵션부(202), 출력신호(tm_ddren)에 따라 메모리 타입을 결정하는 테스트 신호 발생부(203), 및 퓨즈부(201), 본딩 옵션부(202) 및 테스트 신호 발생부(203)의 출력신호를 수신하여 메모리의 동작상태를 결정하는 제어신호(ddren)를 선택적으로 출력하는 신호 선택부(204)를 구비한다. 여기서, 퓨즈부(201) 및 본딩 옵션부(202)는 웨이퍼 레벨에서 메모리 타입을 결정하기 위한 옵션이고, 테스트 신호 발생부(203)는 패키지 상태의 메모리에서 타입을 선택하기 위한 옵션이다. 특히, 본딩 옵션부(202)는 메모리 타입 선택시 퓨즈의 컷팅을 위한 공정 상의 번거로움을 해결하기 위한 구성요소이다.
도 3에는 본 발명에 따른 콤보 메모리 선택회로의 세부 회로도를 도시한다.
이하, 아래에 제시하는 표 1을 참조하여 본 발명에 따른 콤보 메모리의 동작을 설명한다.
DDR
fuse ddr_ex tm_ddren ddren
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
여기서, "fuse"는 퓨즈부(201)의 상태를 나타내는 항목으로서, "0"은 퓨즈가 컷팅되지 않은 상태를 나타하며, "1"은 퓨즈가 컷팅된 상태를 나타낸다. 또한, "ddr_ex"는 본딩 옵션부(202)의 출력신호를 나타내며, "tm_ddren"는 테스트 신호 발생부(203)의 출력신호를 나타내는 것으로 테스트 모드 진입시 "1"의 상태가 된다. 신호 선택부(204)의 선택동작에 따른 제어신호(ddren)의 상태가 "0"일 경우, 콤보 메모리의 타입은 SDR로 선택되며, "1"일 경우, DDR로 선택된다.
만약, 퓨즈부(201)의 상태가 "1"이고 본딩옵션에 따른 출력신호(ddr_ex)가 "1" 이면 제어신호(ddren)의 상태가 "1"로 되어, 콤보 메모리는 DDR로 작동한다. 단, 퓨즈부(201) 및 본딩 옵션부(202)의 출력신호에 따른 우선순위는 없으며, 둘중 하나라도 상기 조건이 충족되면, 콤보메모리는 DDR로 동작된다. 이 때, 테스트 모드로 진입하여 테스트 신호 발생부(203)의 출력신호가 "1"로 되면, DDR로 동작하던 콤보 메모리는 SDR로 전환되게 된다.
또한, 퓨즈부(201)의 상태가 "0"이고 본딩옵션이 "0"이면, "0" 상태의 제어신호(ddren)에 따라, 콤보 메모리는 SDR로 동작하게 된다. 이 때, 테스트 모드로 진입하여 테스트 신호 발생부(203)의 출력신호가 "1"로 되면, SDR로 동작하던 콤보메로리는 DDR로 전환되게 된다.
상기한 바와 같이, 본 발명에 따른 콤보 메모리의 타입 선택 회로는, 퓨즈부로만 구성된 종래의 회로에서 추가적으로 본딩 옵션부를 구비함으로써, 웨이퍼 레벨에서의 타입 선택시 공정을 단순화 할 수 있다. 또한, 테스트 신호 발생부를 추가로 구비하여 패키지 상태의 메모리에서도 타입의 선택이 가능하다.
본 발명의 상기한 바와 같은 구성에 따라, 퓨즈부, 본딩 옵션부 및 테스트 신호 발생부의 옵션에 따라, 웨이퍼 레벨 뿐만 아니라 패키지 상태의 메모리에서도 타입을 용이하게 선택할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하여지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (2)

  1. 콤보 메모리의 타입 선택회로에 있어서,
    퓨즈의 컷팅 상태로 메모리의 타입을 결정하는 퓨즈부;
    본딩 상태에 따라 메모리의 타입을 결정하는 본딩 옵션부;
    테스트 모드 진입에 따라 메모리의 타입을 결정하는 테스트 신호 발생부; 및
    상기 퓨즈부, 본딩 옵션부 및 테스트 신호 발생부의 출력신호를 수신하여 메모리의 타입을 결정하는 제어신호를 출력하는 신호 선택부;를 구비하는 것을 특징으로 하는 콤보 메모리의 타입 선택 회로.
  2. 제 1 항에 있어서,
    상기 퓨즈부 및 본딩 패드부는,
    웨이퍼 레벨의 메모리에서 상기 제어신호의 상태를 조절하며,
    상기 테스트 신호 발생부는,
    패키지 상태의 메모리에서 상기 제어신호의 상태를 조절하는 것을 특징으로 하는 콤보 메모리의 타입 선택 회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051165A (ko) * 1995-12-26 1997-07-29 김광호 복합 메모리 장치
KR19980052836U (ko) * 1996-12-31 1998-10-07 유기범 이종의 메모리를 수용가능한 메모리회로
KR20030025802A (ko) * 2001-09-21 2003-03-29 미쓰비시덴키 가부시키가이샤 반도체 집적회로 장치
KR20040005485A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 콤보형 메모리 소자의 옵션 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051165A (ko) * 1995-12-26 1997-07-29 김광호 복합 메모리 장치
KR19980052836U (ko) * 1996-12-31 1998-10-07 유기범 이종의 메모리를 수용가능한 메모리회로
KR20030025802A (ko) * 2001-09-21 2003-03-29 미쓰비시덴키 가부시키가이샤 반도체 집적회로 장치
KR20040005485A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 콤보형 메모리 소자의 옵션 구조

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