KR20030025802A

KR20030025802A - 반도체 집적회로 장치

Info

Publication number: KR20030025802A
Application number: KR1020020049369A
Authority: KR
Inventors: 나가타신야; 와타나베가츠요시; 이케모토마사히코
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-09-21
Filing date: 2002-08-21
Publication date: 2003-03-29
Also published as: TW565857B; JP2003100876A; KR100467547B1; CN1411064A; US20040136260A1; DE10238040A1; CN1228847C; US20030058729A1; US6690614B2; US6813213B2

Abstract

반도체 칩(CH)을 패드(1)로 둘러싸인 제 1 반도체 영역(2)과 패드 외부 영역으로 분할하고, 메모리(20)를 이 패드 외부 영역에 배치한다. 또한, 이들 제 1 반도체 영역(2) 내에 배치되는 메모리(37)와 패드(1) 외부에 배치되는 메모리(20)를 각각 별도의 메모리 버스(36, 39) 및 셀렉터(100)를 통하여 버스 인터페이스 유닛(33)에 결합한다. 이 셀렉터(100)를 서로 위상이 다르지 않은 2상 클록 신호(P1, P2)에 의해 구동시킨다. 기억장치의 기억 용량 변경에 대해서도 용이하게 대응할 수 있으며, 버스 배선 길이의 변경에 관계없이, 고속 및 낮은 소비전력으로 신호/데이터를 전송할 수 있는 반도체 집적회로 장치가 제공된다.

Description

반도체 집적회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적회로 장치에 관한 것으로서, 특히 반도체 집적회로 장치의 칩상 레이아웃에 관한 것이다. 보다 특정적으로는, 본 발명은 기억장치의 칩상 레이아웃 및 이 기억장치에 대한 버스의 배치 및 신호 전송 타이밍에 관한 것이다.

도 25는 종래의 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면이다. 도 25에 있어서, 반도체 집적회로 장치는 반도체 칩(CH)의 외주부를 따라 배치되는 복수의 본딩 패드(1)와, 이들 본딩 패드(1)에 의해 규정되는 내부회로 영역(2)을 포함한다. 본딩 패드(1)는 이 반도체 칩(CH)의 4변을 따라 내부회로 영역(2)을 둘러싸도록 배치되어 있으며, 외부 리드 단자와 본딩 와이어(도시 생략)를 통하여 전기적으로 접속되고, 외부 장치와 전기적으로 결합된다.

내부회로 영역(2)에 있어서는, 연산 처리를 실행하는 연산 처리장치(CPU)(3)와, 이 CPU(3)가 필요로 하는 데이터/명령을 저장하는 ROM(Read Only Memory)(4)와, CPU(3)가 사용하는 데이터/명령을 저장하는 동시에, CPU(3)의 작업 영역으로서 일시적으로 데이터를 저장하는 RAM(Random Access Memory)(5)와, 외부와의 입출력 인터페이스, 타이머, 및 비동기 송수신 유닛(UART) 등을 포함하는 주변 기능(6, 7)을 포함한다. 주변 기능(6)은 CPU(3)에 인접하여 배치되고, 주변 기능(7)이 ROM(4)과 RAM(5)의 사이에 배치된다.

이 도 25에 나타낸 반도체 집적회로 장치는 소위 1칩 마이크로컴퓨터이다. 반도체 칩(CH) 상에 CPU(3), ROM(4), 및 RAM(5)을 집적화함으로써, 이들 CPU(3), ROM(4) 및 RAM(5)을 접속하는 버스 배선을 칩상 배선으로 구성할 수 있으며, 이들 버스 배선 길이도 짧아져, 고속 및 낮은 소비전력으로 신호/데이터의 송수(送受)를 행할 수 있고, 고속 처리를 작은 점유 면적으로 실현할 수 있다.

또한, CPU(3)와 ROM(4) 및 RAM(5) 사이의 버스 배선(도시 생략)은 칩상 배선이며, 그 버스 폭을 충분히 넓게 할 수 있어, 데이터의 비트 폭을 넓게 할 수 있다.

이 도 25에 나타낸 반도체 집적회로 장치에 있어서, 내부회로 영역(2) 내에서 그 면적 이용 효율을 높게 하여 칩 면적을 최소로 하기 위해, 그 레이아웃이 최적화되어 각 구성요소가 배치된다. 각 구성요소의 최적 배치 시에 있어서, 내부 버스의 배선 레이아웃도 동일하게 최적화된다.

이 반도체 집적회로 장치에 있어서, ROM(4) 및 RAM(5)의 기억 용량은 그 처리 내용에 따라 설정된다. 따라서, 처리 내용이 복잡해져, 처리 데이터 양이 많아졌을 경우에는, 이들 ROM(4) 및/또는 RAM(5)의 기억 용량을 증대시킬 필요가 있다.

도 26은 ROM(4) 및 RAM(5)의 기억 용량이 증대한 경우의 반도체 기억장치의 레이아웃을 개략적으로 나타내는 도면이다. 도 26에 있어서, 내부회로 영역(2) 내에서 ROM(14) 및 RAM(15)의 기억 용량이 도 25에 나타낸 ROM(4) 및 RAM(5)에 비하여 증대되고, 각각의 점유 면적이 증대한다. 이들 ROM(14) 및 RAM(15)의 면적 증가에 따라, 반도체 칩(CH)의 면적을 최소로 하도록 그 레이아웃이 변경된다. 따라서, ROM(14)과 RAM(15) 사이의 주변 기능(17) 및 CPU에 인접하는 주변 기능(16)은, 도 25에 나타낸 반도체 집적회로 장치의 주변 기능(7) 및 주변 기능(6)과 그 내부의 레이아웃이 상이하다.

따라서, 이들 주변 기능(16, 17)에 포함되는 UART 등의 구성요소로부터 패드(1)에 이르는 배선의 레이아웃이 상이하며, 그 배선 길이도 변경된다.

소자의 미세화에 따라, 배선 폭 및 배선 간격이 작아지면, 배선 경로가 변경되는 것만으로 배선 용량 및 배선 저항이 변화되며, 배선간 용량도 변화된다. 따라서, 이 배선 경로의 변경에 의해, 예를 들어, 서지(surge) 전압이 발생한 경우에, 단선하거나, 또는 그 서지 전압이 배선간 용량을 통하여 전달되어 회로 동작에 악영향을 미치는 등의 서지에 약한 개소가 생길 가능성이 있다. 따라서, 이러한 ROM 및/또는 RAM의 기억 용량을 변경할 경우에는, 반도체 집적회로 장치의 신뢰성 평가를 충분히 다시 재평가할 필요가 있어, 이 반도체 집적회로 장치의 평가에 장시간을 필요로 하기 때문에, 비용이 증대한다는 문제가 발생한다.

또한, 이 내부회로 영역(2)의 X방향 및/또는 Y방향의 길이가 이 ROM(14) 및 RAM(15)의 면적 증대에 의해 증대하기 때문에, 그 주변에 배치된 패드(1)의 칩상에서의 좌표도 상이해진다. 통상, 반도체 집적회로 장치의 신뢰성 평가를 위해서는, 테스트용 지그가 사용되고, 이 지그가 본딩 패드(이하, 패드라고 함)(1)와 전기적으로 접속되어 테스트가 실행된다. 따라서, 이 패드(1)의 좌표가 변경되었을 경우, 이 지그의 패드 콘택트 위치를 이 새롭게 제조된 반도체 집적회로 장치의 패드(1) 좌표에 따라 변경할 필요가 있으며, 이 반도체 집적회로 장치의 재평가를 위한 지그 변경을 위해 장시간 및 수고를 필요로 하여, 비용이 소요된다는 문제가 있었다.

또한, 이 도 26에 나타낸 바와 같이, 반도체 집적회로 장치의 칩 면적이 증대하고, 구성요소 사이의 버스 배선 길이가 길어진 경우, 신호/데이터의 전파 시간이 길어진다. 따라서, 이 반도체 집적회로 장치 내에서 내부회로가 클록 신호에동기하여 처리를 행하며, 그 사이클 타임이 클록 신호에 의해 결정되어 처리가 실행되는 경우에 있어서, 신호/데이터의 플라이트 타임의 영향에 의해, 내부의 제어 신호와 전송 신호/데이터의 타이밍이 어긋난 경우에, 셋업/홀드 시간을 충분히 확보할 수 없어, 중간 전압 레벨의 신호를 전송하는 경우가 발생한다.

신호선이 중간 전위 레벨로 유지되면, 차단(次段)회로에서 관통 전류가 흘러, 소비 전류가 증대한다는 문제가 발생한다. 또한, 정확한 데이터 전송도 행할 수 없게 된다. 특히, MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 차단회로가 구성되어 있을 경우, 이러한 관통 전류에 의해, MOS 회로의 특징인 낮은 소비전력 성능이 손상되며, 차단회로를 정확하게 동작시킬 수 없어 잘못된 동작이 발생할 가능성이 있다.

본 발명의 목적은, 기억장치의 기억 용량 변경에 대해서도 레이아웃 변경을 최소한으로 억제할 수 있는 반도체 집적회로 장치를 제공하는 것이다.

본 발명의 다른 목적은, 버스 배선 길이가 레이아웃 변경에 길어진 경우에 있어서도, 고속으로 신호/데이터의 전송을 행할 수 있는 반도체 집적회로 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 레이아웃 변경에 의해 버스 배선 길이가 변경된 경우에 있어서도, 정확하게 신호/데이터를 고속 및 낮은 소비전력으로 전송할 수 있는 반도체 집적회로 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 집적회로 장치의 칩상 레이아웃을 개략적으로 나타내는 도면,

도 2는 본 발명의 실시예 2에 따른 반도체 집적회로 장치의 칩상 레이아웃을 개략적으로 나타내는 도면,

도 3은 본 발명의 실시예 3에 따른 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면,

도 4는 도 3에 나타낸 회로 배치의 신호 전파 특성을 개략적으로 나타내는 도면,

도 5는 도 3에 나타낸 셀렉터(selector)의 구성의 일례를 나타내는 도면,

도 6은 도 3에 나타낸 셀렉터의 변경예를 나타내는 도면,

도 7은 도 3에 나타낸 셀렉터의 쌍방향 전송부의 구성의 일례를 나타내는 도면,

도 8은 본 발명의 실시예 3의 변경예를 개략적으로 나타내는 도면,

도 9는 본 발명의 실시예 3의 변경예 2의 구성을 개략적으로 나타내는 도면,

도 10은 도 9에 나타낸 반도체 집적회로 장치의 데이터 전송 동작을 나타내는 흐름도,

도 11은 본 발명의 실시예 4에 따른 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면,

도 12는 본 발명의 실시예 4의 변경예의 구성을 개략적으로 나타내는 도면,

도 13은 본 발명의 실시예 5에 따른 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면,

도 14는 도 13에 나타낸 셀렉터의 신호/데이터 전송 동작을 나타내는 타이밍도,

도 15는 도 13에 나타낸 셀렉터의 구성의 일례를 나타내는 도면,

도 16a는 본 발명의 실시예 5의 변경예의 구성을 개략적으로 나타내는 도면이고, 도 16b는 도 16a에 나타낸 셀렉터의 신호/데이터 전송 동작을 나타내는 타이밍도,

도 17은 도 16a에 나타낸 셀렉터의 구성의 일례를 개략적으로 나타내는 도면,

도 18은 본 발명의 실시예 6에 따른 반도체 집적회로 장치의 요부 구성을 개략적으로 나타내는 도면,

도 19는 도 18에 나타낸 래치회로의 구성의 일례를 나타내는 도면,

도 20은 도 18에 나타낸 셀렉터의 신호/데이터 전송 동작을 나타내는 타이밍도,

도 21은 본 발명의 실시예 6의 변경예의 구성을 개략적으로 나타내는 도면,

도 22는 도 21에 나타낸 전송회로의 구성의 일례를 나타내는 도면,

도 23은 도 21 및 도 22에 나타낸 전송회로의 신호/데이터 전송 동작을 나타내는 타이밍도,

도 24는 본 발명의 실시예 6의 변경예 2의 구성을 개략적으로 나타내는 도면,

도 25는 종래의 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면,

도 26은 종래의 반도체 집적회로 장치의 기억 용량 변경 시의 레이아웃을 개략적으로 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 패드2 : 제 1 반도체 영역

20, 37 : 메모리33 : 유닛

36, 39 : 메모리 버스100 : 셀렉터

본 발명은, 요약하면, 반도체 칩을 패드에 의해 규정되는 제 1 반도체 영역과 이 패드 외부의 제 2 영역으로 구분하고, 이 제 2 반도체 영역에 ROM 및/또는 RAM의 적어도 일부를 배치한다.

본 발명의 제 1 관점에 따른 반도체 집적회로 장치는, 제 1 반도체 영역에 배치되고, 적어도 처리장치를 포함하는 내부회로와, 이 제 1 반도체 영역을 둘러싸도록 배치되는 패드와, 패드에 관하여 제 1 반도체 영역과 대향하여 배치되는 패드 외부 영역에 배치되고, 적어도 상기 처리장치가 사용하는 데이터를 저장하는 적어도 1종류의 메모리를 구비한다.

본 발명의 제 2 관점에 따른 반도체 집적회로 장치는, 처리장치와, 제 1 및 제 2 기억장치와, 처리장치로부터의 메모리 어드레스 신호에 따라, 제 1 및 제 2 기억장치를 지정하는 메모리 선택 신호를 생성하여 제 1 클록 신호에 동기하여 전달하는 선택 신호 생성회로와, 이 메모리 선택 신호에 응답하여 제 1 및 제 2 기억장치 중의 메모리 선택 신호가 지정한 기억장치를 내부 버스에 결합하는 선택회로와, 처리장치로부터의 데이터를 내부 버스를 통하여 선택회로에 제 1 클록 신호와 상보(相補)의 제 2 클록 신호에 동기하여 전송하는 전송회로를 포함한다.

패드를 제 1과 제 2 반도체 영역 사이에 배치하고, 이 제 2 반도체 영역에 제 1 기억장치를 배치함으로써, 이 제 1 반도체 영역의 레이아웃을 대략 고정시켜, 제 2 반도체 영역의 제 1 기억장치의 레이아웃을 그 기억 용량에 따라 변경한다. 따라서, 내부회로의 레이아웃은 변경되지 않고, 그 내부 배선의 레이아웃도 변경되지 않기 때문에, 내부회로의 특성을 보증할 수 있다. 따라서, 단순히 제 1 기억장치의 레이아웃 변경에 수고를 필요로 하며, 그 테스트가 필요로 될 뿐이고, 패드의 좌표도 변경되지 않기 때문에, 종래의 지그를 이용하여, 이 반도체 집적회로 장치의 테스트를 행할 수 있다. 테스트 프로그램에 있어서, 단순히 제 1 기억장치의 기억 용량에 따라 어드레스 영역이 변경될 뿐이다. 이것에 의해, 기억장치의 기억 용량 변경에 용이하게 대응할 수 있다.

또한, 각각 서로 다른 상보의 클록 신호에 동기하여, 그 선택회로의 제어 및 데이터 전송을 행하고 있으며, 선택회로에 있어서 선택 상태로 된 후에 확실하게 데이터를 전송할 수 있어, 확정 상태의 데이터를 확실하게 차단의 기억장치에 전달할 수 있다. 또한, 메모리의 데이터 버스에는 선택한 기억장치가 결합될 뿐이며, 버스의 부하가 경감되어 고속 데이터 전송을 실현할 수 있다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면이다. 도 1에 있어서, 반도체 집적회로 장치는 반도체 칩(CH) 상에 집적화된다. 이 반도체 칩(CH)은 패드(1)에 의해 둘러싸이는 내부회로 영역(2)과, 패드(1)의 외부에 배치되는 메모리(20)를 포함한다. 이 내부회로 영역(2)에 배치되는 내부회로는 상술한 도 25에 나타낸 CPU(3), 및 주변 기능(6, 7(16, 17))을 포함한다. 이 내부회로 영역(2)에 배치되는 내부회로는 ROM 및/또는 RAM의 일부를 더 포함할 수도 있다.

패드(1)의 외부에 배치되는 메모리(20)는 ROM 및/또는 RAM을 포함한다. 이 반도체 집적회로 장치에 있어서, 메모리의 기억 용량을 증대시킬 경우에는, 메모리(20)를 구성하는 ROM 및/또는 RAM의 기억 용량을 증대시킨다. 내부회로 영역(2)의 레이아웃은 불변이다. 이 내부회로(2)를 둘러싸도록 배치되는 패드(1)의 배치 위치(좌표)도 불변이다.

이 메모리(20)의 기억 용량을 변경할 경우에는, 도 1에 있어서 X방향을 따라 메모리(20)의 면적을 증감하여, 메모리(20)의 기억 용량을 증감한다. Y방향에 대해서는 메모리(20)의 길이는 불변이다. 이 한쪽 방향에서만 메모리(20)의 면적을 변경함으로써, 패드(1)의 좌표를 변경하지 않고, 메모리(20)의 기억 용량을 변경할 수 있다.

따라서, ROM 및/또는 RAM의 기억 용량 변경 시에 있어서는, 단순히 패드(1)의 외부에 배치되는 메모리(20)의 기억 용량을 증감하고, 그 레이아웃을 변경하는 것만으로 충분하며, 내부회로 영역(2)에 배치되는 내부회로 및 패드(1)의 배치가 불변이다. 따라서, 이 내부회로 영역(2)에 배치되는 내부회로에 대해서는, 그 회로 특성 및 신뢰성에 대해서 일단 평가가 확립되면, 그 평가 결과는 이 메모리(20)의 다양한 기억 용량을 가질 경우에도 적용할 수 있다. 따라서, 이 반도체 집적회로 장치의 평가는 메모리(20)의 평가를 행하는 것이 요구될 뿐이며, 평가 시간을 단축시킬 수 있다.

또한, 레이아웃 변경 시에 있어서도, 메모리(20)의 X방향에 대한 레이아웃을 변경하는 것만으로 충분하며, 기억 용량 변경 시에서의 레이아웃 변경의 수고를 경감시킬 수 있다.

특히, 메모리(20)를 이 X방향에 대해서 단위 메모리 유닛을 복수개 반복적으로 배치하여 구성함으로써, 이 메모리(20)의 기억 용량 증감에 대해서도 용이하게 대응할 수 있다.

또한, 패드(1)의 좌표가 불변이기 때문에, 메모리(20)의 기억 용량이 변경된 경우에 있어서도, 이 테스트용 지그의 변경은 불필요하며, 종래의 신뢰성 평가 시험 장치를 이용하여 신뢰성 평가를 행할 수 있다.

특히, 이 패드(1)의 레이아웃 및 내부회로 영역(2)을 포함하는 구성을 1개의 매크로로서 라이브러리화하여 등록함으로써, 매크로베이스로 반도체 집적회로 장치를 제작할 수 있다. 특히 메모리(20)에 있어서도, 단위 메모리 유닛이 매크로화되어 있으면, 그 메모리(20)의 기억 용량 증감 시에도 단위 메모리 유닛의 수를 증감하는 것만으로 요구되는 기억 용량을 실현할 수 있고, 기억 용량의 증감에도 용이하게 대응할 수 있다.

이상과 같이, 본 발명의 실시예 1에 따르면, 패드 외부에 메모리(ROM 및/또는 RAM)를 배치하도록 구성하고 있어, 기억장치의 기억 용량 증감에 있어서도, 레이아웃 변경의 수고를 최소한으로 억제할 수 있으며, 내부회로 영역의 구성은 불변이기 때문에, 신뢰성 평가를 위한 시간도 경감시킬 수 있다.

(실시예 2)

도 2는 본 발명의 실시예 2에 따른 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면이다. 이 도 2에 있어서, 반도체 집적회로 장치는 칩(CH) 상에서 패드(1)에 관하여 X방향을 따라 외측에 메모리(22, 25)가 내부회로 영역(2)에 관하여 대향하여 배치된다.

내부회로 영역(2)에 포함되는 내부회로 및 패드(1)의 레이아웃은, 메모리(22, 25)의 기억 용량 변경에 관계없이 불변이다. 이들 메모리(22, 25)는 그 종류가 상이하며, 예를 들어, 메모리(22)는 ROM이고, 메모리(25)는 RAM이다. 종류가 서로 다른 메모리(22, 25)를 패드(1)의 외측에 내부회로 영역(2)에 관하여 대향하여 배치하여, 이들 메모리(22, 25)의 기억 용량 증감 시, X방향을 따라 메모리(22, 25)의 면적을 변경하여 그들의 기억 용량을 변경한다.

예를 들면, 메모리(22)가 ROM이고, 메모리(25)가 RAM인 경우, 이들의 증감 시에 있어서는, 메모리(20, 25) 각각에 대해서 대응의 단위 메모리 유닛 수를 증감함으로써 기억 용량을 증감할 수 있다.

메모리(22, 25)는 그 종류가 상이하며, 그 레이아웃의 규칙성이 상이하다. 즉, 메모리(22, 25)에 있어서는, 반복회로의 종류가 서로 다르다. 여기서, 「반복회로」는 동일 레이아웃 패턴으로 반복하여 배치되는 회로이며, 예를 들어, 로우 디코더, DRAM(Dynamic Random Access Memory)에서의 센스 앰프 등을 나타낸다. 또한, 이들 메모리(22, 25)의 점유 면적도 서로 다르다.

이들 메모리(22, 25)를 이 반도체 칩(CH) 상에서 패드(1) 한쪽 측의 외측 X방향을 따른 한쪽 측에 배치한 경우, 메모리(22, 25)의 기억 용량 비 및 그 레이아웃의 규칙성 차에 의해, 빈 영역이 발생하여, 면적 이용 효율이 저하된다. 이 패드(1)의 X방향을 따른 양측에 메모리(22, 25)를 배치함으로써, 각각의 영역에서 메모리(22, 25)의 레이아웃을 각각 별도로 최적화할 수 있다. 이것에 의해, 면적 이용 효율의 저하를 발생시키지 않고, 칩 면적을 최소화할 수 있다.

또한, 각각의 영역에서 단위 메모리 블록을 X방향을 따라 단순히 증감할 뿐이며, 메모리(22, 25)의 기억 용량 변경에 용이하게 대응할 수 있다. 또한, 실시예 1과 동일하게, 내부회로 영역(2)에 배치되는 내부회로 및 패드(1)의 레이아웃은 불변이기 때문에, 그 신뢰성 평가는 다양한 기억 용량을 갖는 반도체 집적회로 장치에 대하여 적용할 수 있어, 평가 시간을 단축시킬 수 있다.

또한, 메모리(22, 25)로서는, 종류가 서로 다른 메모리를 사용하는 것이 좋으며, 한쪽이 SRAM(Static Random Access Memory)이고, 다른쪽이 DRAM일 수도 있다.

(실시예 3)

도 3은 본 발명의 실시예 3에 따른 반도체 집적회로 장치의 요부 구성을 개략적으로 나타내는 도면이다. 도 3에 있어서, 내부회로 영역(2) 내에 메모리(37)가 배치되고, 이 내부회로 영역(2)과 패드(1)를 통하여 대향하는 외부 영역에 메모리(20)가 배치된다. 메모리(20, 37)의 각각은 ROM 및/또는 RAM이다. 이들 메모리(20, 37)는 동일 종류의 메모리일 수도 있고, 서로 다른 종류의 메모리일 수도 있다. 또한, 메모리(20, 37)는 ROM 및 RAM 양자를 포함하고 있을 수도 있다.

내부회로 영역(2)에 있어서는, CPU(3)로부터 어드레스 버스(30)를 통하여 부여되는 메모리를 특정하는 메모리 어드레스 신호를 프리디코드하고, 메모리를 지정하는 프리디코드 신호를 디코드 버스(38, 40) 상에 송출하는 프리디코더(31)와, CPU(3)와 내부 버스(32)를 통하여 결합되고, CPU(3)로부터의 어드레스 및 데이터 및 제어 신호에 따라, 메모리(37, 24)의 액세스 시에 소정의 타이밍으로 버스(34)에 어드레스 신호 및 제어 신호를 출력하며, 데이터 기록 시에 있어서는, 기록 데이터를 출력하는 버스 인터페이스 유닛(BIU)(33)과 프리디코더(31)로부터의 프리디코드 신호에 따라, 버스(34)를 메모리 버스(36, 39)의 한쪽에 접속하는 셀렉터(35)가 설치된다.

여기서, 「버스」는 제어 신호를 전달하는 제어 버스, 어드레스 신호를 전달하는 어드레스 버스, 및 데이터를 전달하는 데이터 버스를 포함한다.

메모리 버스(36)는 메모리(37)에 결합되고, 메모리 버스(39)는 메모리(20)에 결합된다. 이들 메모리 버스(36, 39)는 어드레스 신호, 제어 신호, 및 데이터를 전송하는 버스를 포함한다.

또한, 메모리(20, 37)는 복수의 블록을 포함하고, 프리디코더(31)로부터의 프리디코드 신호에 의해 메모리 및 블록이 지정될 수도 있다.

CPU(3)가 메모리(37, 20)의 한쪽에 액세스할 경우에는, 셀렉터(35)는 그 메모리 버스(36, 39)의 한쪽을 내부 버스(34)에 결합한다. 다음으로, 이 도 3에 나타낸 반도체 집적회로 장치의 동작에 대해서 간단하게 설명한다.

CPU(3)가 로드(load) 또는 스토어(store) 명령 등의 메모리 액세스를 수반하는 명령을 실행할 경우, 그 액세스 대상의 메모리를 지정하는 메모리 어드레스 신호를 어드레스 버스(30)를 통하여 프리디코더(31)에 부여하며, 내부 버스(32)를 통하여 액세스 대상의 어드레스를 지정하는 어드레스 신호 및 데이터 기록 시의 데이터를 내부 버스(32)를 통하여 버스 인터페이스 유닛(이하, BIU라고 함)(33)에 전달한다.

셀렉터(35)는 프리디코더(31)로부터 콘트롤 버스(38, 40)에 부여되는 프리디코드 신호에 따라, 액세스 대상의 메모리에 대하여 설치된 메모리 버스(36, 39)를 내부 버스(34)에 결합한다. BIU(버스 인터페이스 유닛)(33)는 소정의 타이밍으로 CPU(3)로부터 전달된 어드레스 신호, 제어 신호 및 데이터 기록 시의 데이터를 셀렉터(35)를 통하여 선택 메모리에 대하여 설치된 메모리 버스에 전달한다.

메모리로부터의 데이터 판독 시에 있어서는, 선택 메모리로부터 판독된 데이터가 셀렉터(35)를 통하여 내부 버스(34)에 전달된다. BIU(33)는 이 데이터 판독 시에서는 내부 버스(34) 상의 데이터를 수용하고, 수용한 데이터를 소정의 타이밍으로 CPU(3)에 내부 버스(32)를 통하여 전송한다.

이 도 3에 나타낸 반도체 집적회로 장치의 구성에 있어서는, 메모리(20, 37)는 각각의 메모리 버스(39, 36)에 결합된다. 셀렉터(35)가 액세스 대상의 메모리(메모리 블록)에 대하여 설치된 메모리 버스를 내부 버스(30)에 결합한다. 따라서, 메모리로의 액세스 시에 있어서는, 내부 버스(34)에는 메모리 버스(36, 39)의 한쪽이 접속될 뿐이며, 내부 버스(34)의 부하가 이 내부 버스(34)에 메모리(37, 20)가 공통으로 접속되는 경우에 비하여 경감되어, 고속으로 데이터/신호를 전송할 수 있다.

따라서, 메모리(20)가 패드(1)의 외부에 배치되고, 버스의 배선 길이가 길어질 가능성이 있는 경우에 있어서도, 내부 버스(34)에는 이 메모리 버스(36, 39)의 한쪽이 접속될 뿐이며, 내부 버스(34)의 부하를 경감시킬 수 있어, 고속으로 신호/데이터의 전송을 행할 수 있다. 또한, 이 내부 버스의 부하가 경감되기 때문에, 기생 용량이 저감되고, 버스의 배선 용량의 충방전 전류가 저감됨으로써 소비전력을 저감시킬 수 있다.

즉, 메모리(20, 37)를 공통 메모리 버스에 접속하고, 이 공통 메모리 버스를 BIU(33)에 결합한 경우, 버스의 부하가 커지기 때문에, 도 4에서 파선으로 나타낸 바와 같이, 버스 신호선의 충전 시간이 길어진다. 그러나, 메모리(20, 37)를 각각 별도로 메모리 버스(31, 36)에 결합하고, 셀렉터(35)에 의해 선택적으로 액세스 대상의 메모리에 결합되는 메모리 버스를 내부 버스(34)에 결합함으로써, 버스의 부하가 경감되어, 도 4에서 실선으로 나타낸 바와 같이, 이 버스 신호선의 충전 전압의 상승 시간이 빨라진다.

또한, 도 4에 있어서는, 메모리 버스(39, 36)의 1개의 버스 신호선에 대한 전압 변화를 나타내고 있으며, 도 4에서 횡축은 시간 T를 나타내고, 종축에 전압 V를 나타낸다.

또한, 버스 신호선의 신호/데이터의 상승 시에 있어서도, 동일하게, 메모리 버스를 메모리 각각에 대하여 설치함으로써, 버스의 부하가 경감되고, 방전 시간이 저감되어 고속으로 신호를 하강시킬 수 있다. 이것에 의해, 고속의 데이터 전송을 실현할 수 있다.

메모리(20)를 칩상 패드(1)의 외부 영역에 배치한 경우, 메모리 버스(39)의 배선 길이가 길어져, 그 부하가 커질 가능성이 있다. 이들 메모리에 대한 버스를 각각 별도로 설치함으로써, 배선 부하가 경감되어 고속의 데이터 전송을 행할 수 있다. 또한, 버스의 부하(배선 용량)가 경감되기 때문에, 충방전 전류가 저감되어, 전력을 저감시킬 수 있다.

(셀렉터(35)의 구성 1)

도 5는 도 3에 나타낸 셀렉터(35)의 구성을 나타내는 도면이다. 도 5에 있어서, 셀렉터(35)는 프리디코더(31)로부터의 상보 프리디코드 신호 ZCS0 및 CS0에 따라 선택적으로 도통하고, 도통 시에 내부 버스(34)와 메모리 버스(39)를 접속하는 전송(transmission) 게이트(42)와, 프리디코더(31)로부터의 상보 프리디코드 신호 ZCS1 및 CS1에 따라 선택적으로 도통하고, 도통 시에 내부 버스(34)와 메모리 버스(36)를 결합하는 전송 게이트(44)를 포함한다.

상보 프리디코드 신호 ZCS0 및 CS0은 활성화 시에 메모리(20)를 지정하고, 상보 프리디코드 신호 ZCS1 및 CS1은 활성화 시에 메모리(37)를 지정한다.

이들 전송 게이트(42, 44)는, 도통 시에는 내부 버스(34)와 메모리 버스(39, 36)를 전기적으로 결합할 뿐이다. 따라서, 이들 내부 버스(30) 및 메모리 버스(39)가 쌍방향 버스의 경우에 있어서도, 셀렉터(35)에서 전송 게이트를 이용함으로써, 회로 점유 면적을 증대시키지 않고, 쌍방향 버스를 상호 접속할 수 있다.

또한, 이들 전송 게이트(42, 44)는, 비도통 시에는 확실하게 내부 버스(34)와 대응의 메모리 버스를 전기적으로 분리한다. 이들 전송 게이트(42, 44)의 비도통 시에 있어서는, 내부 버스(34)에는 이들 전송 게이트(42, 44)의 기생 용량이 접속될 뿐이며, 비선택 메모리에 대응하여 배치되는 메모리 버스를 버스(34)로부터 확실하게 분리할 수 있고, 버스(34)의 실효적인 기생 용량을 저감시킬 수 있다.

또한, 전송 게이트(42, 44)의 각각은, 대응의 버스 신호선 각각에 대응하여 배치되는 CMOS 전송 게이트 회로를 포함하고, 도통 시에는 버스(34)의 신호/데이터선과 대응의 메모리 버스의 신호/데이터선을 전기적으로 결합한다.

(셀렉터의 구성 2)

도 6은 셀렉터(35)의 제 2 구성을 나타내는 도면이다. 도 6에 있어서는, 내부 버스(34), 및 메모리 버스(36, 39)의 단방향 버스에 대하여 설치되는 셀렉터(35)의 구성을 나타낸다. 즉, BIU(33)로부터 메모리(37, 20)에 대하여, 어드레스 신호 및 제어 신호는 한쪽 방향으로 전달된다. 이들 어드레스 버스 및 콘트롤 버스가 도 6에 있어서 버스(34a, 36a) 및 버스(39a)로서 도시된다.

도 6에 있어서, 셀렉터(35)는 프리디코더(31)로부터의 상보 프리디코드 신호 CS0 및 ZCS0에 따라 선택적으로 활성화되고, 활성화 시에 내부 버스(34a) 상의 신호를 메모리 버스(39a) 상에 전달하는 트라이스테이트(tri-status) 버퍼회로(46)와, 프리디코더(31)로부터의 상보 프리디코드 신호 CS1 및 ZCS1의 활성화 시에 활성화되고, 활성화 시에 내부 버스(34a) 상의 신호를 메모리 버스(36a) 상에 전달하는 트라이스테이트 버퍼회로(48)를 포함한다.

프리디코드 신호 CS0 및 ZCS0은 활성화 시에 메모리(20)를 지정하고, 프리디코드 신호 CS1 및 ZCS1은 활성화 시에 메모리(37)를 지정한다. 메모리 버스(39a, 36a)는 각각 버스(39, 36)에 포함되는 어드레스 버스 및 콘트롤 버스이다. 내부 버스(34a)는 내부 버스(34)에 포함되는 어드레스 버스 및 콘트롤 버스이다.

이 도 6에 나타낸 구성에 있어서는, 트라이스테이트 버퍼회로(46, 48)가 선택 메모리에 따라 선택적으로 활성화된다. 이들 트라이스테이트 버퍼회로(46, 48)는 비활성화 시에 출력 하이 임피던스 상태이며, 메모리 버스(39a, 36a)는 대응의 트라이스테이트 버퍼회로(46, 48)가 출력 하이 임피던스 상태일 때에는 내부 버스(34a)로부터 분리된다.

또한, 트라이스테이트 버퍼회로(46, 48)는 각각 각 버스 신호선에 대하여 설치되는 트라이스테이트 버퍼를 포함하고, 이들 트라이스테이트 버퍼는, 예를 들어, CMOS 회로로 구성된다. 이 구성의 경우, 이 내부 버스(34a)에는 트라이스테이트 버퍼회로(46, 48)의 트라이스테이트 버퍼의 게이트 용량이 항상 접속될 뿐이며, 그 부하는 메모리(37, 20)가 공통으로 내부 버스(34a)에 결합되는 경우에 비하여 대폭으로 저감시킬 수 있다.

또한, 이들 트라이스테이트 버퍼회로(46, 48)는, 활성화 시에 대응의 메모리 버스(39a, 36a)를 구동시키고 있으며, 이들 메모리 버스(39a, 36a)를 구동시켜 고속으로 신호의 전송을 행할 수 있다.

도 7은 셀렉터(35)의 쌍방향 데이터 버스에 대하여 설치되는 부분의 구성의 일례를 나타내는 도면이다. 이 쌍방향 데이터 버스는, 내부 버스와 메모리버스(39, 36) 사이에서 쌍방향에서 데이터가 전송될 경우의 구성에 대응한다. 이 쌍방향의 데이터 버스에서 데이터의 전송 방향을 지정하기 위해, BIU(33)에서 데이터의 기록을 나타내는 기록 지시 신호 WR 및 데이터의 판독을 나타내는 판독 지시 신호 RE가 생성되고, 이들 신호 WR 및 RE에 따라 셀렉터(35)에서의 데이터의 전송 경로가 결정된다.

도 7에 있어서, 셀렉터(35)는 전송 경로 결정을 위한 제어 신호를 생성하기 위해, 기록 지시 신호 WR과 프리디코드 신호 CS0을 받는 AND 회로(50)와, AND 회로(50)의 출력 신호를 반전시키는 인버터 회로(51)와, 프리디코드 신호 CS0과 판독 지시 신호 RE를 받는 AND 회로(52)와, AND 회로(52)의 출력 신호를 반전시키는 인버터 회로(53)와, 프리디코드 신호 CS1과 기록 지시 신호 WR을 받는 AND 회로(54)와, AND 회로(54)의 출력 신호를 반전시키는 인버터 회로(55)와, 프리디코드 신호 CS1과 판독 지시 신호 RE를 받는 AND 회로(56)와, AND 회로(56)의 출력 신호를 반전시키는 인버터 회로(57)를 포함한다.

또한, 셀렉터(35)는 AND 회로(50) 및 인버터(51)의 출력 신호에 응답하여 활성화되고, 활성화 시에 내부 버스(34b) 상의 신호/데이터에 따라 메모리 버스(39b)를 구동시키는 트라이스테이트 버퍼회로(60)와, AND 회로(52)와 인버터 회로(53)의 출력 신호에 응답하여 선택적으로 활성화되고, 활성화 시에 메모리 버스(39b) 상의 신호/데이터에 따라 내부 버스(34b)를 구동시키는 트라이스테이트 버퍼회로(61)와, AND 회로(54)와 인버터(55)의 출력 신호에 따라 선택적으로 활성화되고, 활성화 시에 내부 버스(34b) 상의 신호/데이터에 따라 메모리 버스(36b)를 구동시키는 트라이스테이트 버퍼회로(62)와, AND 회로(56) 및 인버터 회로(57)의 출력 신호에 응답하여 선택적으로 활성화되고, 활성화 시에 메모리 버스(36b) 상의 신호/데이터에 따라 내부 버스(34b)를 구동시키는 트라이스테이트 버퍼회로(63)를 포함한다.

이들 트라이스테이트 버퍼회로(60∼63)는 각각 메모리 버스(39b, 36b)의 버스 폭에 따른 트라이스테이트 버퍼를 포함한다. 한편, AND 회로(50, 52, 54, 56)와 인버터 회로(51, 53, 55, 57)는 이들의 각 버스 신호선에 대하여 설치되는 트라이스테이트 버퍼에 공통으로 배치된다.

도 7에 나타낸 셀렉터(35)의 구성에 있어서, 데이터 기록 시에는 기록 지시 신호 WR이 활성화되고, AND 회로(52, 54)가 인에이블되며, 프리디코드 신호 CS0 및 CS1에 따라 트라이스테이트 버퍼회로(60, 62)의 한쪽이 활성화된다. 한편, 데이터 판독 시에 있어서는, 판독 지시 신호 RE가 활성화되고, AND 회로(52, 56)가 인에이블된다. 이 상태에 있어서, 프리디코드 신호 CS0 및 CS1에 따라 트라이스테이트 버퍼회로(61, 63)의 한쪽이 활성화된다.

따라서, 이 쌍방향의 트라이스테이트 버퍼회로(60∼63)를 배치하는 동시에, 프리디코드 신호 및 데이터의 기록/판독을 나타내는 동작 모드 지시 신호에 따라 선택적으로 활성화함으로써, 쌍방향으로 확실하게 데이터의 전송을 행할 수 있다.

또한, 이 도 7에 나타낸 셀렉터(35)의 구성에 있어서도, 내부 버스(34b)에는 트라이스테이트 버퍼회로(60∼63)의 기생 용량이 접속될 뿐이며, 그 내부 버스(34b)에 공통으로 메모리(20, 37)가 접속되는 경우의 구성에 비하여 대폭으로 그 기생 용량을 저감시킬 수 있다. 또한, 내부 버스(34b)는 트라이스테이트 버퍼회로(61, 63)에 의해 구동되고, 메모리 버스(39b, 36b)는 트라이스테이트 버퍼회로(62)에 의해 각각 구동되기 때문에, 고속으로 데이터의 전송을 행할 수 있다.

(변경예 1)

도 8은 본 발명의 실시예 3의 변경예의 구성을 개략적으로 나타내는 도면이다. 도 8에 있어서, 내부회로 영역(2) 내에 ROM(56) 및 RAM(54)이 배치된다. 이들 RAM(54) 및 ROM(56)은 각각 메모리 버스(53, 55)를 통하여 셀렉터(52)에 결합된다.

셀렉터(52)는 프리디코더(31)로부터의 메모리 선택 신호에 따라 메모리 버스(53, 55)의 한쪽을 내부 버스(34)에 결합한다. 이 프리디코더(31)는 CPU(3)로부터 어드레스 버스(30)를 통하여 부여되는 메모리 어드레스 신호를 디코드하고, RAM(54) 및 ROM(56) 중의 어느 하나를 지정하는 메모리 선택 신호(칩 셀렉트 신호 CS)를 각각 제어 버스(50, 51) 상에 전달한다. ROM(56) 및 RAM(54)이 복수의 클록으로 분할되고, 프리디코더(31)로부터의 메모리 선택 신호(프리디코드 신호)에 따라 블록 단위로 이들 ROM(56) 및 RAM(54)의 선택이 실행될 수도 있다. RAM(54) 및 ROM(56)의 블록은 각각 대응의 메모리 버스(53, 55)에 결합된다.

이 도 8에 나타낸 구성에 있어서는, 내부회로 영역(2) 내에서 RAM(54) 및 ROM(56)이 각각 별도의 메모리 버스(53, 55)를 통하여 셀렉터(52)에 결합된다. CPU(3)가 RAM(54) 및 ROM(56) 중의 어느 하나에 액세스할 경우에는, 셀렉터(52)가프리디코더(31)로부터의 메모리 선택 신호에 따라 이들 메모리 버스(53, 55)의 한쪽을 내부 버스(34)에 결합한다. 따라서, 내부 버스(34)에 RAM(54) 및 ROM(56)이 함께 결합되는 구성에 비하여, 이 내부 버스의 부하가 경감되어, 고속으로 데이터를 전송할 수 있다.

또한, 이 도 8에 나타낸 구성에 있어서, 내부회로 영역(2)의 외부의 패드(도시 생략) 외부 영역에 메모리가 더 배치되고, 이들 외부 메모리와 RAM(54) 및 ROM(56)의 각각에 버스를 설치하며, 패드 외부의 영역에 배치된 메모리와 RAM(54) 및 ROM(56) 중의 어느 하나를 셀렉터를 통하여 BIU(33)에 결합하는 구성이 채용될 수도 있다.

(변경예 2)

도 9는 본 발명의 실시예 3의 변경예 2의 구성을 개략적으로 나타내는 도면이다. 도 9에 있어서는, BIU(60)가 메모리 버스(39)에 결합되는 포트 PA와, 메모리 버스(36)에 결합되는 포트 PB를 갖는다. 이 BIU(60)가 프리디코더(31)로부터의 메모리 선택 신호에 따라 선택 메모리에 대하여 배치되는 포트를 활성화하고, 이 활성화된 포트 PA 또는 PB를 통하여 선택적으로 메모리 버스(39, 36)와 데이터/신호를 송수한다. 그 이외의 구성은 도 3에 나타낸 구성과 동일하며, 대응하는 부분에는 동일 참조부호를 첨부하여, 그 상세한 설명은 생략한다.

이 도 9에 나타낸 구성에 있어서, BIU(60)가 메모리 버스 선택 기능을 갖고 있어, 셀렉터를 특별히 설치할 필요는 없고, 회로 점유 면적을 저감시킬 수 있다.

도 10은 이 도 9에 나타낸 BIU(60)의 동작을 나타내는 흐름도이다. 이하, 도 10을 참조하여 도 9에 나타낸 BIU의 동작에 대해서 간단히 설명한다.

BIU(60)는 CPU(3)로부터 메모리에 대한 액세스 요구가 있는지를 항상 모니터한다. CPU(3)는, 예를 들어, 로드 명령 또는 스토어 명령을 실행했을 때에는, 메모리를 액세스할 필요가 있어, BIU(60)에 버스(32)를 통하여 메모리 액세스 요구를 발행한다(스텝 S1).

BIU(60)는 이 CPU(3)로부터 메모리 액세스 요구가 부여되면, 이어서 프리디코더(31)로부터의 메모리 선택 신호에 따라 지정된 메모리에 대응하는 포트를 선택한다(스텝 S2).

이어서, BIU(60)는 CPU(3)로부터 부여된 어드레스 신호 및 제어 신호 및 스토어 명령 실행 시의 기록 데이터를 받고, 그 타이밍을 조정하여, 예를 들어, 클록 신호에 동기하여 선택 포트를 통하여 대응의 메모리 버스에 CPU(3)로부터 부여된 신호/데이터를 송출한다(스텝 S3).

BIU(60)는 CPU(3)가 전송을 요구한 데이터를 모두 전송했는지를 판단하고(스텝 S4), 모든 데이터가 전송될 때까지 반복적으로 필요한 제어 신호 및 어드레스 신호를 선택 포트를 통하여 전송한다. 여기서, 버스트 전송 모드에서 버스트 길이보다 긴 데이터를 전송하고 있는 경우를 상정한다.

BIU(60)는 CPU(3)로부터의, 또는 CPU(3)로의 모든 데이터 전송이 완료되었을 때에는, 다시 스텝 S1로 되돌아가, 다음 CPU(3)로부터의 액세스 요구 발행을 대기한다.

이 도 9에 나타낸 바와 같이, BIU(60)에 메모리 버스 선택 기능을 부여함으로써, 메모리 액세스 시에 BIU(60)의 포트를 선택적으로 활성화할 뿐이며, 외부에 셀렉터를 설치할 필요가 없어, 회로 레이아웃이 용이해진다.

또한, 메모리 버스(39, 36)에는 각각 메모리(20, 37)가 접속될 뿐이며, 메모리 버스의 부하(배선 용량)를 저감시킬 수 있다.

또한, 도 9에 나타낸 구성에 있어서도, 이 반도체 칩(CH) 상에 메모리(20)와 반대쪽 패드(1)의 외부에 다른 메모리가 더 배치되어 있을 수도 있다.

이상과 같이, 본 발명의 실시예 3에 따르면, 액세스되는 메모리만을 내부 버스에 결합하고 있어, 버스의 부하가 경감되고, 고속 및 낮은 소비전력으로 신호/데이터를 전송할 수 있다. 따라서, 패드 외부에 메모리를 배치하는 경우에 있어서도, 가령 배선 길이가 길어져, 그 버스의 부하가 커질 가능성이 있는 경우에도, 확실하게 그 버스의 부하를 경감시켜 고속으로 신호/데이터를 전송할 수 있다.

또한, 패드 외부에 배치된 메모리와 패드 내부 영역에 배치된 메모리를 각각 별도의 버스에 결합하고, 이들 메모리를 셀렉터를 통하여 BIU에 선택적으로 결합함으로써, 패드 외부의 메모리 용량이 변경되는 경우에 있어서도, 버스 선택용 셀렉터를 포함하는 내부회로의 배치는 조금도 변경하지 않는다. 따라서, 이 반도체 집적회로 장치의 기억 용량 변경 시에 있어서도, 용이하게 내부회로의 레이아웃을 변경하지 않고, 패드 외부 메모리의 기억 용량만을 변경하여도, 확실하게 CPU는 패드 외부의 메모리에 그 기억 용량에 관계없이 액세스할 수 있다.

(실시예 4)

도 11은 본 발명의 실시예 4에 따른 반도체 집적회로 장치의 전체 구성을 개략적으로 나타내는 도면이다. 도 11에 있어서, 내부회로 영역(2)에서 복수의 ROM(82a∼82c)이 각각 로컬 메모리 버스(70a∼70c)를 통하여 셀렉터(71)에 결합된다.

한편, 반도체 칩(CH)의 패드(1) 외부의 영역에서는 RAM(80a∼80f)이 배치된다. RAM(80a∼80c)이 로컬 메모리 버스(76a∼76c)를 통하여 셀렉터(72)에 결합되고, RAM(80d∼80f)이 로컬 메모리 버스(76d∼76f)를 통하여 셀렉터(73)에 결합된다.

셀렉터(71)는 프리디코더(70)로부터 제어 버스(74) 상에 부여되는 메모리 선택 신호에 따라 로컬 메모리 버스(79a∼79c) 중의 어느 하나를 메모리 버스(77)에 전기적으로 접속한다. 또한, 셀렉터(72, 73)는 프리디코더(70)로부터 제어 버스(74) 상에 부여되는 메모리 선택 신호에 따라 선택된 RAM에 대응하여 배치된 로컬 메모리 버스를 메모리 버스(75)에 전기적으로 접속한다.

이들 메모리 버스(75, 77)를 다시 내부 버스(34)에 전기적으로 접속하기 위해, 셀렉터(35)가 배치된다. 이 셀렉터(35)는, 프리디코더(70)로부터 제어 버스(74) 상에 부여되는 메모리 선택 신호에 따라 메모리 버스(75, 77) 중의 한쪽을 내부 버스(34)에 접속한다. 셀렉터(35)는, 이 내부회로 영역(2) 내에 배치된 ROM(82a∼82c) 중의 어느 하나가 선택되었을 때에는, 메모리 버스(77)를 내부 버스(34)에 접속한다. 한편, 패드(1) 외부의 영역에 배치된 RAM(80a∼80f) 중의어느 하나가 선택될 때에는, 셀렉터(35)는 메모리 버스(75)를 내부 버스(34)에 전기적으로 접속한다.

프리디코더(70)는, CPU(3)로부터 어드레스 버스(31)를 통하여 부여되는 메모리 어드레스 신호를 프리디코드하여, 메모리 선택 신호를 생성한다. 이 메모리 선택 신호는, ROM 및 RAM을 지정하는 메모리 선택 신호 및 ROM(82a∼82c) 중의 어느 하나를 지정하는 ROM 블록 선택 신호, 및 RAM(80a∼80f) 중의 어느 하나를 지정하는 RAM 블록 선택 신호를 포함한다.

CPU(3)는 BIU(33)를 통하여 셀렉터(35)에 결합된다.

프리디코더(70)로부터 제어 버스(74) 상에 부여되는 메모리 선택 신호는, 셀렉터(71, 72, 73)에 포함되는 전송 게이트 또는 트라이스테이트 버퍼를 구동시킨다. 따라서, 그들 전송 게이트 또는 트라이스테이트 버퍼의 게이트 용량을 그 제어 버스(74) 상에 부여되는 신호가 구동되는 것이 요구된다. 한편, 로컬 메모리 버스(76a∼76f)에는 각각 대응의 RAM(80a∼80f)의 입력 버퍼가 접속되며, 로컬 메모리 버스(79a∼79c)에는 각각 ROM(82a∼82c)이 접속된다.

입력 버퍼의 입력 임피던스는, 그 입력 버퍼가, CM0S 인버터의 경우, P채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) 및 N채널형 MOS 트랜지스터 양자의 게이트 용량이고, 이 게이트 용량을 구동시키는 것이 요구된다. 이 입력 버퍼의 게이트 용량은, 전송 게이트 또는 트라이스테이트 버퍼의 게이트보다도 커진다(전송 게이트 또는 트라이스테이트 버퍼의 경우, 상보 신호에 의해 각각의 MOS 트랜지스터의 활성/비활성이 제어된다).

그러나, 이들 RAM(80a∼80f)은 선택된 RAM만이 셀렉터(72, 73)를 통하여 메모리 버스(74)에 결합되고, RAM(80a∼80f)이 공통으로 메모리 버스(74)에 결합되는 경우에 비하여, 메모리 버스(74)의 부하(배선 용량)를 저감시킬 수 있다. ROM(82a∼82c)에 대해서도 동일하다.

또한, 셀렉터(72, 73)는 패드(1)에 인접하여 배치할 수도 있고, 이들 셀렉터(72, 73)의 배치 위치는 반도체 칩(CH) 상의 임의의 영역이며, 반도체 칩(CH) 상의 레이아웃을 최적화하도록 그 배치 위치가 설정된다. 따라서, 제어 버스(74)의 부하는 로컬 메모리 버스(76a∼76f)의 부하(배선 용량)보다도 작아진다. 이것에 의해, 프리디코더(70)로부터 제어 버스(74)를 통하여 고속으로 메모리 선택 신호를 전달한다.

이 도 11에 나타낸 구성에 있어서는, CPU(3)가 액세스하는 메모리에 따라, 셀렉터(35, 71∼73)가 프리디코더(70)로부터의 메모리 선택 신호에 따라 대응의 액세스되는 메모리(ROM 또는 RAM)를 선택한다. 내부회로 영역(2) 내의 ROM을 액세스할 경우에는, 셀렉터(71)가 ROM(82a∼82c) 중의 어느 하나를 선택하여 메모리 버스(77)에 결합하고, 셀렉터(35)가 다시 이 메모리 버스(77)를 내부 버스(34)에 결합한다.

한편, 패드(1)의 외부에 배치된 RAM(80a∼80f) 중의 어느 하나가 액세스될 경우에는, 셀렉터(72, 73)가 프리디코더(70)로부터 제어 버스(70)에 부여되는 메모리 선택 신호에 따라 이들 RAM(80a∼80f) 중의 어느 하나를 선택하여, 대응의 로컬 메모리 버스를 메모리 버스(75)에 접속한다. 또한, 셀렉터(35)가 이프리디코더(70)로부터의 메모리 선택 신호에 따라 메모리 버스(75)를 내부 버스(34)에 결합한다.

따라서, 메모리 버스가 메모리의 종류 및 메모리의 배치 위치 및 블록에 따라 분할되어 있어, 메모리 버스의 부하가 경감된다. 특히, 1개의 메모리 블록(ROM 또는 RAM)에 액세스할 때에는, 내부 버스(34)는 그 액세스 대상의 메모리에 접속되는 로컬 메모리 버스 및 메모리 버스가 접속될 뿐이며, 이 버스 배선 용량을 최소로 할 수 있어, 고속 액세스가 실현된다. 또한, 버스 배선 용량을 최소로 할 수 있어, 버스의 충방전에 필요로 하는 시간을 단축시킬 수 있으며, 소비전력도 저감시킬 수 있다.

또한, 셀렉터(35, 71∼73)는 각각 전송 게이트로 구성될 수도 있으며, 트라이스테이트 버퍼회로로 구성될 수도 있다. 셀렉터(71∼73) 각각에 있어서는, 로컬 메모리 버스(76a∼76f) 및 로컬 메모리 버스(79a∼79c) 각각에 대응하여, 전송 게이트 또는 트라이스테이트 버퍼회로가 배치된다.

셀렉터(35)에 있어서는, 메모리 버스(75, 77) 각각에 대응하여 전송 게이트 또는 트라이스테이트 버퍼회로가 배치된다. 이들 전송 게이트 또는 트라이스테이트 버퍼회로가 프리디코더(70)로부터의 메모리 선택 신호에 따라 선택적으로 활성화된다. 여기서, 전송 게이트의 활성화 상태는 도통 상태를 나타낸다.

따라서, 프리디코더(70)로부터의 메모리 선택 신호는, 메모리가 내부회로 영역에 배치되어 있는 것인지, 패드(1)의 외부 영역에 배치되어 있는 것인지를 나타내는 신호와, 이들의 메모리 자체를 특정하는 블록 선택 신호를 포함한다.

BIU(33)는, 상술한 실시예 3과 동일하게, CPU(3)로부터의 액세스 요구에 따라 타이밍 조정을 행하여, 셀렉터(35)를 통하여 메모리 버스(75, 77)에 필요한 신호/데이터를 전송한다.

또한, 상술한 구성에 있어서는, 내부회로 영역(2) 내에 ROM이 배치되고, 패드(1) 외부 영역에 RAM이 배치되어 있다. 이들 메모리의 종류는, 이 1칩 마이크로 콘트롤러의 구성에 따라 적당히 정해지면 되고, 내부회로 영역(2) 내에 RAM 및 ROM이 배치될 수도 있으며, 패드(1) 외부 영역에 ROM이 배치될 수도 있다. 또한, 내부회로(2) 양측의 패드(1) 외부 영역에 각각 ROM 및 RAM이 배치될 수도 있다. 또한, 패드(1) 외부 영역에 ROM과 RAM이 혼재하여 배치될 수도 있다.

(변경예 1)

도 12는 본 발명의 실시예 4의 변경예의 구성을 개략적으로 나타내는 도면이다. 이 도 12에 나타낸 구성에 있어서는, ROM(82a∼82c) 각각에 대하여 설치되는 로컬 메모리 버스(79a∼79c)가 병렬로 셀렉터(85)에 결합되며, 패드(1)의 외부 영역에 배치된 RAM(80a∼80f)에 대하여 설치되는 로컬 메모리 버스(76a∼76f)도 병렬로 셀렉터(85)에 결합된다. 셀렉터(85)는, 프리디코더(70)로부터 제어 버스(86) 상에 부여되는 메모리 선택 신호에 따라, 이들의 로컬 메모리 버스(79a∼79c) 및 로컬 메모리 버스(76a∼76f) 중의 어느 하나를 선택하여, 내부 버스(34)에 결합한다.

이 도 12에 나타낸 구성의 경우, 프리디코더(86)로부터의 메모리 선택 신호에 따라 1단의 셀렉터(85)에 의해, 선택 메모리에 대한 로컬 메모리 버스를 선택한다. 따라서, 셀렉터의 단수가 저감되고, 셀렉터에서의 게이트 전파 지연을 저감시킬 수 있어, 고속 데이터 전송을 실현할 수 있다.

이 도 12에 나타낸 다른 구성은 도 11에 나타낸 구성과 동일하며, 대응하는 부분에는 동일 참조부호를 첨부한다.

또한, 이 셀렉터(85)는 BIU(33) 내에 설치될 수도 있다. 셀렉터(85)를 내장하는 BIU의 경우, 이 셀렉터(85)는 소위 포트 셀렉터로서 기능한다.

또한, 이 도 12에 나타낸 구성에 있어서는, 내부회로 영역(2) 내에 ROM이 배치되고, 패드(1) 외부 영역에 RAM이 배치되어 있다. 그러나, 도 12에 나타낸 구성에 있어서도, 내부회로 영역(2) 내에서 ROM 및 RAM이 배치될 수도 있으며, 패드(1) 외부 영역에 ROM 및 RAM이 배치될 수도 있다.

또한, 패드(1)의 외부 영역에서 ROM만이 RAM 대신에 배치될 수도 있다.

또한, 이 반도체 칩(CH) 상의 RAM이 배치되는 영역과 내부회로 영역(2)을 대향하는 패드(1)의 외부 영역 내에 메모리(ROM 및/또는 RAM)가 배치될 수도 있다.

이상과 같이, 본 발명의 실시예 4에 따르면, 메모리를 복수의 블록으로 분할하고, 각 메모리 블록에 대응하여 로컬 메모리 버스를 설치하며, 메모리 선택 신호에 따라 선택 메모리 블록의 내부 버스에 결합하도록 구성하고 있기 때문에, 내부 버스의 부하(배선 용량)가 경감되어, 고속의 신호/데이터 전송 및 낮은 소비전력을 실현할 수 있다. 또한, 패드(1)의 외부 영역에 메모리를 배치함으로써, 실시예 1과 동일한 효과를 얻을 수 있다.

또한, 패드 내부 영역에 셀렉터를 배치하여 있기 때문에, 패드 내부 영역의 내부회로의 레이아웃을 메모리 버스를 포함하여 고정시킬 수 있다.

(실시예 5)

도 13은 본 발명의 실시예 5에 따른 반도체 집적회로 장치의 구성을 개략적으로 나타내는 도면이다. 이 도 13에 나타낸 구성에 있어서는, 프리디코더(31)가 클록 신호 P2에 동기하여 메모리 선택 신호를 출력하며, 셀렉터(35)가 클록 신호 P1에 동기하여 부여된 신호/데이터를 전송한다. 이들 클록 신호 P1 및 P2는 서로 중복되지 않는 2상(相)의 클록 신호이다. 도 13에 나타낸 반도체 집적회로 장치의 다른 구성은 도 3에 나타낸 반도체 집적회로 장치의 구성과 동일하며, 대응하는 부분에는 동일 참조부호를 첨부하여, 그 상세한 설명은 생략한다.

도 14는 도 13에 나타낸 반도체 집적회로 장치의 동작을 나타내는 타이밍도이다. 이하, 도 14를 참조하여 도 13에 나타낸 반도체 집적회로 장치의 동작에 대해서 설명한다.

프리디코더(31)는 클록 신호 P2의 상승에 동기하여 CPU(3)로부터 부여되는 메모리 어드레스 신호를 수용하고, 디코드 동작을 행한다. 이 프리디코더(31)는 클록 신호 P2의 하강에 동기하여, 프리디코드 신호를 버스(38, 40) 상에 출력한다.

한편, 셀렉터(35)는 클록 신호 P1에 동기하여 전송 동작을 실행한다. 이 때, BIU(33)는 클록 신호 P1의 상승에 동기하여 필요한 신호/데이터를 내부 버스(34) 상에 전달한다. BIU(33)는 클록 신호 P1의 1 클록 사이클 기간의 출력신호를 유지하며, 프리디코더(31)는 클록 신호 P2의 1 클록 사이클 기간의 출력 프리디코드 신호를 유지한다.

따라서, 셀렉터(35)는, 클록 신호 P1에 동기하여 데이터/신호의 수용 전송이 인에이블될 경우, 버스(38, 40) 상에는 메모리 선택 신호가 이미 출력되어 있고, BIU(33)로부터 내부 버스(34) 상에 전달된 신호/데이터에 따라, 메모리 버스(39, 36)에 대응의 신호를 출력할 수 있다.

이들 클록 신호 P1 및 P2는 서로 중복되지 않는 2상의 상보 클록 신호이며, 이들의 상승 및 하강은 대략 동일한 타이밍이다. 이것에 의해, 메모리 버스(36, 39)에 BIU(33)로부터 전달된 신호/데이터를 정확하게 전달할 수 있다. 즉, 셀렉터(35)가 프리디코더(31)로부터의 메모리 선택 신호에 따라 선택 동작을 행할 때에 BIU(33)로부터의 데이터/신호가 확정 상태에 있고, 이들의 확정 기간도 대략 동일 기간이며, 정확하게 신호/데이터를 전송할 수 있다.

또한, 프리디코더(31)로부터의 메모리 선택 신호에 따라 선택 메모리에 대한 메모리 버스가 선택되어 있을 때에, 선택 메모리에 전송하는 데이터/신호를 정확하게 전송할 수 있다. 즉, 메모리 버스의 전환과 전송 신호 데이터의 전환이 대략 동일한 타이밍으로 실행되기 때문에, 비선택 메모리에 대하여 선택 메모리에 대한 신호 데이터가 전송되는 것을 방지할 수 있고, 정확하게 선택 메모리에 액세스할 수 있다.

또한, 클록 신호 P1 및 P2는 이 반도체 집적회로 장치 내의 내부 클록 발생기로부터 발생되는 클록 신호일 수도 있으며, 반도체 집적회로 장치 외부에 배치되는 시스템 클록을 생성하는 클록 발생기로부터 부여될 수도 있다.

도 15는 도 13에 나타낸 셀렉터(35)의 구성의 일례를 나타내는 도면이다. 도 15에 있어서, 셀렉터(35)는 클록 신호 P1과 반전 클록 신호 ZP1에 따라 선택적으로 도통하는 전송 게이트(90)와, 메모리 선택 신호 CSi 및 ZCSi에 따라 선택적으로 도통하는 전송 게이트(91)를 포함한다. 이들 전송 게이트(90, 91)는 직렬로 접속되고, 내부 버스(34)와 메모리 버스(36, 39)를 도통 시에 전기적으로 결합한다.

이 도 15에 나타낸 구성에 있어서는, 클록 신호 P1이 H 레벨일 때에는, 반전 클록 신호 ZP1이 L 레벨이고, 전송 게이트(90)가 도통하여, BIU(33)로부터 내부 버스(34) 상에 부여된 신호를 차단의 전송 게이트(91)에 전달한다. 메모리 선택 신호 CSi 및 ZCSi가 활성 상태일 때에는 전송 게이트(91)가 도통하고, 전송 게이트(90)를 통하여 전달된 신호/데이터를 메모리 버스(36, 39)에 전달한다.

또한, 셀렉터(35)로서는, 이 전송 게이트(90, 91) 대신에 트라이스테이트 버퍼회로가 사용될 수도 있다.

(변경예)

도 16a는 본 발명의 실시예 5의 변경예의 구성을 개략적으로 나타내는 도면이다. 도 16a에 있어서는, 프리디코더(31)는 클록 신호 P2의 상승 에지에 동기하여, 제어 버스(38, 40)에 메모리 선택 신호를 출력한다.

한편, 셀렉터(100)는 서로 중복되지 않는 2상의 상보 클록 신호 P1 및 P2에 따라, BIU(33)로부터 버스(34)에 전달된 신호/데이터를 선택 메모리에 대한 메모리버스(36, 39)에 출력한다. 즉, 셀렉터(100)는, 클록 신호 P1의 상승에 동기하여 내부 버스(34) 상의 신호를 선택 메모리에 대한 메모리 버스(36, 39)에 전달한다. 이 셀렉터(100)는, 클록 신호 P2의 상승에 동기하여 프리디코더(31)가 출력하는 메모리 선택 신호를 유효 상태로 하여, 메모리 버스의 선택을 행한다. 다음으로, 이 도 16a에 나타낸 반도체 집적회로 장치의 동작을 도 16b에 나타낸 타이밍도를 참조하여 설명한다.

프리디코더(31)는 CPU(3)로부터 부여된 메모리 어드레스 신호를 프리디코드하고, 클록 신호 P2의 상승 에지에 동기하여 메모리 선택 신호(프리디코드 신호)를 제어 버스(38, 40) 상에 전달한다. 이 때, BIU(33)는 내부 버스(34) 상에 신호/데이터를 아직 송출하지 않았다. 따라서, 셀렉터(100)는, 이 제어 버스(38, 40) 상에 전달된 메모리 선택 신호에 따라 메모리 버스의 선택을 행한다.

다음으로, 클록 신호 P1이 상승하면, 이 셀렉터(100)가 BIU(33)로부터 내부 버스(34) 상에 전달된 신호/데이터를 선택 메모리에 대한 메모리 버스(36, 39) 상에 전달한다. 제어 버스(38, 40) 상의 메모리 선택 신호는, 이 셀렉터(100)의 신호/데이터 전송 기간 중에, 클록 신호 P2의 상승에 동기하여 비활성 상태로 된다. 그러나, 이들 메모리 버스(36, 39)에 래치회로를 배치함으로써, 이 셀렉터(100)의 전송 동작 중에 정확하게 전송된 신호/데이터를 래치할 수 있고, 셀렉터(100)가 비도통 상태로 되어도, 이 래치회로에 의해 신호/데이터의 전송을 행할 수 있다.

따라서, 이 셀렉터 및 프리디코더를 각각 역상(逆相)의 클록 신호를 이용하여 동작시키며, 셀렉터를 2상의 상보 클록 신호에 의해 그 선택 제어 신호 및 전송신호를 수용함으로써, 이 프리디코더(31)로부터의 메모리 선택 신호의 확정 타이밍이 지연되어도, 정확하게 신호/데이터를 전송할 수 있다. 즉, 선택 메모리에 대하여 배치된 메모리 버스를 전송 데이터/신호에 따라 구동시킬 수 있다. 또한, 프리디코더(31)로부터의 메모리 선택 신호가 적어도 클록 신호 P2의 반(半)사이클 기간 활성 상태에 있고, 선택 메모리에 대한 메모리 버스를 전송 신호/데이터에 따라 충분히 구동시킬 수 있다.

또한, 이 메모리 선택 신호가 비활성 상태로 되어도, 전송 신호를 래치회로에 의해 확실하게 유지할 수 있다. 따라서, 프리디코더(31)로부터의 메모리 선택 신호의 활성화 타이밍이 지연되어도, 확실하게 내부 버스(34)의 전송 신호/데이터가 확정되기 전에 선택회로(100)에 대한 메모리 선택 신호가 확정 상태로 되고, 선택 메모리에 대한 메모리 버스가 선택회로(100)에 의해 선택되고 있어, 확실하게 전송 신호/데이터를 선택 메모리에 전달할 수 있다.

또한, 메모리 선택 신호가 다른 메모리를 선택하는 경우에 있어서도, 즉, 메모리 선택 신호에 의해 선택 버스가 전환되는 경우에 있어서도, 전송 데이터/신호는 래치회로에 의해 래치되기 때문에, 정확하게 신호/데이터를 전송할 수 있다.

또한, BIU(33)로부터 내부 버스(34) 상에 전송해야 하는 신호/데이터가 전송되었을 때에는, 셀렉터(100)는 이미 프리디코더(31)로부터의 메모리 선택 신호에 의해 선택 메모리에 대한 전송 경로가 도통 상태에 있고, 이 버스(34) 상의 신호/데이터를 선택 메모리 버스 상에 고속으로 전달할 수 있다.

도 15에 나타낸 구성에 있어서, 제어 버스(34)의 메모리 선택 신호의 변화가전송 신호/데이터의 변화 타이밍보다 지연된 경우에, 비선택 메모리에 대하여 전송 데이터/신호가 전달되고, 비선택 메모리에 대한 버스가 이 선택 메모리에 대한 전송 신호/데이터에 따라 충방전되어, 그 비선택 메모리 버스가 중간 전위로 유지될 가능성이 있다.

이 경우, 셀렉터(35)의 출력에 래치회로를 배치하고 있을 경우에는, 이 래치회로에서 관통 전류가 흘러, 소비 전류가 증대할 가능성이 있다. 통상 래치회로로서는, 그 구성은 나중에 상세하게 설명하나, 인버터 래치로 구성되고, 이 인버터에서 중간 전압 레벨의 신호에 의해 관통 전류가 흐른다.

그러나, 도 16a에 나타낸 바와 같이, 이 셀렉터(100)를 2상의 클록 신호로 구동시키고, 내부 버스(34)의 전송 신호/데이터의 변화 전에 메모리 버스를 선택함으로써, 비선택 메모리 버스에 전송 신호/데이터가 전송되어 중간 전위로 유지되지 않고, 전송 신호/데이터를 확실하게 선택 메모리에 대한 메모리 버스에 전달할 수 있다.

또한, 래치회로는 셀렉터(100)의 출력 노드, 내부 버스(34, 32)에도 배치함으로써, 버스가 부유(floating) 상태로 되는 것을 방지할 수 있으며, 전송 신호/데이터를 확실하게 내부에서 전송할 수 있다.

또한, 메모리(37, 20)로부터 판독된 데이터를 BIU(33)에 전송하는 경우에 있어서도, 동일한 타이밍으로 셀렉터(100) 및 프리디코더(35)를 활성화함으로써, 메모리 버스(36, 39) 상에 판독된 데이터를 고속으로 내부 버스(34)를 통하여 BIU(33)에 전송할 수 있다.

또한, 셀렉터(100)의 경로 전환 시점이 전송 신호/데이터의 변화 시점보다 지연된 경우에는, 비선택 메모리 버스에 전송 신호/데이터가 전송되는 경우가 발생할 가능성이 있다. 예를 들면, 도 14에 나타낸 타이밍도에 있어서, 버스(38, 40)의 메모리 선택 신호가 변화되어, 다른 메모리를 선택할 경우, 비선택으로 해야 하는 메모리의 버스에 버스(34)의 신호/데이터가 전송된다. 이 버스의 전환 시간 차가 짧을 경우, 비선택으로 해야 하는 메모리의 버스가 충분히 구동되지 않아, 그 전위 레벨이 중간 레벨로 되고, 래치회로를 배치하고 있을 경우, 이 비선택으로 해야 하는 메모리 버스에 접속되는 래치회로에서 관통 전류가 흘러, 소비 전류가 증대하는 것을 생각할 수 있다.

그러나, 이 도 16b에 나타낸 바와 같이, 비선택으로 해야 하는 메모리의 버스에 선택 메모리에 전송해야 하는 신호/데이터가 전송되는 시간은 충분히 길어, 이러한 비선택 메모리에 대한 버스가 중간 전압 레벨로 유지되는 것을 확실하게 방지할 수 있다.

예를 들면, 도 16b에 나타낸 파형도에 있어서, 버스(38, 40)의 신호의 상승 및 하강에 의해 선택 메모리가 변경되는 경우에, 버스(38, 40)의 신호의 상승 시에 있어서는, 비선택으로 해야 하는 메모리의 버스는 선택 메모리에 전송되는 신호/데이터는 전송되지 않는다. 선택 메모리에 대하여 비선택으로 해야 하는 메모리에 대하여 전송되고 있던 신호/데이터가 전송되지만, 다음에 전송되는 신호/데이터에 의해 갱신되기 때문에, 전혀 문제는 발생하지 않는다.

또한, 버스(38, 40)의 신호가 하강할 때에는, 선택 메모리 버스는 버스(34)로부터 분리되기 때문에, 이 선택 메모리 버스의 신호/데이터는 래치회로에 의해 확실하게 래치되고, 중간 전위의 문제는 발생하지 않는다. 또한, 다음에 선택되는 메모리 버스에 대하여, 버스(34)에 출력되고 있는 신호/데이터가 전송되지만, 다음에 전송되는 정확한 신호/데이터에 의해, 이 앞서 선택되어 있던 메모리에 대한 신호/데이터가 갱신되기 때문에, 이 선택해야 하는 메모리에 있어서도 중간 전압의 문제는 전혀 발생하지 않는다.

도 17은 도 16a에 나타낸 셀렉터(100)의 구성의 일례를 나타내는 도면이다. 도 17에 있어서, 셀렉터(100)는 클록 신호 P2를 2분주하는 2분주 회로(102)와, 2분주 회로(102)로부터의 분주 클록 신호 DP2가 H 레벨일 때에 활성화되고, 프리디코더(31)로부터 제어 버스(38, 40)에 전달되는 메모리 선택 신호 CS를 전달하는 트라이스테이트 버퍼회로(110)와, 클록 신호 P1을 2분주하는 2분주 회로(104)와, 2분주 회로(104)로부터의 분주 클록 신호 DP1이 H 레벨일 때에 활성화되고, 내부 버스(34) 상의 신호를 전달하는 트라이스테이트 버퍼회로(112)와, 트라이스테이트 버퍼회로(110)의 출력 신호에 따라 트라이스테이트 버퍼회로(112)의 출력 신호를 차단의 메모리 버스(36, 39)에 전달하는 트라이스테이트 버퍼회로(114)를 포함한다.

메모리 버스(36, 39)에는 래치회로(120)가 배치된다.

2분주 회로(102, 104)의 각각은, 예를 들어, 대응의 클록 신호 P2 및 P1의 상승 에지에 응답하여 그 출력 상태가 변경되는 T 플립플롭으로 구성된다.

클록 신호 P2의 1 클록 사이클 기간 및 2분주 회로(102)의 분주 클록 신호DP2가 H 레벨로 되며, 2분주 회로(104)로부터의 분주 클록 신호 DP1은 클록 신호 P1의 1 클록 사이클 기간 H 레벨로 된다.

클록 신호 P2에 따라, 메모리 선택 신호 CS가 제어 버스(38, 40)에 전달되었을 때, 트라이스테이트 버퍼회로(110)가 활성화되어 메모리 선택 신호 CS를 전달한다. 이 메모리 선택 신호 CS에 따라, 선택 메모리에 대응하여 배치되는 메모리 버스에 접속하는 트라이스테이트 버퍼회로(114)가 활성화된다.

이어서, 클록 신호 P1이 H 레벨로 상승하면, 분주 클록 신호 DP1이 이 클록 신호 P1의 1 클록 사이클 기간 H 레벨로 되고, 내부 버스(34) 상에 전달된 신호/데이터를 차단의 트라이스테이트 버퍼회로(114)에 전달한다. 이 트라이스테이트 버퍼회로(112)의 활성화 시에는, 이미 트라이스테이트 버퍼회로(114)는 활성 상태에 있어, 고속으로 선택 메모리 버스(36, 39)에 신호/데이터를 전송할 수 있다.

이 프리디코더(31)로부터의 메모리 선택 신호 CS가 클록 신호 P2의 상승에 응답하여 L 레벨로 하강하면, 제어 버스(38, 40) 상의 메모리 선택 신호 CS가 비활성 상태로 된다. 이 때, 2분주 회로(102)가 출력하는 분주 클록 신호 DP2가 L 레벨로 되고, 트라이스테이트 버퍼회로(110)가 출력 하이 임피던스 상태로 된다.

그러나, 이 때에는 이미 트라이스테이트 버퍼회로(114)로부터 선택 메모리 버스(36, 39)에 신호/데이터가 전송되어 있고, 래치회로(120)에 의해 이 버스(36, 39)의 전송 신호/데이터를 래치함으로써, 확실하게 선택 메모리에 신호/데이터를 전송할 수 있다.

또한, 트라이스테이트 버퍼회로(110)의 출력부에 래치회로가 배치되어 있을수도 있다. 이어서 분주 클록 신호 DP2가 H 레벨로 상승하고, 트라이스테이트 버퍼회로(110)가 활성화될 때까지의 기간, 메모리 선택 신호를 래치하여 트라이스테이트 버퍼회로(114)를 이 래치 메모리 선택 신호에 따라 구동시킬 수 있다.

또한, 메모리 버스(36, 39)가 쌍방향 데이터 버스인 경우, 트라이스테이트 버퍼회로(112, 114)를 메모리 버스로부터 내부 버스에 전송하는 방향에 대해서도 배치하며, 데이터의 전송 방향을 결정하는 신호(기록/판독 지시 신호)를 조합하는 것이 좋다(도 7 참조).

이 도 17에 나타낸 트라이스테이트 버퍼회로(110, 112, 114)는, 각각 각 신호선에 대응하여 배치되는 트라이스테이트 버퍼를 포함한다.

또한, 이 트라이스테이트 버퍼회로(110, 112, 114)는 전송 게이트로 구성될 수도 있다.

또한, 도 17에 나타낸 트라이스테이트 버퍼회로(110) 및 2분주 회로(102)가 도 16에 나타낸 프리디코더(31)의 출력단에 배치될 수도 있으며, 2분주 회로(104) 및 트라이스테이트 버퍼회로(112)가 BIU(33)의 출력단에 배치될 수도 있다. 이 2분주 회로(104) 및 트라이스테이트 버퍼회로(112)를 BIU(33) 내에 배치한 경우, 이 트라이스테이트 버퍼회로(112)를 메모리 버스(36, 39)에 공통으로 배치할 수 있어, 회로 점유 면적을 저감시킬 수 있으며, 소비전력도 저감시킬 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, 메모리 버스의 접속을 행하는 셀렉터에 있어서, 그 인에이블 입력과 데이터에 대한 신호 입력에 대해서 각각 위상이 상이한 상보 클록 신호에 의해 각 신호/데이터를 유효 상태로 하고 있으며,이 셀렉터의 데이터 입력 신호 도래 전에 전송 동작을 활성 상태로 유지할 수 있어, 전송해야 하는 신호/데이터 도래 시에 바로 메모리 버스에 전송할 수 있고, 고속으로 신호/데이터의 전송을 행할 수 있다.

또한, 비선택 메모리 버스가 버스 전환 시에도 중간 전압으로 유지되지 않고, 관통 전류를 발생시키지 않아, 소비 전류를 저감시킬 수 있다.

(실시예 6)

도 18은 본 발명의 실시예 6에 따른 반도체 집적회로 장치의 요부 구성을 개략적으로 나타내는 도면이다. 도 18에 있어서는, 프리디코더로부터 제어 버스(40, 38) 상에 전달되는 메모리 선택 신호 CS를 소정 시간 지연시켜 셀렉터(100)에 부여하는 지연회로(130)가 설치된다. 셀렉터(100)는 도 17에 나타낸 구성과 동일한 구성을 구비하고, 이 클록 신호 P1 및 P2에 따라 신호/데이터를 전송한다. 메모리 버스(39, 36)에는 각각 래치회로(122, 124)가 설치된다. 이들 래치회로(122, 124)는 도 17에 나타낸 래치회로(120)에 대응한다. 래치회로(122, 124)의 래치 능력은 작아진다. 이것은, 셀렉터(100)를 통하여 전달되는 신호에 따라 메모리 버스(39, 36)의 데이터/신호가 용이하게 변화되도록 하기 위함이다.

도 19는 도 18에 나타낸 래치회로(122, 124)의 구성의 일례를 나타내는 도면이다. 도 19에 있어서는, 래치회로(122, 124)는 동일 구성을 갖기 때문에, 메모리 버스(36)에 대하여 배치된 래치회로(124)의 구성을 나타내고, 메모리 버스(39)에 대하여 배치되는 래치회로(122)를 그 괄호 내에서 부호로 나타낸다.

도 19에 있어서, 래치회로(124)는 메모리 버스(36) 상의 신호/데이터를 반전시키는 인버터(132)와, 인버터(132)의 출력 신호를 반전시켜 메모리 버스(36)에 전달하는 인버터 회로(134)를 포함한다. 인버터 회로(132)의 전류 구동 능력은 인버터 회로(134)의 전류 구동 능력보다도 충분히 커진다. 이것에 의해, 래치회로(124)의 출력 구동 능력이 작아져, 래치 능력이 작아진다. 전송 신호/데이터에 따라 고속으로 래치 신호/데이터를 변화시키기 위함이다.

메모리 버스(36)는 다수 비트 버스이며, 이 메모리 버스(36)의 각 신호선에 대응하여 도 19에 나타낸 래치회로가 접속된다.

도 20은 도 18에 나타낸 셀렉터의 데이터 전송 동작을 나타내는 타이밍도이다. 이하, 도 20을 참조하여, 도 18에 나타낸 셀렉터(100)의 신호/데이터 전송 동작에 대해서 설명한다.

클록 신호 P2가 상승하면, 도 16에 나타낸 프리디코더(31)로부터의 메모리 선택 신호가 변화되고, 이 메모리 선택 신호에 따라 제어 버스(38, 40)의 신호가 변화된다. 셀렉터(100)에는, 지연회로(130)를 통하여 이 메모리 선택 신호 CS가 전달된다. 지연회로(130)로부터의 지연 메모리 선택 신호에 따라 셀렉터(100)에서 선택 메모리에 대한 트라이스테이트 버퍼 또는 전송 게이트가 활성화되어 신호 전달 가능 상태로 설정된다.

이어서, 클록 신호 P1이 H 레벨로 상승하면, 내부 버스(34) 상의 신호/데이터가 변화되고, 셀렉터(100)를 통하여 선택 메모리에 대하여 배치된 메모리 버스(39, 36)에 전달되어, 래치회로(122, 124)에 의해 이 신호/데이터가 래치된다.

지연회로(130)를 설치함으로써, 지연 메모리 선택 신호의 활성화 타이밍은 내부 버스(34) 상의 신호 변화 시점보다도 조금 빠른 타이밍으로 된다. 따라서, 전송 신호/데이터에 대하여 등가적으로 메모리 선택 신호 CS가 확정 상태(H 레벨)에 있는 기간을 충분히 길게 할 수 있고, 트라이스테이트 버퍼회로가 활성 상태로 되어 전송 신호/데이터에 따라 선택 메모리 버스를 구동시키는 기간을 길게 할 수 있다.

즉, 클록 신호 P2가 H 레벨로 상승하면, 프리디코더(31)가 출력하는 메모리 선택 신호는 비활성 상태로 구동된다. 이 프리디코더(31)가 출력하는 메모리 선택 신호의 비활성화에 따라, 이 시점에서 셀렉터(100)가 비도통 상태로 된 경우, 선택 메모리 버스에 신호/데이터를 충분히 전달할 수 없어, 선택 메모리 버스(36, 39)의 전압은 중간 전압 레벨로 유지될 가능성이 있다. 메모리 버스(36, 39)의 중간 전압 레벨로 유지된 경우, 래치회로(122, 124)에서 그 중간 전압으로부터 관통 전류가 흘러, 소비 전류가 증대한다는 문제가 발생한다. 또한, 이 중간 전압 레벨에 의해, 실수로 데이터 래치 신호가 논리 레벨로 래치될 가능성이 있다.

따라서, 이 지연회로(130)를 이용하여 셀렉터(100)에 대하여 부여되는 메모리 선택 신호의 활성화 기간을 지연시킴으로써, 이 셀렉터(100)에서 내부 버스(34) 상의 신호/데이터에 따라 선택 메모리 버스(36, 39)를 구동시키는 기간을 충분히 길게 취할 수 있고, 확실하게 선택 메모리 버스(36, 39)를 H 레벨 또는 L 레벨로 구동시킬 수 있으며, 래치회로(122, 124)에서의 관통 전류가 발생하는 기간을 충분히 짧게 할 수 있기 때문에, 소비 전류를 저감시킬 수 있다.

즉, 서로 중복되지 않는 2상의 클록 신호 P1 및 P2를 이용하여 셀렉터(100)를 구동시킬 경우, 이들 클록 신호 P1 및 P2의 비중복(non-overlap) 기간 NOVT가 충분히 길 경우에, 이 버스(34)의 신호/데이터에 따라 선택 메모리 버스를 구동시키는 시간을 충분히 확보할 수 있다.

예를 들면, 도 20에 나타낸 타이밍도에 있어서 클록 신호 P2의 H 레벨 기간이 짧고, 클록 신호 P1이 L 레벨로 하강하고 나서 클록 신호 P2가 H 레벨로 상승할 때까지의 시간이 충분히 길 때에는, 셀렉터(100)가 전송 신호/데이터에 대하여 도통 상태에 있는 기간을 충분히 길게 취할 수 있으며, 내부 버스(34)의 데이터/신호에 따라 선택 메모리 버스를 구동시킬 수 있다.

그러나, 이 비중복 기간 NOVT가 짧을 경우에는, 내부 버스(34) 상의 신호에 따라, 선택 메모리 버스를 구동시키는 기간은 클록 신호 P1의 H 레벨 기간 정도로 되고, 그 기간이 짧을 경우에는, 충분히 선택 메모리 버스를 구동시킬 수 없어, 중간 전압 레벨로 선택 메모리 버스가 구동되어 그 상태로 선택 메모리 버스가 유지될 가능성이 생긴다.

지연회로(130)를 이용하여, 셀렉터(100)의 도통 기간의 개시 타이밍을 지연시키며, 도통 기간 종료 타이밍을 지연시킴으로써, 이러한 경우에도 셀렉터(100)의 전송 신호/데이터에 대한 도통 기간을 충분히 길게 할 수 있고, 내부 버스(34) 상의 신호 변화에 따라 선택 메모리 버스를 충분히 구동시킬 수 있다.

또한, 지연회로를 이용하고 있을 경우에도, 도 16a에 나타낸 구성과 동일하게, 비선택 메모리 버스에 대하여 전송 신호/데이터가 전송되는 것을 방지할 수 있고, 비선택 메모리 버스가 중간 전위로 유지되는 것을 방지할 수 있다.

또한, 이 도 18에 나타낸 구성에 있어서, 지연회로(130) 대신에, 메모리 선택 신호 CS가 활성 상태로부터 비활성 상태로 되는 기간만을 지연시키는, 예를 들어, 하강 지연회로가 이용되어도 동일한 효과를 얻을 수 있다.

(변경예)

도 21은 본 발명의 실시예 6의 변경예의 구성을 나타내는 도면이다. 도 21에 있어서는 일반적인 신호 전송회로를 나타낸다.

도 21에 있어서, 신호 전송회로는 인에이블 신호 EM을 소정 시간 지연시키는 지연회로(150)와, 지연회로(150)로부터의 지연 인에이블 신호 END와 클록 신호 P2에 따라 선택적으로 도통 상태로 되어, 클록 신호 P1의 상승 및 하강 에지에 동기하여 입력 신호 IN을 전송하는 전송회로(152)와, 전송회로의 출력에 접속되는 래치회로(154)를 포함한다. 래치회로(154)는 도 19에 나타낸 인버터로 구성되는 하프 래치(weak latch)의 구성을 갖는다.

이 전송회로(152)에 부여되는 인에이블 신호 EN은, 클록 신호 P2의 상승 에지에 동기하여 활성 상태로 된다.

도 22는 도 21에 나타낸 전송회로(152)의 구성의 일례를 나타내는 도면이다. 도 22에 있어서, 전송회로(152)는 클록 신호 P2에 따라 그 상태가 변화되는 T 플립플롭(160)과, T 플립플롭(160)의 보조 출력/Q로부터의 신호와 지연 인에이블 신호 EN을 받아 그 출력 신호를 지연회로(150)에 부여하는 AND 회로(162)와, 클록 신호P1과 입력 신호 IN을 받는 AND 회로(164)와, 지연회로(150)로부터의 지연 인에이블 신호 END가 H 레벨일 때에 도통하고, 도통 시에 AND 회로(164)의 출력 신호를 출력 단자 OUT에 전달하는 전송 게이트(166)를 포함한다. 이 전송 게이트(166)는 도 22에서는 전송 게이트로 구성되도록 나타내지만, 이것은 CM0S 전송 게이트 또는 트라이스테이트 버퍼로 구성될 수도 있다.

이 T 플립플롭(160)은 리세트 신호 RST에 따라 리세트된다. 이 리세트 신호 RST는 전원 투입 시 또는 시스템 리세트 시에 활성화된다. 따라서, 이 T 플립플롭(160)은 2분주 회로로서 동작하고, 클록 신호 P2의 상승 에지에 동기하여 그 보조 출력/Q로부터의 신호의 논리 상태를 변화시킨다.

도 23은 도 21 및 도 22에 나타낸 전송회로의 동작을 나타내는 타이밍도이다. 이하, 도 23을 참조하여, 도 21 및 도 22에 나타낸 회로의 동작에 대해서 설명한다.

인에이블 신호 EN은 클록 신호 P2의 상승 에지에 동기하여 변화된다. 한편, 입력 신호 IN은 클록 신호 P1의 상승 에지에 동기하여 변화된다. 도 22에 있어서는, 입력 신호 IN은 클록 신호 P1의 H 레벨 기간 동안만 전달된다.

클록 신호 P2가 H 레벨로 상승하면, 인에이블 입력 신호 EN도 H 레벨로 상승하여, AND 회로(162)의 출력 신호가 H 레벨로 된다. 지연회로(150)가 이 AND 회로(162)의 출력 신호를 소정 기간 지연시켜 지연 인에이블 신호 END를 생성하여 전송 게이트(166)에 부여한다. 따라서, 이 지연회로(150)로부터의 지연 인에이블 신호 END가 클록 신호 P2로부터 소정 기간 지연되어 클록 신호 P2의 1 클록 사이클기간 H 레벨로 되고, 전송 게이트(166)를 도통 상태로 한다.

한편, 입력 신호 IN은 클록 신호 P1의 상승 에지에 동기하여 변화되고, AND 회로(164)는 클록 신호 P1이 H 레벨인 기간만 입력 신호 IN을 전송 게이트(166)에 부여한다.

이 지연 인에이블 신호 END가 H 레벨 기간인 동안에, AND 회로(164)의 출력 신호가 H 레벨로 되기 때문에, 입력 신호 IN에 따라 출력 단자를 충분히 구동시키는 시간이 있고, 이 입력 신호 IN에 대한 셋업 시간 및 홀드 시간을 충분히 확보할 수 있어, 확실하게 출력 신호를 입력 신호 IN에 따른 신호 레벨로 구동시킬 수 있다.

따라서, 이 도 23에서 파선 파형으로 나타낸 바와 같이, 입력 신호 IN이 클록 신호 P2에 동기하여 변화되고, 전송 게이트(166)의 도통 기간에 대한 입력 신호 IN의 홀드 시간을 충분히 확보할 수 없을 때에, 이 출력 노드의 신호 OUT가 중간 전압 레벨까지 구동될 뿐이며, 불안정한 상태가 발생할 가능성이 있다. 그러나, 이 지연회로(150)를 이용함으로써, 확실하게 출력 노드의 신호 OUT를 입력 신호 IN에 따른 신호 레벨로 변화시킬 수 있다.

즉, 인에이블 입력 신호 EN이 클록 신호 P2의 상승 에지에 동기하여 L 레벨로 하강했을 때, 클록 신호 P1 및 P2의 비중복 기간 NOVT가 짧을 경우에는, 입력 신호 IN의 하강에 따라, 즉, AND 회로(164)의 출력 신호에 따라 전송회로(152)의 출력 노드가 충분히 L 레벨로 하강하지 않는 것을 생각할 수 있다. 이 경우, 전송회로(152)의 출력 단자는 충분히 방전할 수 없어, 중간 전압 레벨로 유지된다. 따라서, 이 경우는, 래치회로(150)에서 이 중간 전압 레벨에 의해 관통 전류가 흐르게 된다.

그러나, 지연회로(150)를 이용하여 인에이블 입력 신호 EN을 지연시킴으로써, 입력 신호 IN이 L 레벨로 하강했을 때, 충분히 출력 단자를 L 레벨로 구동시킬 수 있고, 확실하게 2상 클록 신호의 비중복 기간 NOVT가 짧은 경우에도 입력 신호 IN에 따라 출력 단자의 신호 OUT를 변화시킬 수 있다.

도 22에 나타낸 구성에 있어서는, AND 회로(162)를 이용하고 있으며, 클록 신호 P1이 H 레벨일 때에 입력 신호 IN이 전달된다. 그러나, 이 입력 신호 IN이 클록 신호 P1의 상승 에지 및 하강 에지에 동기하여 변화될 경우에는, 이 AND 회로(164)와 병렬로 클록 신호 P1의 기간 로우 레벨일 때에 인에이블되는 게이트 회로를 설치하고, 이 게이트 회로를 통하여 입력 신호 IN을 전송 게이트(166)에 전송한다. 이들 게이트 회로 및 AND 회로(164)를 전송 게이트(166)의 입력 노드에 와이어드 OR 접속한다. 이것에 의해, 입력 신호 IN을 클록 신호 P1의 상승 에지 및 하강 에지 양자에 동기하여 전송할 수 있다.

또한, 이들 인에이블 입력 신호 EN 및 입력 신호 IN이 각각 클록 신호 P2 및 P1에 따라 변화될 경우에는, 도 24에 나타낸 바와 같이, 특별히 AND 회로(162, 164)를 설치할 필요는 없다. 즉, 지연회로(150)에 있어서, 단순히 인에이블 입력 신호 EN을 지연시켜, 지연 인에이블 신호 END를 전송 게이트(166)의 제어 입력에 부여하는 것이 좋다. 전송회로(166)가 클록 신호 P1의 상승 에지 및 하강 에지 양자에 동기하여 변화되는 입력 신호를 받고, 지연 인에이블 신호 END의 활성화 시에이 입력 신호를 전송한다.

도 24에 나타낸 구성의 경우, 전송 신호/데이터가 클록 신호 P1의 상승 및 하강 에지에 동기하여 변화될 경우, 즉, 더블 데이터 속도로 데이터가 전송되는 경우에 있어서, 용이하게 더블 데이터 속도로 데이터를 전송할 수 있다.

이러한 더블 데이터 속도로 데이터를 전송하는 경우에 있어서도, 메모리 버스의 전환 시에 비선택 메모리 버스에 전송 데이터가 전송되어 중간 전압 레벨로 구동되는 것을 방지할 수 있다. 즉, 인에이블 신호 EN의 변화에 따라 메모리 버스가 전환될 경우, 인에이블 신호 EN의 하강이 지연된 경우, 선택 상태로부터 비선택 상태로 되는 메모리 버스에 다음에 선택되는 메모리 버스에 전송되는 데이터/신호가 단기간 전송된다. 이러한 상태일 때에 비선택으로 해야 하는 메모리 버스가 중간 전압 레벨로 되어, 관통 전류의 문제가 발생한다.

그러나, 지연 인에이블 신호 END를 이용한 경우에는, 비선택으로 해야 하는 메모리 버스에 비교적 장기에 걸쳐 다음에 선택 메모리 버스에 대하여 전송해야 하는 신호/데이터가 전송되기 때문에, 이러한 중간 전압의 문제는 발생하지 않는다.

도 23에 나타낸 바와 같이 지연 인에이블 신호 END는, 클록 신호 P1의 양 에지에 대하여 충분히 긴 셋업 시간 및 홀드 시간을 갖고 있으며, 정확하게 클록 신호 P1의 양 에지에 동기하여 변화되는 입력 신호 IN을 클록 신호 P2의 한쪽 에지에 동기하여 변화되는 인에이블 신호 EN에 따라 정확하게 전송할 수 있다.

또한, 도 22에 나타낸 전송회로(152)의 구성에 있어서, 입력 신호 IN이 클록 신호 P1의 1 클록 사이클 기간의 동안에 그 논리 레벨이 고정될 경우에는, 이 클록신호 P1을 T 플립플롭을 통하여 AND 회로(164)에 부여하는 것이 좋다. 입력 신호 IN에 대한 홀드 시간을 충분히 확보할 수 있고, 정확하게 출력 노드에 입력 신호 IN에 따른 신호를 전달할 수 있어, 출력 노드가 중간 전압 레벨로 유지되는 것을 확실하게 방지할 수 있다.

이상과 같이, 본 발명의 실시예 6에 따르면, 먼저 인에이블 상태로 되어, 그 후에 입력 신호가 부여되는 전송회로의 구성일 경우, 그 인에이블 입력 신호를 소정 시간 지연시킴으로써, 정확하게 입력 신호에 따라 출력 노드를 구동시킬 수 있고, 그 출력 노드가 중간 전위로 유지되는 것을 방지할 수 있어, 소비 전류를 저감시킬 수 있다.

또한, 이 도 17 및 도 18에 나타낸 구성에 있어서는, 내부 버스(34)로부터 메모리 버스(39, 36)에 데이터/신호를 전송하는 경로를 나타내고 있다. 그러나, 이 메모리 버스(36, 39)가 쌍방향 버스일 경우에는, 동일한 구성이 메모리 버스로부터 내부 버스에 전송하는 경로에 배치되는 것이 좋다.

이상과 같이, 본 발명에 따르면, 반도체 칩 영역을 내부회로 영역과 패드 외부 영역으로 분할하고, 이 패드 외부 영역에 메모리를 배치하도록 구성하고 있어, 메모리의 기억 용량 증감에 용이하게 대응할 수 있고, 레이아웃 변경의 동력을 저감시킬 수 있으며, 시험 시간을 단축시킬 수 있다.

또한, 전송회로는 입력 신호보다 먼저 인에이블 상태로 될 때에는, 그 인에이블 신호를 소정 시간 지연시킴으로써, 입력 신호에 따라 출력 노드를 확실하게 구동시킬 수 있고, 출력 노드가 중간 전위 레벨까지만 구동되는 상태가 발생하는 것을 방지할 수 있어, 소비 전류를 저감시킬 수 있다.

Claims

제 1 반도체 영역에 배치되고, 적어도 처리장치를 포함하는 내부회로와,

상기 제 1 반도체 영역을 둘러싸도록 배치되는 패드와,

상기 패드에 관하여 상기 제 1 반도체 영역과 대향하여 배치되는 패드 외부 영역에 배치되고, 적어도 상기 처리장치가 사용하는 데이터를 저장하는 적어도 1종류의 메모리

를 구비하는 반도체 집적회로 장치.
제 1 항에 있어서,

상기 제 1 반도체 영역에 배치되는 제 2 반도체 기억장치와,

상기 처리장치로부터의 메모리 어드레스 신호에 따라 상기 제 1 및 제 2 기억장치의 한쪽을 지정하는 메모리 선택 신호를 생성하는 메모리 선택 신호 생성회로와,

상기 메모리 선택 신호 생성회로로부터의 메모리 선택 신호에 따라 상기 제 1 및 제 2 기억장치의 한쪽을 상기 처리장치에 전기적으로 결합하기 위한 메모리 선택회로

를 더 구비하는 반도체 집적회로 장치.
처리장치와,

제 1 기억장치와,

제 2 기억장치와,

상기 처리장치로부터의 메모리 어드레스 신호에 따라, 상기 제 1 및 제 2 기억장치를 지정하는 메모리 선택 신호를 생성하여, 제 1 클록 신호에 동기하여 상기 메모리 선택 신호를 전달하는 선택 신호 생성회로와,

상기 메모리 선택 신호에 따라 상기 제 1 및 제 2 기억장치를 선택적으로 내부 버스에 전기적으로 결합하는 선택회로와,

상기 처리장치로부터의 데이터를 상기 선택회로에 상기 제 1 클록 신호와 상보(相補)의 제 2 클록 신호에 동기하여 상기 내부 버스를 통하여 전송하는 전송회로

를 구비하는 반도체 집적회로 장치.