TW565857B - Semiconductor integrated circuit device - Google Patents

Description

565857

發明所屬技術領域 本發明係有關於半導體積體電 半導趙積體電路裝置之晶片上之佈局in=於 流排之配置以及信號傳輸時序/料該錢裝置之匯 習知技術 圖2 5係概略表示以往之半導體積雷 構造圖。在圖25 ,半導體積體電路、之整體之 -，沿著半導體線 2體晶利片用CH這之些四焊/接線墊1規定。烊接接線墊1沿著本半導 r圖t夹-、士 \配置成包圍内部電路區域2，、經由焊接線 電氣土結合。 在電耽上連接，和外部裝置在 在内部電路區域2包括運算處理裝置（cpu)3 ,執 算處理；ROM(Read 0nly Mem〇ry)4，儲存該cpu3所需之 料/·命令；RAM(Rand〇m Access Memory)5，儲存cpU3 使用 之資料/命令，而且作為CPU3之作業區域暫時儲存資料； 以及包f與外部之輸出入介面、定時器及非同步收發單元 (UART)等之周邊功能6及7。周邊功能6配置成，和CPU3相 鄰，周邊功能7配置於R0M4及RAM5之間。 ’ 圖所示之半導體積體電路裝置係所謂的單晶微控制 器。藉著在半導鱧晶片CH上將CPU3、R0M4以及RAM5密集化 ’可用晶片上配線構成連接這些CPU3、R〇M4以及RAM5之匯 流排。又’這些之匯流排配線長度也短，能高速且低耗電

565857 五、發明說明（2) - 力的收發信號/資料，能以小的佔有面積實現高速處理。 又，CPU3、R0M4以及RAM5之間之匯流排配線（圖上未 示）係晶片上配線，可使其匯流排寬很寬，可使資料之位 元寬變寬。 在圖25所^示之半導體積體電路裝置，在内部電路區域 2内，為了提高其面積利用效率，使晶片面積變成最小， 將其佈局最佳化，在各構成元件之最佳配置時，内部匯流 排之配線佈局也一樣的最佳化。 在本半導體積體電路裝置，按照其處理設定R〇M4及 R^M5之記憶容量。因此，在處理内容變得複雜、處理資料 $變夕之情況’需要令這些及/或raM5之記憶容量增 大。 圖26係概略表示在r〇jj4及RAM5之記憶容量增大之情況 之半導體§己憶裝置之佈局圖。在圖26，在内部電路區域2 内’ R0M14及RAM15之記憶容量比圖25所示之R0M4及/或 RAM5的增大’各自之佔有面積增大。按照這些R〇M14及 RAM15之面積之增加，變更其佈局，使半導體晶片CH之面 積變成最小。因此，R0M14及RAM15之間之周邊功能17及和 cpu相鄰之周邊功能16之内部之佈局和圖25所，示之半導體 積艘電路裝置之周邊功能7及周邊功能6的不同。 因此，自包括這些周邊功能16及17之UART等構成元件 至接線塾1之配線之佈局不同，又，其配線長度也變更。 隨著元件之微細化，配線寬度及配線間隔變小時，只 是變更配線路徑而已，配線電容及配線電阻變化，又配線

2075-5058*PF(N).ptd 第6頁 565857 五、發明說明（3) 。因此，在因配線路徑變更而發生突波電壓 壓而對電路動作有不良影響等怕突波之波電 此，在這種變更R0M4及/或以祕5 了此性。因 需要重頭再評估半導體積體電路裝量/情況，充分 趙積體電路裝置之評估需要 本半導 問題。 j隨者發生費用增大之 又，因本内部電路區域2在乂方 據該R0M14及RAMi5之面積增大而增 方向之長度依 接線墊1之晶片上之座標也不同。一在其周邊所配置之 積體電路裝置之可靠性，使用測試Λ具為VV古且半導體 接線墊（以下稱為接線墊）〗在具該^具和焊接 此’在該接線墊!之座標變更之情連進行測試。因 作之半導體積體電路裝置之接需要按照該新製 線墊接觸位置之問題…為、了 d變更該治具之接 題。 而要長時間、勞力以及費用之問 又’如圖26所示，在半導舻 增大，構成元件間之配線長度 之弗路裝置之晶片面積 傳播時間變長。因此，在本C 1號/資料之 電路和時鐘信號同步的處理，：體J體電路裝置内，内部 週期後執行處理之情況，由妹在依據時鐘信號決定其 響，在内部之控制信號和傳輸:之傳播時間之影 之情況，無法充分確保設定°就/^料之時序發生偏差 保持時間，發生傳輪令間電 2075-5058-PF(N).ptd \i $ 7頁 五、發明說明（4) 壓位準之信號之情況 ^號線保持在中間電壓位準時，在 貫穿電流，發生耗電流增大之問題。 奴電路，發生 確之資料。尤其，在用M0S電晶體（絕也無法傳輸正 晶體）構成下一段電路之情況，由於這 型電場效應電 電路之特徵之低耗電力性能受損，又，益貝穿電流，係MOS 正確的動作，有發生誤動作之可能性。“、、法令下一段電路 發明之概述 本發明之目的在於提供一種半導體 於記憶裝置之記憶容量之變更也可 電路裝置，對 變更抑制成最低限。 、應付，可將佈局 又，本發明之別的目的在於提供一 裝置’在匯流排配線長度因佈局變更而以：：：體：路 尚速的傳輸信號/資料❶ 之It况，也可 2明之其他目的在於提供一種半導體積體 排配線長度因佈局變更而變更之情況，也可正確 同速、低耗電力的傳輸信號/資料。 主道=發明將半導體晶片區分成利用接線墊1規定之第-::體區域和該接線墊外部之第二半導體區域，在該第二 +導體區域配置ROM及/或RAM之至少一部分。， 即’依據本發明之第一形態之半導體積體電路裝置， 包括、:第一半導體區域，配置包括處理裝置之内部電路； 第二半導體區域，至少配置儲存該處理裝置使用之資料之 第一記憶裝置；以及接線墊，配置於該第一及第二半導體 565857 五、發明說明（5) 區域之間。 依據本發明之第二形態之半導體積體電路裝置，包括 •處理裝置；第一及第二記憶裝置；選擇信號產生電路， 按照來自該處理裝置之記憶體位址信號產生指定第一及第 二記憶裝置之記憶體選擇信號，和第一時鐘信號同步的傳 達該記憶體選擇信號；選擇電路，按照該記憶體選擇信號 將該第一及第二記憶裝置和該處理裝置選擇性的在電氣上 結合；以及傳輸電路，經由該内部匯流排和該第一時鐘俨 時鐘信號同步的向該選擇電路傳輸來自該 藉著將接線墊配置於第一及第二半導體區域之間， 第一記憶裝置配置於該第二半導體區域，大闳〜 、 半導體區域之佈局，按照其記憶容量變 第一 之第-記憶裝置之佈局。因此，因内部電導體區域 其内部配線之佈局也不變，可保證内部 之佈局不變， ，只有第一記憶裝置之佈局變更需要勞力，之特性。因此 第一記憶裝置，因接線墊之座標也不 又只需要測試 可測試本半導體積體電路裝置。在測試3用以往之治具 一記憶裝置之記憶容量變更位址區域。工，只是按照第 付記憶裝置之記憶容量之變更。 而，，可容易的應 $植ί女和各自彼此相異之互補之時鐘 選擇電路之控制及資料傳輸，在選擇電^唬同步的進行其 擇狀態後傳輸資料，可向下一段之記憮^ ,可確實變成選 狀態之資料。X，在記憶體之資料匯二：置，實傳達確定 只是結合所選 565857

2,記憶裝i ’匯流排之負载減輕，可實現高迷之資料傳 發明之實施例 實施例1 置之實施例1之半導體積體電路褒 匕H 在圖1，半導體積體電路裝置在半導 體曰日片CH上積體化。該半導體晶片⑶包括由接 圍之内部電路區域2和配置於接線墊！之外部之記憶體^ 在該内部電路區域2所配置之内部電路包括前面之

25所示之CPU3及周邊功能6、7(16、17)。在該内部電路區 域2所配置之内部電路還包括R〇M及/或RAM之一部分也可。 配置於接線墊1之外部之記憶體2〇包括R〇M及/或RAM。在本 半導體積體電路裝置，在令半導體之記憶容量增大之情 況’令構成記憶體20之ROM及/或RAM之記憶容量增大。内 部電路區域2之佈局不變。配置成包括該内部電路2之接線 墊1之配置位置（座標）也不變。

在變更該記憶體20之記憶容量之情況，在圖1沿著X方 向增減記憶體20之面積，增減記憶體20之記憶容量。關於 Y方向，記憶體2 0之長度不變。藉著只在該一方向變更記 憶體20之面積，可變更記憶體2〇之記憶容量’而不會變更 接線墊1之座標。 因此，在變更ROM及/或RAM之記憶容量時，只是增減 配置於接線墊1之外部之記憶體20之記憶容量，只變更其 佈局即可，在該内部電路區域2所配置之内部電路及接線

2075-5058.PF(N).ptd 第10頁 565857 五、發明說明（7) 之配置不變。因此，關於在該内部電路區域2所配置之 2:電路，對於其電路特性及可靠性一度確立評價，其評 。果在該記憶體20具有各種記憶容量之情況也可適用。 在Ϊ半導體積趙電路裝置之評價，卩要求進行記憶 體2 0之s平價，可縮短評價時間。 心 又’在佈局變更時，也只變更記憶體2〇之在χ方向佈 。尸可，可減輕在記憶容量變更時之佈局變更之勞力。 也可ΐΐ，藉著在以向重複配置複數單位記憶體單元， 合易的應付該記憶體2〇之記憶容量之增減。 記憶：量：ίϊ塾1也之Λ標變係二變，在變更了記憶體20之 了再性評價測試裝置可進行可靠性評價。 <更用心主之 造程式：案之佈局及内部電路區域2之構 積體電路集，能用巨集庫製作半導體 化，憶體2° ’若單位記憶體單元巨集 憶體單元^ίδ己憶容量增減時’也只是增減單位記 應付記憶容量之增=可實現所需之記憶容量’也可容易的 接線ΪΓ之上Λν/按照本發明之實施例1，,在構造上在 記憶容量增V;配= j，又内部電路區域之構造；變更可成最低限 也可減少。 ，變 了靠14评價所需之時間 實施例2 2075-5058-PF(N).ptd $ 11頁 565857 五、發明說明（8) " ------ 圖2係概略表示本發明之實施例2之半導體積體電路裝 置之整體之構造圖。在圖2，半導體積體電路裝置在晶片 CH上對於接線墊1沿著X方向在外側對於内部電路區域2相 向的配置記憶體22及25。 内部電路區域2所含之内部電路及接線墊丨之佈局和記 憶體22及25之記憶容量之變更無關，係不變。這些記憶體

22=25之種類不同，例如記憶體22係ROM，記憶體2H&AM 。在f線墊1之外側將種類不同之記憶體22及25對於内部 電路區域2相向的配置，這些記憶體22及託之記憶容量增 減時，沿著X方向變更記憶體22及2 5之面積，變更這些之 記憶容量。 _例如，在記憶體22係ROM、記憶體25係RAM之情況，在 f些增減時，藉著對於記憶體22及25各自增減對應之單位 冗憶體單元之個數，可增減記憶容量。 記憶體22及25之種類不同，其佈局之規則性不同。 即，在記憶體2 2及25，重複電路之種類不同。在此，「重 路」。係以同一佈局圖案重複配置之電$，例如表示在 ' ，f、DRAM(Dynamic Rand〇m Access Memory)之感測 大器等。又，這些記憶體22及25之佔有面積也不同。 在本半導體晶片CH上沿著接線墊i之一側之外側χ方向 之Γ側配置這些記憶㈣及25之情況，由於記憶體22及25 之纪憶容量之比與其佈局之規則性之差異，發生空區 面，利用效率降低。藉著在沿著該接線塾Μ方向之兩側 己置圯憶體22及25，在各自之區域可將記憶體以及託之佈

2075-5058.PF(N).ptd 第12頁 565857

局各個最佳化。 膝曰μ 而’不會產生面積利用效率之降低，可 財日曰片面積最小化。 女成^ ’在各個區域’係只是沿著Χ方向增減單位記憶體 巩而已，可交且从也 ， j 4易的應付記憶體22及25之記憶容量之變 加φ又’和實施例1 一樣’因在内部電路區域2所配置之内 ' 及接線塾1之佈局係不變，其可靠性之評價可適用 1 /、有各種δ己憶容量之半導體積體電路裝置，可縮短評價 時間。 β此外’在記憶體22及25上，只要係種類不同之記憶體 I7 了 方係SRAM(Stat i c Random Access Memory )，另 一方係DRAM也可。 實施例3 圖3係概略表示本發明之實施例3之半導體積體電路裝 置之主要部分之構造圖。在圖3，在内部電路區域2内配置 記憶體37，在經由接線墊1和該内部電路區域2相向之外部 區域配置記憶體20。記憶體20及37各自係ROM及/或RAM。 這些記憶體2 0及3 7係種類相同之記憶體也可，係種類不同 之記憶體也可。又，記憶體20及37包括ROM及RAM兩者也 可0 在内部電路區域2設置如下之構件，前解碼器31，將 自CPU3經由位址匯流排30供給之特定記憶體之記憶體位址 信號前解碼後，向解碼匯流排38及40上送出指定記憶體之 前解碼信號；匯流排介面單元（BIU)33，經由内部匯流排 3 2和CPU3結合，按照來自CPU3之位址及資料以及控制信號

2075-5058-PF(N).ptd 第13頁 565857 五、發明說明（ίο) ’在記憶體37或24之存取時按照既定之時 出位址信號及控制信號，在資料寫人時輸 輪 及選擇器35，按照來自前解踽哭叫少么紐s句貝科，以 曰別解碼态3 1之刖解碼信號，將 排3 4和記憶體匯流排3 6及3 9之一方連接。 、匯机 在此，「匯流排」包括傳達控制信號之控制匯流 傳達位址信號之位址匯流排以及傳達資料之資料匯流 記憶體匯流排36和記憶體37結纟，記憶體匯流排⑽ς吃情 體20結合。這些記憶體匯流排36及39包括傳送位址 二 控制信號及資料之匯流排。 ^ 又，記憶體20及37包括複數方塊’依據來自前解碼器 3 1之前解碼信號指定記憶體及方塊也可。 在CPU3向記憶體20及37之一方存取之情況，選擇器35 將其兄憶體匯流排3 6及3 9之一方和内部匯流排3 4結合。其 次’簡單說明圖3所示之半導體積體電路裝置之動作。 在CPU3執行伴隨載入或儲存命令等記憶體存取之命令 之情況，經由位址匯流排30供給前解碼器3丨指定其存取對 象之δ己憶體之記憶體位址信號，而且經由内部匯流排$ 2向 匯流排介面單元（以下稱為Β I U) 3 3傳達指定控制對象之位 址及資料寫入時之資料。 選擇器3 5按照自前解碼器31供給控制匯流排3 8及4 0之 前解碼信號，將對存取對象之記憶體設置之記憶體匯流排 36或39和匯流排34結合。biu(匯流排介面單元）33按照既 定之時序，經由選擇器3 5向對於選擇記憶體所設置之記憶 體匯流排傳達自CPU3傳達之位址信號、控制信號以及資料 mm li^ 2075-5058-PF(N).Ptd 第14頁 565857 五、發明說明（π) 寫入時之資料。 在自記憶體讀出資料時，經由選擇器35向内部匯流排 34傳達自選擇記憶體所讀出之資料。biU33在讀入該資料 時取入内部匯流排34上之資料後，按照既定之時序經由内 部匯流排32向CPU3傳送所取入之資料。 在圖3所示之半導體積體電路裝置之構造，記憶體2〇 及37和不同之記憶體匯流排39及36結合。選擇器”將對於 選擇記憶體（記憶體方塊）所設置之記憶體匯流排和内部匯 流排30結合。因此，在向記憶體存取時，在内部匯流排34 只是連接記憶體匯流排36及39之一方，内部匯流排34之負 載比記憶體37及20和該内部匯流排34共同的連 減輕，可高速傳送資料/信號。 此，在記憶體20配置於接線墊丨之外部而有匯流排之 配線長度變長之可能性之情況，在内部匯流排34只是連接 該記憶，匯流排36及39之一方，可減輕内部匯流排34之負 載，可咼速傳送資料/信號。又，因該内部匯流排之負載 減輕，寄生電容減少，降低匯流排之配線電容，隨著可降 低耗電力。 即，在將記憶體20及37和共同之記憶體匯流排連接後 將該共同之記憶體匯流排和BIU33結合之情況，，因匯流排 :負=大’如在圈4之虛線所示’匯流排信號線之充電 1=1可是’ #著將記憶體2°及37分別和記憶體匯流 排39及36結合後將利用選擇器35選擇性的和控

憶體結合之記憶體匯流排和内部匯流排34結合，匯泣排L

565857 五、發明說明（12) 負載減輕，如在圖4之實線所示，該匯流排信號線之充電 電壓之上升時間變快。 此外，在圖4，表示在記憶體匯流排39及36之匯流排 信號線之電壓變化，在圖4橫軸表示時間T，縱轴表示電壓 V 〇 又，在匯流排信號線之信號/資料之下降時，也一樣 的藉著對於記憶體各自設置記憶體匯流排，匯流排之負載 減輕’放電時間減少，可使信號快速上升。因而，可實現 高速之資料傳輸。 在將記憶體20配置於晶片上之接線墊1之外部區域之 情況，記憶體匯流排3 9之配線長度變長，有其負載變大之 可能性。藉著對於這些記憶體分別設置匯流排，配線負載 減輕’可高速的進行資料傳輸。又，因匯流排之負載（配 線電容）減輕，充放電電流減少，隨著可減少耗電力。 [選擇器35之構造1] 圖4係表示圖3所示之選擇器35之構造圖。在圖5，選 擇器35包括傳輸閘42，按照來自前解碼器31之互補前解碼 L號ZCS0及CS0選擇性的導通，而導通時連接内部匯流排 34和記憶體匯流排39 ;及傳輸閘44，按照來自前解碼器31 之互補前解碼信號ZCS1及CS1選擇性的導通，而導通時將 内部匯流排3 4和記憶體匯流排3 6結合。 f補前解碼信號ZCS0及CS0在活化時指定記憶體20， 互補前解碼信號ZCS1及CS1在活化時指定記憶體37。 這些傳輸閘42及44只是在導通時將内部匯流排34和記

565857

憶體匯流排3 9或3 6 排3 0及記憶體匯流 擇器3 5利用傳輸閘 匯流排相連接。 在電氣上結合。因 排3 9為雙向匯流排 ，不會令電路佔有 此’在這些位址匯流 之情況，也藉著在選 面積增大，可將雙向 又，這些傳輸閘42及44在不導通時確實將 34和對應之記憶體匯流排在電氣上分離 2』：;以 及44不導通時，只是將這些傳輸閑仏及“之寄 =Ϊ Ϊ3: Ϊ接而已，可將和非選擇記憶體對應的配置之 記憶體匯流排和内部匯流排34確實的分離，可

流排34之有效的寄生電容。 此卜’傳輸閘42及44各自包和對應之匯流排信號線各 自對應的配置之CMOS傳輸閘電路，在導通時將内部匯流排 34之信號/資料線和對應之記憶體匯流排之信號/資 電氣上結合。 ' [選擇器35之構造2] 圖5係表示選擇器35之第二構造之圖。在圖6，表示對 於内部匯流排34及記憶體匯流排36、39之單向匯流排設置 之選擇器35之構造。即，自BIU33向記憶體20及37單向的 傳達位址仏號及控制信號。這些位址匯流排今控制匯流排 在圊6以匯流排34a、36a以及39a表示。 在圖6，選擇器35包括三態緩衝器電路46，按照來自 前解碼器31之互補刖解碼信號ZCS0及CS0選擇性的變成活 化，而活化時向記憶體匯流排39a上傳達内部匯流排34a上 之信號；及三態緩衝器電路48，來自前解碼器31之互補前

565857 五、發明說明（14) 解碼信號ZCS1及CS1活化時變成活化’而活化時向記憶體 匯流排36a上傳達内部匯流排34a上之信號。 互補前解碼信號ZCSO及CSO在活化時指定記憶體20， 互補前解碼信號ZCS1及CS1在活化時指定記憶體37。記憶 體匯流排39a及36a各自係匯流排39及36所含之位址匯流排 及控制匯流排。内部匯流排34a係内部匯流排34所含之位 址匯流排及控制匯流排。 在圖6所示之構造，三態緩衝器電路46及48按照選擇 記憶體選擇性變成活化。這些三態緩衝器電路46及48在非 活化時係輸出高阻抗狀態，記憶體匯流排39a及36a當對應 之三態緩衝器電路46及48為輸出高阻抗狀態時與内部匯流 排3 4 a分離。 又，三態緩衝器電路46及48各自包括對各匯流排信號 線設置之三態緩衝器’這些三態緩衝器例如由C Μ 0 S電路構 成。在此構造之情況，只是三態緩衝器電路46及48之三能 緩衝器之閘極電容總是和該内部匯流排3 4 a連接，其負栽 和記憶體20及37和内部匯流排34a共同的結合之情況相 比，可大幅度減少。 又’這些三態緩衝器電路46及48在活化哼驅動對應 記憶體匯流排39a及36a ,能以高速驅動這些記憶體匯 39a及36a，可進行信號傳輸。 f 圓7係表示對於選擇器35之雙向資料匯流排設置之 分之構造例之圖。本雙向資料匯流排和在内部匯流排 憶體匯流排39及36之間以雙向傳輸資料之情況之情 = i構

2075-5058-mN).ptd 第18頁 565857

7=。上主雙向資料匯流排為了指定資料之傳輸方向， J圓3山產生表示資料之寫入之寫入指示信號WR及表示資 出指示信號RE，按照這些信_观決定選 擇器35之資料之傳輸路徑。 & —在圖7 ’選擇器35為了產生用以決定傳輸路徑之控制 化號，包括AND電路5〇 受寫入指示信號〇和前解瑪信 號⑽；反相電路51，將AND電路50之輸出信號反相；AND 電路52，接受前解碼信號cs〇讀出指示信號RE ;反相電路 53二，AND電路52之輸出信號反相；AND電路54，接受前解 碼信號CS1和寫人指示信細；反相電路55，將AND電路54 之輸=佗號反相；AND電路56 ,接受前解碼信號CS1和讀出 指示信號RE ;以及反相電路57，將MD電路56之輸出信號 反相。 ° 選擇器35還包括三態緩衝器電路6〇，響應AND電路5〇 及反相電路51之輸出信號而變成活化，活化時按照内部匯 流排34b上之信號/資料驅動記憶體匯流排391);三離緩衝 器電路61，、響應AND電路52及反相電路53之輸出信^而選 擇性的變成活化，活化時按照記憶體匯流排39b上之信號/ 資料驅動内部匯流排34b ;三態緩衝器電路62,，按照AND電 路54及反相器55之輸出信號選擇性的變成活化，活化時按 照内部匯流排34b上之信號/資料驅動記憶體匯流排361); 以及三態緩衝器電路63 ,響應AND電路56及反相電路57之 輸出信號而選擇性的變成活祀，活化時按照記憶體匯流排 3 6b上之信號/資料驅動内部匯流排34b。

2075-5058-PF(N).ptd 565857 五、發明說明（16) 這些三態緩衝器電路6〇〜63各自包括按照記憶體匯流 排39b及36b之匯流排寬之三態緩衝器。而，AND電路50、 52、54以及56和反相電路51、53、55以及57共同的配置於 對這些匯流排信號線設置之三態緩衝器。 在圖7所示之選擇器35之構造，在寫入資料時寫入指 示信號WR變成活化，AND電路52及54啟動，按照前解碼信 號CS0及CS1，三態緩衝器電路6〇及62之一方變成活化。 而，在讀出資料時，讀出指示信號RE變成活化，AND 電路52及56啟動。在此狀態，按照前解碼信號cs〇&CSi， 三態緩衝器電路61及63之一方變成活化。 因此，藉著配置該雙向之三態緩衝器電路6〇〜63 ,而 且按照前解碼信號及表示資料之寫入/讀出之動作模式指 示信號選擇性的變成活化，可確實的進行雙向之資料傳 輸。 又，在圖7所示之選擇器35之構造，也係只是在内部 匯流排34b連接三態緩衝器電路60〜63之寄生電容而已，和 在其内部匯流排3 4 b共同的連接記憶體2 〇及3 7之情況之構 造相比，可大幅度降低其寄生電容。又，因用三態緩衝器 電路61或63驅動内部匯流排34b，用三態緩衝，器電路62驅 動記憶體匯流排39b及36b，能高速的進行資料傳輸。 [變更例1 ] 圓8係概略表示本發明之實施例3之變更例之構造圖。 在圖8，在内部電路區域2内配置r〇M56及RAM54。這些 ROM56及RAM54各自經由記憶體匯流排53及55和選擇器52結

2075-5058-PF(N).ptd

第20頁 565857 五、發明說明（17) 合0 擇器5 2按照來自前解碼器3 1之記憶體選擇信號將記憶 趙匯流排5 3及5 5之一方和内部匯流排3 4結合。該前解碼器 31將自CPU3經由位址匯流排30供給之記憶體位址信號解碼 後，向控制匯流排50及51各自傳達指定RAM54及R〇M56之其 中之一之記憶體選擇馆號（晶片選擇信號CS) °ROM56及 RAM54分割成複數方塊，依照來自前解碼器31之記憶體選 擇信號（前解碼信號）按照方塊單位選擇這些ROM56及ram54 也可。RAM54及ROM56之方塊各自和對應之記憶體匯流排53 及55結合。 在圖8所示之構造’在内部電路區域2内，及 ROM56經由不同之記憶體匯流排53及55和選擇器52妹人。 在CPU3向RAM54及ROM56之其中之一存取之情況/選 器52按照來自前解碼器31之記憶體選擇信號，將這些 體匯流排53及55之一方向内部匯流排34結合。因此，〜' RAM54及R0M56都和内部匯流排34結合之構造相比，該内 匯流排之負載減輕，可高速傳輸資料。 ° &外’在@8所示之構造’也可在構造上在内路 區=2之外部之接線墊（圖上未示）外部區域還配 ，在2些外部之記憶艘和RAM54以及R〇M56自 :趙 二器將在接線塾外部之區域配置之記憶艘Ϊ RAM54以及R0M56之其中之一和BIU33妹人。 [變更例2 ] , α σ 圖9係概略表 示本發明之實施例3 之變更例2之構造圖

2075-5058-PF(N).ptd 第21頁

565857 五、發明說明（18) 。在圖9，BIU60具有和記憶體匯流排39結合之埠PA及和記 憶體匯流排36結合之埠PB。該BIU60按照來自前解碼器31° 之§己憶體選擇“號使對於選擇記憶體配置之埠變成活°化 後，經由該活化之埠PA或PB選擇性的和記憶體匯流排3 36收發信號/資料。其他之構造和圖3所示之構造相同，^ 於對應之部分賦與相同之參照符號，省略詳細說明。 在圖9所示之構造，BIU60具有記憶體匯流排選 ，不必特別設置選擇器，可減少電路佔有面積。 此 圖10係表示圖9所示之BIU60之動作之流程圓。以 照圖1 0簡單說明圖9所示之BI u之動作。 參 BIU60 —直監視是否有自CPU3對記憶體之存取要 CPU3例如在執行載入命令或儲存命令時需要向記憶體 取，在BIU60經由内部匯流排32發出記憶體存 ": Si)。 廿取要衣（步驟 ’接著按照來 定之記憶體對 BIU60自該CPU3輸入記憶體存取要求後 自前解碼器3 1之記憶體選擇信號選擇和所指 應之埠（步驟S2)。 接者，BIU60接受„ w 荆八 < 位址信號、控 以及執行儲存命令時之寫入資料，調整其時序，5就 cH = ί時鐘信號同步的向對應之記憶體匯流排送出ΐ由 CPU3所輸入之信號/資料（步驟S3)。 ®目 BIU60判斷CPU3是否傳輸了要求傳輸之全部 傳輸全部資料為止，、經由選料重複傳輸 —’产 及位址信號。在此，設想在資料組傳輸模式傳^資^

565857 發明說明（19) 長度長之資料之情況。 f丨#BIU6〇當來自或往CPU3之全部之資料傳輸完了時再回 到步腿，等待下一來自CPU3之存取要求專之輸二^再口 能 化 37 =1所二，藉著令BI_具有記憶趙匯流排選擇功 ί 時，只是使_0之埠選擇性的變成活 在外巧必設置選擇器，電路佈局變得容易。 ΐ、二ϋ:憶體匯流排39及36各自連接記憶體2〇及 了減少§己憶體匯流排之負載（配線電容）。 記怜所示之構造，在本半導體晶片ch上在和 線墊1之外部再配置別的記憶體也可。 記情若依據本發明之實施例3，只將存取之 °匕ϋ體和内部匯流排社人， $ 憶體之情況，即使在配線長度因長此而有在装接^塾外部配置記 :可能性之情況，也可確實的減 的傳輸信號/資料。 、μ卜負載同速 内部£速2 f ί在接線墊外部所配置之記憶體和在接線墊 門口丨4 &域所配置之記憶體和不同 器將這些記憶體和BIU選擇性的往人匯\排結合，經由選擇 憶體之容量變更之情況，包括的S、W’在接線，塾外部之記 部電路之配也無任何變更m選擇用之選擇器之内 置之記憶容量變更時，〖二更；”導體積體電路裝 變更接線塾外部之記憶體之記以部電路之佈局’而只 外部之記憶體和其記憶容量無：：：實c:也可向接線塾

565857 五、發明說明（20) 實施例4 圖11係概略表示本發明之實施例4之半導體積體電路 裝置之整體之構造圖。在圖11，在内部電路區域2，經由 本地記憶體匯流排70a〜7〇c將複數R〇M82a〜82c各自和選擇 器71結合。 而’在半導體晶片CH之接線墊1外部之區域配置 尺八^180&〜80丨。8八以8〇3〜8 0(：經由本地記憶體匯流排7 6&〜7 6〇 和選擇器72結合，RAM80d〜80 f經由本地記憶體匯流排76d 〜76f和選擇器73結合。

選擇器7 1按照來自前解碼器7 0供給控制匯流排7 4上之 記憶體選擇信號，將本地記憶體匯流排79a〜79c和記憶體 匯流排77在電氣上連接。選擇器72及73又按照來自前解碼 器70供給控制匯流排74上之記憶體選擇信號，將和所選擇 之RAM對應的配置之本地記憶體匯流排和記憶體匯流排75 在電氣上連接。

為了將這些記憶體匯流排7 5及7 7再和内部匯流排3 4在 ，氣上連接，配置選擇器35。該選擇器35按照來自前解碼 器70供給控制匯流排74上之記憶體選擇信號，將記憶體匯 流排75及77之一方和内部匯流排34在電氣上考接。選擇器 35當選擇了在該内部電路區域2内所配置之R〇M82a〜8託之 其中之一時，將記憶體匯流排7 7和内部匯流排3 4連接。 而，當選擇在接線墊1外部之區域所配置之RAM8〇a 〜8〇f之其中之一時，選擇器35[將記憶體匯流排75和内部匯 ^排3 4在電氣上連接。

565857

前解碼器70將自CPU3經由位址匯流排3〇供給之記憶體 :址信號前解碼後，產生記憶體選擇信號。該記憶體選擇 ^號包括指定ROM及RAM之記憶體選擇信號、指定R〇M82a〜 之其中之一之R〇M方塊選擇信號以及指定“…仏〜之 其中之一之RAM方塊選擇信號。 CPU3經由BIU33和選擇器35結合。 自刖解碼器7 0供給控制匯流排7 4上之記憶體選擇信號 驅動選擇器71、72以及73所含之傳輸閘或三態緩衝器。因 此二供給該控制匯流排74上之信號驅動這些傳輸閘或三態 緩衝器之閘極電容。而，在本地記憶體匯流排76a〜76f連 接各自對應之RAM8 0 a〜8 Of之輸入緩衝器，又，在本地記憶 體匯流排79a〜79c各自連接R〇M8 2a〜82c。 在輸入緩衝器係CMOS反相器之情況，輸入緩衝器之輸 入阻抗係P通道M0S電晶體（絕緣閘極型電場效應電晶體）及 N通道M0S電晶體兩者之閘極電容，要求驅動該閘極電容。 該輸入緩衝器之閘極電容比傳輸閘或三態緩衝器之閘極大 (在傳輸閘或二態緩衝之情況’利用互補信號控制各個 M0S電晶體之活化/非活化）。 可是，這些RAM80a〜80f只有被選到之RAM才經由選擇 器72或73和記憶體匯流排74結合，和RAM80a〜80f共同的與 s己憶體匯流排7 4結合之情況相比，可減少記憶體匯流排7 4 之負載（配線電容）。對於R0M82a〜8 2c也一樣。 又，選擇器7 2及7 3和接線墊1相鄰的配置也可，這也 選擇器72及73之配置位置係半導體晶片CH上之任意之區域

565857

，：疋其配置位置’使得將半導體晶片ch上之佈局最佳化 。因而’控制匯流排74之負載比本地記憶體匯流排…〜 負載i配線電容）小。因而’自前解碼器70經由控制 匯k排74兩速傳達記憶體選擇信號。 在圖11所示之構造，依據CPU3存取之記憶體，選擇器 35及71〜73按照來自前解碼器7〇之記憶體選擇信號選擇對 應之存取之記憶體（R0M或RAM)。在存取内部電路區域2内 之ROM之情況，選擇器71選擇R〇M82a〜82c之一後和記憶體 匯流排77結合，選擇器35再將該記憶體匯流排口和内部匯 流排3 4結合。 而’在存取在接線墊1之外部所配置之RAM8〇a〜8〇f之 其中之一之情況，選擇器72及73按照自前解碼器7〇供給控 制匯流排74之記憶體選擇信號選擇這些RAM8〇a〜8〇f之一 後’將對應之本地記憶體匯流排和記憶體匯流排7 5連接。 選擇器35又按照來自前解碼器7〇之記憶體選擇信號將記憶 體匯流排75和内部匯流排34結合。 〜 因此’記憶體匯流排按照記憶體之種類、記憶體之配 置位置以及方塊分割’匯流排之負載減輕。尤其，在向一 個記憶體方塊（ROM或RAM)存取時，内部匯流辦34只是連接 和其控制對象之記憶體連接之本地記憶體匯流排及記憶體 匯流排，可使該匯流排配線電容變成最小，實現高速存 取。又，可使匯流排配線電容變成最小，可可縮短匯流排 之充放電所需之時間，還可減少耗電力。 此外，選擇器35及71〜73各自用傳輸閘構成也可，又

565857 五、發明說明（23) 成也可。在各選擇器71〜73和本地記 ===$及79遷各自對應的配置傳輸間或三 傳浐K擇：3二和記憶體匯流排75及77各自對應的配置 傳輸閘或二態緩衝器電4。這些傳輸閉或三 按Lt自ίϊ碼器70之記憶體選擇信號選擇性的變成活化 在此，傳輸閘之活化狀態表示導電狀離。 …!二2前解碼器70之記憶體選；信號包括表示記 路區域或是配置於接線塾1之外部區域 之“唬及特足延些記憶體本身之方塊選擇信號。 皮：和前面之實施例3 一樣，按照來自⑽之存取要 :調整時序’經由選擇器35向記憶體匯流排 需之信號/資料。 X得物尸/r 在接ί iv外在二之配構二在内部電路區域2内配置_， 晶微控制器之構造適當的決定即可， ,,R〇M -AM . .，, , ^ :二：：部r在之接兩= 也可。 纟接線塾1外部區域混合的配置_和 [變更例1 ] 圖12係概略表示本發明之實施例4之變更例之構造圖 。在圖12所示之構造，對於R〇M82a〜8託各自設置之本地呓 憶體匯流排79a〜79c並列的和選擇器85結合，又對於在接 2075-5058-PF(N).ptd 第27頁 565857 五、發明說明（24) 線墊1之外部區域所配置之RAM80a〜8〇f設置之本地記憶體 匯二排76a:76f也並列的和選擇器85結合。選擇器85按照 自前解碼器70供給控制匯流排86上之記憶體選擇信號選擇

這些本地記憶體匯流排79a〜79c及76a〜76f之一後，和内邻 匯流排34結合。 ^ π W 在圖1j所示之構造之情況，按照來自前解碼器86之記 憶體選擇信號利用一段之選擇器85選擇對於選擇記憶體之 本地記憶體匯流排。因此，選擇器之段數減少，可減少在 選擇器之閘傳播延遲，可實現高速之資料傳輸。 圖12所示之別的構造和圖11所示之構造一樣，對於對 應之部分賦與相同之參照符號，省略詳細說明.。 此外，該選擇器85設於BIU33内也可。在内藏選擇器 85之BIU之If況’該選擇器85在功能上作為所謂的埠選擇 器。 此外，在圖1 2所示之構造，在内部電路區域2内配置 ROM ’、klg接線塾1外部區域配置RAM。可是，在圖12所示 之構造，在内部電路區域2内配置R〇M及RAM也可，又在接 線墊1外部區域配置r〇M及RAM也可。 又’在接線墊1外部區域只配置R〇M，替作RAM也可。 又，在半導體晶片CH上之配置RAM之區域和與内部電 路區，2相向之接線塾！之外部區域内配置記憶鱧（丽及/ 或RAM)也可。 如以上所不，若依據本發明之實施例4，在上將 記憶體分割成複數方塊’和各記憶體方塊對應的設置本地

565857 五、發明說明（25) 記憶體匯流排，按照記憶體選擇信號和選擇記憶體方塊之 内部匯流排結合，内部匯流排之負載（配線電容）減輕，可 實現高速的信號/資料傳輸及低耗電力。又，藉著在接線 墊1之外部區域配置記憶體，可得到和實施例丨一樣之效 果。 又，因在接線墊内部區域配置選擇器，可包括記憶體 匯流排在内固定接線墊内部區域之内部電路之佈局。 實施例5 ° 圓1 3係概略表示本發明之實施例5之半導體積體電路 裝置之整體之構造圖。在圖13所示之構造，前解碼器31和 時鐘信號P2同步的輸出記憶體選擇信號，又選擇器35傳輸 和時鐘彳s號P1同步的供給之信號/資料。這些時鐘信號？1 及P2係彼此不重疊之2相時鐘信號。圖13所示之半導體積 體電路裝置之別的構造和圖3所示之半導體積體電路裝置 之構造一樣，對於對應之部分賦與相同之 詳細說明。 儿戈π 之時m:'3所示之選擇器之信號/資料傳輸動作 動:;了’參照圖14說明圖13所示之半導體積體電 供和時鐘信號p2之上升緣同步的取入由_ 二;鐘;=址信號後，進行解碼動作。該前解碼器31 碼信號下降緣同步的向匯流排38及40上輸出前解 而’選擇器35和時鐘信號P1同步的執行傳輸動作。此

2075-5058-PF(N).ptd 第29頁 565857 五、發明說明（26)^ "" ~ -------- 和時鐘信號P1之上升緣同步的向内部匯流排34 ϋ如所需之信號/資料。ΒΙϋ33在時鐘信號P1之一個時鐘 一 # f間保持其輸出信號，又前解碼器3 1在時鐘信號P2之 個時鐘週期期間保持其輸出前解碼信號。 因此’選擇器3 5在和時鐘信號p 1同步啟動資料/信號 # %入傳輸之情況，在匯流排3 8及4 0上已輸出記憶體選擇 =f 按照自BIU33向内部匯流排34上傳達之信號/資料， w向記憶體匯流排39或36輸出對應之信號。 迖些時鐘信號P1及？2係互補之不相重疊之2相之時鐘 S號’這些之上升緣及下降緣係大致相同之時序。因而， :向記憶體匯流排36或39正確的傳達自ΒΙϋ33傳達之信號/ 料:即，選擇器3 5按照來自前解碼器3 1之記憶體選擇信 f進=選擇動作時，來自ΒΙϋ33之信號/資料處於確定狀 二。’這些之確定期間也係大致相同之期間，可正確的傳輸 信號/資料。 又’按照來自前解碼器31之記憶體選擇信號，選擇對 於選擇記憶體之記憶體匯流排時，可正確的傳輸向選擇圮 憶體傳輸之信號/資料。即，因按照大致相同之時序進行 記憶體匯流排之切換和傳輸信號/資料之切換，，可防止對 於非選擇記憶艘傳輸對於選擇記憶體之信號/資料，可正 確的向選擇記憶體存取。 此外，時鐘信號Ρ1及Ρ2係自本半導體積體電路裝置内 之内部時鐘產生器產生之時鐘信號也可，又由在半導體積 體電路裝置外部配置之產生系統時鐘之時鐘產生器供給也 565857 五、發明說明（27) 可 〇 圖15係表示圖13所示之選擇器35之構造例之圖。在圖 1 5 ’選擇器3 5包括傳輸閘9 0，按照時鐘信號p丨和反相時鐘 仏號冗？ 1選擇性的導通；及傳輸閘9丨，按照記憶體選擇信 號csi及zcsi選擇性的導通。這些傳輸閘90及91串聯，導 通時將内部匯流排34和記憶體匯流排36或39在電氣上姑 合0 在圖1 5所示之構造，當時鐘信號p丨為η位準時，反相 時鐘彳§號Ζ Ρ1係L位準，傳輸閘9 0導通，向下一段之傳輸閘 91傳達自β IU 3 3供給内部匯流排3 4上之信號。當記憶體選 擇仏號CSi及ZCSi為活化狀態時，傳輸閘91導通，向記憶 艘匯流排36或39傳達經由傳輸閘90傳達之信號/資料。 此外’在選擇器3 5上’也可使用三態緩衝器電路，替代該 傳輸閘90及91， [變更例] 圖1 6 A係概略表示本發明之實施例5之變更例之構造之 圖。在圖16A ’前解碼器31和時鐘信號P2之上升緣同步的 向控制匯流排38及40輸出記憶體選擇信號。 而，選擇器100按照不相重疊之2相之時鐘信號ρι及？2 ’向對於選擇記憶體之記憶體匯流排36或39輸出自BIU33 向内部匯流排34傳達之信號/資料。即，選擇器1〇〇和時鐘 信號P1之上升緣同步的向對於選擇記憶體之記憶體匯流 36或39傳達内部匯流排34上之信號。該選擇器和時&鐘 信號Ρ2之上升緣同步的將前解碼器3 1輸出之記憶體選擇%

565857 五、發明說明（28) _ 號設為有效狀態後，選擇記憶體匯流排。其次，來昭 16B所示之時序圖說明該圖16A所示之半導體積體電路裝置 之動作。 前解碼器31將(^1]3供給之記憶體位址信號前解碼後， 和時鐘彳s唬P2之上升緣同步的向控制匯流排38及4〇上 圯憶體選擇信號（前解碼信號）。此時，BIU33尚未向内 匯流排34上送出信號/資料。因此，選擇器1〇〇按照向該 制匯流獅及40所#達之記憶體選擇㈣選擇記憶體^ 排0 ^其次，時鐘信號P1上升時，該選擇器1〇〇向對於選擇 圯憶體之記憶體匯流排36或39上傳達自BIU33向内部匯流 排34傳達之信號/資料。在該選擇器1〇〇之信號/資料傳輸 期間中控制匯流排3 8及4 〇上之記憶體選擇信號和時鐘信號 P2之上升緣同步的變成非活化狀態。可是，藉著在這些記 隐體匯流排36及39配置閂鎖電路，在該選擇器1〇〇之傳輸 動作中可正確的閂鎖所傳輸之信號/資料，選擇器丨〇 〇變成 非導通狀態，也可利用該閂鎖電路傳輸信號/資料。 因此’藉著分別使用反相之時鐘信號令該選擇器及前 解碼器動作，而且令選擇器依據2相之互補時，鐘信號取入 選擇，制彳s號及傳輸信號，來自該辞解碼器3丨之記憶體選 擇信號之確定時序延遲，也可正確的傳輸信號/資料。 即’可按照傳輸之信號/資料驅動對選擇記憶體所配 ，之記憶體匯流排。又，來自（前解碼器3丨之記憶體選擇信 號至少在時鐘信號P2之半週期期間處於活化狀態，可按照

565857 五、發明說明（29) 傳輸之信號/資料充分的驅動對選擇記憶體之記憶體匯流 排0 又，該記憶體選擇信號變成非活化狀態，也可利用閃 鎖電路確實的保持傳輸信號。因此，來自前解碼器31之記 憶體選擇信號之活化時序延遲，也在内部匯流排3 4之傳輸 信號/資料確定之前對於選擇器100之記憶體選擇信號確^ 的變成確實狀態，利用對於選擇記憶體之記憶體匯流排選 擇，可確實的向選擇記憶體確實的傳達傳輸信號/資料。、 又，在記憶體選擇信號選擇別的記憶體之情況，即， 在依據記憶體選擇信號切換選擇匯流排之情況，也因利用 閂鎖電路閂鎖傳輸信號/資料，可正確的傳輸信號/資料。 又’當傳輸應自BIU33向内部匯流排34上傳輸之作號/ 資料時，選擇I己憶體之傳輸路#已依據來自前解口碼器 31之，己憶體選擇信號處於導通狀態，選擇器1〇〇可向 $憶體匯流排上高速傳達該内部匯流排34上之信號/資 1圖1 5所示之構造，在控制匯流排34之記情體選擇产 t之變化比傳輸信號/資料之變化時刻延遲之情;兄斜於 非選擇纪憶體傳達傳輸信號/資料，抽； 匯流排按照對於該選擇記憶體之傳輸 ===之 有該，記憶趙匯流排保持於中間之 在該閃鎖電路貫穿電流流 ：：電路之情況’ 電路上，其構造在後面將詳細說明，由反相閃鎖

565857 五、發明說明（30) 構成，在該反相器依據中間電壓位準之信號而貫穿電流流 動。 可是，如圖16A所示，用2相之時鐘信號驅動該選擇器 1〇〇 ,藉著在内部匯流排34之傳輸信號/資料變化前選擇記 憶體匯流排，向非選擇記憶體匯流排傳輸信號/資料，不 會保持中間電位，可向對於選擇記憶體之記憶體匯流排確 實的傳達傳輸信號/資料。 此外，藉著在選擇器1 〇 0之輸出節點、内部匯流排3 4 以及32也配置閂鎖電路，可防止匯流排變成浮動狀態，又 可在内部確實的傳輸信號/資料。 又，在向BIU33傳輸自記憶體2〇或37所讀出之資料之 情況，也藉著按照一樣之時序使選擇器1〇〇及選擇器35?39 頁2行變成活化，可經由内部匯流排34向611133高速傳輸在 5己憶體匯流排3 6或3 9上所讀出之資料。 ▲又，在選擇器10〇之路徑切換時刻比傳輸信號/資料之 變化時刻延遲之情況，有發生向非選擇記憶體匯流排 信號/資料之情況之可能性。例如，在圖丨4所示之時序 ，在匯流排38及40之記憶體選擇信號變化而選擇別的記 體之情況，向應非選擇之記憶體之匯流排傳轉内部匯沪= 34之信號/資料。在該匯流排之切埤時間差短之情況， 法充分驅動應非選擇之記憶體之匯流排，其電位位、、、 中間位準，在配置問鎖電路之情況，在和該應非：成 憶體匯流排連接之問鎖電路發生貫穿電流，耗電流辦记 可是，如圖1 6Β所示，向應非選擇之記憶體之匯a流排

2075-5058-PF(N).ptd 第34頁 565857 五、發明說明（31) J:二應向選擇記憶體傳輸之信號/資料 可確貫防止對於這種非逻摆々播触 ▲ 了门兄刀長， 壓位準。 、種非選擇5己憶體之匯流排保持在中間電 ⑽例^ „’在圖16B所示之波形圖，在依據控制匯流排38 控岳丨^ ^號之上升緣及下降緣變更選擇記憶體之情況，在 控制匯流排38及40之信號之上并绥眭^ u 馆'兄在 之匯流排不傳輸向選擇記憶體傳輸之^非選擇之記憶體 於選擇記憶體傳輸對於應非選擇記憶記貝 問題資料目利用下一傳輸之信號/資料更新，未發生任何 又，當匯流排38及40之信號下降時，因選擇記情p蔭 =排與内部匯流排34分離，該選擇記憶體匯流排二f ' 資枓利用問鎖電路確實閃鎖’未發生中間電位之問▲唬 匯二下一選擇之記憶體匯流排，雖然傳輸向内部 :二排:4輸出之信號/資料’因利用下一傳輸之正 谠/ 1料更新往之前所選擇之記憶體之信铲 選擇之記憶體也未發生任何中間電壓之問^ 係概略表示圖16A所示之選擇器1〇〇之構造 :在擇器1〇〇包括二分頻電路1〇2，將時鐘信號p2 二：，三態緩衝器電路"〇，當來自二分頻電路1〇2之分 猜2為Η位準時變成活化，傳達自前解碼器^向 $制匯〜排38及40傳達之記憶體選擇信號cs ;二分頻電路 1〇4，將時鐘信號P1:分頻；三態緩衝器電路ιΐ2，當來自 二分頻電路104之分頻時鐘信號DP1為11位準時變成活化， 565857 五、發明說明（32) 傳達内部匯流排34上之信號；以及三態緩衝器電路114， 按照二態緩衝器電路11 〇之輸出信號向下一段記憶體匯流 排36或39傳達三態緩衝器電路112之輸出信號。 在記憶體匯流排3 6及3 9配置問鎖電路1 2 0。 二分頻電路1 02及1 04各自例如由響應時鐘信號p2 之上升緣後變更其輸出狀態之T正反器構成。 在時鐘彳§號^2之一個時鐘週期期間二分頻電路1 〇2之 分頻時鐘信號DP2變成Η位準，又，來自二分頻電路之 分頻時鐘彳§號DPI在時鐘信號pi之一個時鐘週期期間變成η 位準。 按照時鐘信號Ρ2，向控制匯流排38及4〇傳達記憶體選 擇信號CS時，三態緩衝器電路丨丨〇變成活化，傳達記憶體 選擇信號CS。按照該記憶體選擇信號以，和與選擇記憶體 對應的配置之記憶體匯流排連接之三態緩衝器電路丨丨4變 成活化。 接著，時鐘信號Ρ1上升至U位準時，分頻時鐘信號DP1 在該時鐘信號P1之一個時鐘週期期間變成H位準，向下一 段之二態緩衝器電路1 14傳達在内部匯流排34上傳達之信 號/資料。在該三態緩衝器電路112活化時，今態緩衝器電 路114已處於活化狀態，能向記憶體匯流排“或⑽高速傳 達信號/資料。 k 來自該前解碼器31之記憶體選擇信號cs響應時鐘信號 P2之上升緣而下降至l位準時丨，控制匯流排38及4〇上之記 憶體選擇信號cs變成非活化狀態。此時，^分頻電路1〇2

565857

三態緩衝器電路11 〇 輸出之分頻時鐘信號DP2變成L位準 之輸出變成高阻抗狀態。 可是，在此時已自三態緩衝器電路丨14向記情體 排36或39傳輸信號/資料，藉著利用閃鎖電路⑽ 憶體匯流排36或39之傳輸俨號/資料 _ , ^ 1鎖該d 吁铷现/貝枓，可向選擇記恃體谂 實傳輸信號/資料。 俘。己ϋ體確 此外，在三態緩衝器電路110之輸出部配置閃鎖電 也可，其次分頻時鐘信號DP2上升至Η位準，至三離 電路110變成活化為止之期間，問鎖記憶體選擇信^，可 按照所閂鎖之記憶體選擇信號驅動三態緩衝器電路丨i 4。 此外，在記憶體匯流排36及39係雙向資料匯流排之情 況，對於自記憶體匯流排向内部匯流排傳輸之方向也配^ 三態緩衝器電路11 2及114，而且只要將決定資料之傳輸方 向之彳&说（寫入/讀出指不信號）組合即可（參照圖7)。 圖17所示之三態緩衝器電路11〇、112以及114各自包 括和各信號線對應的配置之三態緩衝器。 此外，本三態緩衝器電路110、112以及114用傳輸問 構成也可。 此外，圖1 7所示之三態緩衝器電路11 〇及二分頻電路 102配置於圊16所示之前解碼器31之輸出段也可，又二分 頻電路104及三態緩衝器電路112配置於BIU33之輪出段也 可。在將該二分頻電路104及三態緩衝器電路112配置於 BIU33内之情況，可將該三態緩衝器電路112共同的配置於 記憶體匯流排3 6及3 9，可減少電路佔有面積，還可減少耗

2075-5058-PF(N).ptd

565857

如以上所示，若依據本發明之實施例5，在連接纪情 體匯流排之選擇器，依據其啟動輸入和對 ：； 3個別的相位不同之互補之時鐘信號將各信號〜之資= :有效狀態，纟該選擇器之資料輸入信號到來之前，” 傳輸動作保持在活化狀態，應傳輸之信號/資·料到 將 上可向記憶體匯流排傳輸，可高速的傳輸信號/資料。、…、 又，非選擇記憶體匯流排在匯流排切換時 間電位1會令產生貫穿電流，可減少耗電流。會保持中 實施例6 圖1 8係概略表示本發明之實施例6之半導體積體電路 裝置^主要部分之構造圖。在圖18，設置延遲電路130， ，自前解碼器向控制匯流排38及4〇上傳達之記憶體選擇信 號cs延遲既定時間後，供給選擇器1〇〇。選擇器1〇〇包括^ 圖17所示的相同之構造，按照該時鐘信號^及以傳輸信號 /資料。在圮憶體匯流排3 9及3 6各自設置閂鎖電路1 2 2及 124。k些閂鎖電路122及124和圖17所示之閂鎖電路120對 應。使閂鎖電路1 22及1 24之閂鎖性能小。這係為了記憶體 匯流排39及36之信號/資料易於按照經由選擇，器1〇〇傳達之 信號變化。 圖19係表示圊18所示之閂鎖電路丨22及124之構造例之 圖。在圖19，閂鎖電路122及124因具有相同之構造，表示 對於記憶體匯流排36所配置之閂鎖電路1 24之構造，在其 括弧内以符號表示對記憶體匯流排3 9所配置之閂鎖電路

2075-5058-mN).ptd 第38頁 565857 五、發明說明（35) 122。 在圖^ ’閃鎖電路124包括反相器132，將記憶體匯流 排36上之信號/資料反相；及反相電路134，將反相器132 之輸出信號反相後向記憶體匯流排36傳達。反相器丨32之 電流驅動性能遠大於反相電路丨3 4之電流驅動性能。因而 ，反相，路134之輸出驅動性能小，閂鎖性能小。為了按 照傳輸#號/資料高速的令閂鎖信號/資料變化。 圯=體匯流排3 6係多位元匯流排，和該記憶體匯流排 36之各信號線對應的連接圖19所示之閂鎖電路。 圖20係表示圖18所示之選擇器之信號/資料傳輸動作 之時序圖。以下參照圖20，說明圖18所示之選擇器1〇()之 信號/資料傳輸動作。 時鐘化號P2上升時，圖16所示之來自前解碼器31之記 憶體選擇信號變化，控制匯流排38及4〇之信號按照該記憶 體選擇信號變化。經由延遲電路13〇向選擇器1〇〇傳達該記 憶體選擇信號cs。I照來自延遲電路13〇之延遲記憶體選 擇信號，在選擇器100，對於選擇記憶體之三態緩衝器或 傳輸閘，成活化，被設為可傳達信號之狀態。 接著，時鐘化號P1上升至Η位準，内部匯流排上之 信，/資料變化’經由選擇器㈣向對於選擇記憶艘所配置 之U匯流排39或36傳達，利用閂鎖電路122或124 該信號/資料。 著叹置延遲電路丨3〇，延遲記憶體選擇信號之活化 時刻比内部匯流排34上之信號變化時刻稍早。目此，可使

2075-5058-PF(N).ptd 第39頁 565857 五、發明說明（36) "-- ==傳輸#號/資料等價i記憶體選擇信號cs處於確定狀

態（Η位準）之发日pq亡八E 朋間充刀長，可使三態緩衝器電路變成活化 你^彳按照傳輸信號/資料驅動選擇記憶體匯流排之期間 變長。 >即，時鐘信號P2上升至η位準時，將前解碼器31輸出 之圯隱，選擇偽號驅動為非活化狀態。按照該前解碼器3工 輸出之記憶體選擇信號之非活化，在此時刻，在選擇器 1 〇〇變成非導通狀態之情況，無法向選擇記憶體匯流排充 分的傳達信號/資料，有將記憶體匯流排36或39之電壓保 持在中間電壓位準之可能性。在記憶體匯流排36或39保持 在中間電壓位準之情況，在閂鎖電路122或124，因該中間 電壓而發生貫穿電流，發生耗電流增大之問題。又，依據 該中間電壓位準，有將資料閂鎖信號誤閂鎖成邏輯位準之 可能性。 因此’藉著使用該延遲電路13〇令對選擇器1〇〇供給之 吞己憶體選擇信號之活化期間延遲，在選擇器丨〇 〇按照内部 匯流排34上之信號/資料可將驅動記憶體匯流排36或39之 期間取充分長，可將記憶體匯流排36或39確實驅動至Η位 準或L位準’可使在閂鎖電路122或124發生貫，電流之期 間變成充分短，隨著可減少耗電流。 即’在使用不相重疊之2相之時鐘信號pi及Ρ2驅動選 擇器100之情況，在這些時鐘信號P1及？2之無重疊期間 NOVT充分長之情況，可按照該内部匯流排34之信號/資料 充分確保驅動選擇記憶體匯流排之時間。

565857

r Πΐ在圖2〇所示之時序圖時鐘信號P2之H位準期η 短’自時鐘信號Pi下降至^準至時 ^期間 Α丨卜夕H主門六八σ爾上升至Η位準 ί、ιί^ f 選擇器1()()對於傳輸信號/資料處於 導通狀、、之期間可取充分長，可按照内部g流㈣ 號 /資料驅動選擇記憶體匯流排。 〇兔 可是，在該無重疊期間N0VT短之情況，按照内 =上之信號驅動選擇記憶體匯流排之期間變成約時鐘= :P1之Η位準期間，在該期間短之情況，&法充分的驅動-選擇記憶體匯流排，選擇記憶體匯流排被驅動至中間電

位準，發生將選擇記憶體匯流排保持在中間電壓 之可能性。 干狀^ 藉著使用延遲電路13〇令選擇器1〇〇之導通期間之開始 時刻延遲，而且令導通期間之終了時刻延遲，在此情況，° 也可使選擇器100對於傳輸信號/資料之導通期間變成充分 長，可按照内部匯流排34之信號變化充分的驅動選擇圮憶 體匯流排。 ^ 又，使用延遲電路之情況，也和圖16(Α)所示之構造 一樣，可防止對於非選擇記憶體匯流排傳輸信號/資料， 可防止非選擇記憶體匯流排保持在中間電位。 此外’在囷18所示之構造，替代延遲電路13〇，使用 只令記憶體選擇信號CS自活化狀態變成非活化狀態之期間 延遲之例如下降之延遲電路，也可得到一樣之效果。 [變更例] 圖2 1係概略表示本發明之實施例6之變更例之構造之

2075-5058-mN).ptd 第41頁 565857 五、發明說明（38) 圖。在圖21表示一般之信號傳輸電路。 在圖21 號傳輸電路包括延遲電路bo，將啟動信 號EN延遲既定時間；傳輸電路1 52，按照來自延遲電路丨5〇 之延遲啟動信號END和時鐘信號P2選擇性的變成導通狀態 後，和時鐘信號P1之上升緣及下降緣同步的傳輸輸入信號 IN ’閃鎖電路154 ’和傳輸電路之輸出連接。閂鎖電路154 具有圖1 9所示之由反相器構成之半閂鎖（弱閂鎖）之構造。 供給該傳輸電路152之啟動信號EN和時鐘信號P2之上升緣 同步的變成活化狀態。 ' 圖22係表示圖21所示之傳輸電路152之構造例之圖。 在圖22 ’傳輸電路152包括T正反器160，其狀態按照時鐘 信號P2而變；AND電路162，接受來自τ正反器160之互補之 輸出/ Q之信號和啟動信號EN後供給延遲電路150其輸出作 號；AND電路164，接受時鐘信號pi和輸入信號IN ;以及傳 輸閘166 ’當來自延遲電路150之延遲啟動信號END為η位準 時變成導通，導通時向輸出端子OUT傳達AND電路164之輸 出信號。該傳輸閘166在圖22表示成以傳輸閘構成，但^ 用CMOS傳輸閘或三態緩衝器構成也可。 該T正反器160按照重設信號RST重設。該重設信號RST 在送上電源時或系統重設時變成活化。因此，’該T正反器 160作為二分頻電路動作，和時鐘信號p2之上升緣同步的 令來自其互補之輸出/Q之信號之邏輯狀態變化。 ' 圖23係表示圖21及圖22所示之傳輸電路之動作之時序 圖。以下，參照圖23說明圖21及圖22所示之傳輸電路之動

565857 五、發明說明（39) 作。 啟動信麵和時鐘信號P2之上升緣同步的變化。而， 輸入k號IN和時鐘信號P1之上升緣同步的變化。 輸入信號IN只在時鐘信號p 1之jj位準期間傳。 時鐘信號P2上升至Η位準時，啟動輸入信號EN也上 至H位準’MD電路162之輸出信號變成Η位準。延遲電路 150將該AND電路162之輸出信號延遲既定期 遲啟動信細D，供給傳輸n因此，來 產生^ 15〇之延遲啟動信號END自時鐘信號以延 之一個時鐘週期變成H位準，將傳輸閘丄ί 而，輸入信號IN和時鐘信號？1之上升緣同步的變化， Π路=只在時鐘信號^別位準之期間供給傳輸閑166 輸入彳s號I N。 在該延遲啟動信號END為Η位準之期間，因AND電路164 之輸出彳§號變成Η位準，具有按照輸入信號丨N充分驅動輸 出端子之時間，可充分確保對於該輸入信號丨N之設定時間 及保持時間’ T將輸出信號確實驅動至和輸入信號 之信號位準。 … 因此’如在圓23之虛線波形所示，輸人信號IN和時鐘 信號P2同步的變化，無法充分確保相對於傳輸閘166之導 通期間之輸入信號IN之保持時間時，只是將該輸出節點之 信號OUT驅動至+中間電壓位準，有發生不安定狀態之可能 性。可是，藉著利用該延遲電路丨5 〇，可令輸出節點之信 第43頁 2075-5058-PF(N).ptd 565857

號OUT確貫變化至按照輸入信號IN之信號位準。 降至lV準啟時動Λ入f，EN和時鐘信號p2之上升緣同步的下 情、兄，傳松雷级ις時鐘信號1"1及？2之無重疊期間N0VT短之 Π傳 之輸出節點按照輸入信號!Ν之下降緣 即擔電路164之輸出信號未充分下降至L位準。 ’傳輸電路152之輸出诚羊|：^古八μ# 徇出知子無法充分的放電，保持在中間 = 此情況，在延遲電路150，因該中間電壓 位準而貝穿電流流動。 可疋藉著使用延遲電路150將啟動輸入信號εν延遲 ，輸入信號IN下降至L位準時，可將輸出端子充分驅動至L 位準，在2相之時鐘信號之無重疊期間Ν〇ντ短之情況，也 可按照輸入信號IN令輸出端子之信號〇υτ確實的變化。 在圖22所示之構造，使用AND電路162，當時鐘信號ρ1 為Η位準時，傳達輸入信號^。可是，在該輸入信號μ和 時鐘信號P1之上升緣及下降緣同步的變化之情況，和該 AND電路164並聯的設置在時鐘信號ρι之[位準期間啟動之 AND電路164，經由該閘電路向傳輸閘166傳輸輸入信號 IN。將這些閘電路及AND電路164和傳輸閘166之輸入節點 線或連接。因而’可和時鐘信號p丨之上升緣今下降緣同步 的傳輸輸入信號IN。 1

此外’在這些啟動輸入信號EN及輸入信號丨N各自按照 時鐘信號P1及P2變化之情況，如圖24所示，尤其不必設置 AND電路1 62及1 64。即，在延遲電路1 5〇，只是延遲啟動輸 入信號EN後，供給傳輸閘166之控制輸入延遲啟動信號END

2075-5058-PF(N).ptd 第44頁 565857 五、發明說明（41) 即可。傳輸閘166接受和時鐘作 者同步的變化之輸入作垆，上升緣及下降緣兩 輸輸入信號 '纟在延遲啟動信咖)活化時傳 在圖24所示之構造之情況，傳輸俨號/ # 3 ί上升緣及下降緣同步的變化時二在以雙Λ信 率”資料之情況，可容易的以雙資料』率以；料速 堪動至中：電擇記憶體匯流排傳輸資料而 間電壓位準。即’在按照啟動信細之 =2，情況’啟動信號別之下降緣延遲時，變成i ::間向自選擇狀態變成非選擇狀態之記憶體匯流排： 向下一選擇之記憶體匯流排傳輸之信號/資料。在這種狀， 態時，應設為非選擇之記憶體匯流排變成中 發生貫穿電流之問題。 ^ 可是，在使用延遲啟動信號END之情況，因在比較長 的期間向應設為非選擇之記憶體匯流排傳輸向應下一選擇 之圮憶體匯流排傳輸之信號/資料，不會發生這種中間電 壓之問題。 圖2 3所示之延遲啟動信號e N D具有相對於時鐘信號p 1 之兩邊緣充分長之設定時間及保持時間，按照和時鐘信號 P2之一方之邊緣同步的變化之啟動信號EN正確的傳輸和時 鐘信號P1之兩邊緣正確的同步變化之輸入信號丨N。 此外，在圖22所示之傳輸電路152之構造，在輸入信 號I N在時鐘信號p 1之一個時鐘週期期間其邏輯位準固定之 2075-5058-PF(N).ptd 第45頁 565857 五、發明說明（42) =況二=要經由τ正反器供給AND電路丨64 充分確保對於輸入信號⑺之保持時間“可 二 點正確的傳達按照輸入信號IN之信號，可確實 點保持在中間電位。 τ確貫防止輸出節 如以上所示，若依據本發明之實施例6， 狀態後供給輪人信號之傳輸電路之況^著 其啟動輸入信號延遲既定眸Μ ^^ 2Ζ. 精者令 ㈣，可防止其輸出節點保持在中間電位，可減少 排34向=自圓1 7至圓18所示之構造，表示自内部匯流 .Ώ\ 42匯流排39及36傳輸信號/資料之4徑。可是 ’在該記憶體匯流排％乃q 自記憶體匯流排：内匯，之情況’只要在 即可。 門冲匯机排傳輸之路徑配置一樣之構造 如以 區域分割 外部區域 增減，可 又， 將其啟動 輸出節點 之狀態， 雖然 限定本發 上所示， 成内部電 配置記憶 減少佈局 傳輸電路 信號延遲 ，可防止 可減少耗 本發明已 明，任何 若依據 路區域 體，可 變更之 在輸入 既定時 發生將 電流。 以較佳 熟習此 本發明，在 和接線墊外 容易的應付 勞力，可縮 信號之前設 間’可按照 輸出節點只 實施例揭露 技藝者，在 構造上將半導體晶片 部區域，在該接線塾 記憶體之記憶容量之 短測試時間。 為啟動吟態時，藉著 輸入信號確實的驅動 驅動至中間電壓位準 如上，然其並非用以 不脫離本發明之精神

565857

2075-5058-PF(N).ptd 第47頁 565857

圖式簡單說明 為讓本發明之上述和並 顯易懂，下文特兴龄社—他目的特徵、和優點能更明 1——- 寺牛較佳貫施例，並配合所附圖式，作詳細 說明如下： 係概略表示本發明之實施例i 置之晶片上佈局之圖。 W瓶电吩衣 係概略表示本發明之實施例2之半導體積體電路裝 且 < 日日片上佈局之圖。 置之ΓΛ概：表示本發明之實施例3之半導體積體電路裝 置i整體之構造圖。 示圖3所示之電路配置之信號傳播特性之圖。 圓5係表示圖3所示之選擇器之構造例之圖 圖6係表示圖3所示之選擇器之變更例之圖。 圊7係表示圖3所示之選擇器之雙向傳輸部之構造例之 圖 圖 圖8係概略表示本發明之實施例3之變更例之圖。 圖9係概略表示本發明之實施例3之變更例？之構造之 圖10係表示圖9所示之半導體積體電路裝置之 傳 輸動作之流程圖。 圖11係概略表示本發明之實施例4之半導體路 裝置之整體之構造圊。 圖1 2係概略表示本發明之實施例4之變更例之構造之 圖 圖1 3係概略表示本發明之實施例5之半導體積體電路 2〇75-5058-PF(N).ptd 第48頁 565857 圖式簡單說明 裝置之整體之構造圖。 之時Γ圖4係表示圖13所示之選擇器之•號/資料傳輪動作 圖1 5係表示圖1 3所示之選擇器之構造例之圖。 圖1 6 A係概略表示本發明之實施例5之變更例之& = 17 =概略表示圖16A所示之選擇器之構造例之圖。 麥置之主表示本發明之實施例6之半導體積體電路 裝置之主要部分之構造圖。 圖19係表示圖18所示之閃鎖電路之構造例之圖。 之時Γ圖0係表示圖18所示之選擇器之信號/資料傳輸動作 圖。圖21係概略表示本發明之實施例6之變更例之構造之 =ϊί示圖21所示之傳輸電路之構造例之圖。 傳輸=;圖圖"及圓22所示之傳輸電路之信_ 圖,4係概略表示本發明之實施例6之變更㈣之構造之 構造圖圖2。5係概略表示以往之半導體積體電路裝置之整雜之 量變Γ時以往之半導體積體電路裝置之記憶容 第49頁 2075-5058-PF(N).ptd 565857 圖式簡單說明 符號說明 1〜接線墊； 2〜内部電路區域； 2 、 3〜CPU3 ; 2 0〜記憶體； 3 0〜位址匯流排； 3卜前解碼器； 33〜BIU ; 34〜内部匯流排； 35〜選擇器； 3 6〜記憶體匯流排； 3 7〜記憶體； 3 9〜記憶體匯流排； 70〜前解碼器； 71、72、73〜選擇器； 85〜選擇器； 100〜選擇器； 102、104〜二分頻電路； 120、122、124〜問鎖電路； 130、150〜延遲電路； 152〜傳輸電路； 154〜閃鎖電路。

2075-5058-PF(N).ptd 第50頁

Claims (1)

1. 565857 六、申請專利範圍 1第：J ί導體積體電路裝置，包括： 第二區域，配置包括處理裝置之内部電路； 料之第-記憶裝ί域以J少配置儲存該處理裝置使用之資 接：=置於該第一及第二半導體區域之間。 中 节範圍第1項之半導體積體電路裝置，其 η 墊配置成包圍該第—半導體區域。 中 兮笛:ί利範圍第1項之半導體積體電路裝置，其 該第二半導體區域包括： 域相導:區域’經由該接線塾和該第-半導體區 域相體區域’經由該接線墊和該第-半導體區 忒第一及第二副半導體區域對於該第一半導體區域相 向的配置。 4·如申請專利範圍第丨項之半導體積體電路 中，還包括： A 第一半導體§己憶裝置，配置於該第一半導體區域； 記憶體選擇信號產生電路，按照來自該處理裝置之記 憶體位址信號產生指定第一及第二記憶裝置之一 0 體選擇信號·，以及 乃之e憶 記憶體選擇電路，按照來自該記憶體選擇信號 路之記憶體選擇信號將該第一及第二記憶裝置之一 處理裝置在電氣上結合。 s

   2075-5058-PF(N).ptd 第51 1 565857 六 、申請專利範圍 5·如申請專利範圍第4項之半導體積體電路裝置，其 中’該接線墊和該第一及第二記憶裝置之記憶容量無關， 按照同一間距以同一排列圖案配置。 6·如申請專利範圍第1項之半導體積體電路裝置，其 中，該第一記憶裝置包括擇一的利用該處理裝置存取之種 類相同之複數記憶體電路。 ?·如申請專利範圍第1項之半導體積體電路裝置，其 中，配置於該第一半導體區域之内部電路具有固定之電路 佈局，和該第一記憶裝置之記憶容量無關。 8·如申請專利範圍第1項之半導體積體電路裝置，其 中，還包括： 、 第二記憶裝置，配置於第一半導體區域； 第一路徑，和該第一記憶裝置結合； 接 第二路徑，和該第二記憶裝置結合；以及 〇 路徑選擇電路，按照來自該處理裝置之記憶體位址信 號將該第一及第二路徑和第三路徑選擇性的在電氣上連" 元 中 該處理裝置包括和該第三路徑結合之匯流排介面單 9·如申請專利範圍第1項之半導體積體電路裝置， 該第一記憶裝置具有複數方塊； 、 該半導體積體電路裝置還包括： 第二記憶裝置，配置於該(第一半導體區域， 複數方塊，及 而且具有 1^· 2075-5058-mN).ptd 第52頁 565857

   六、申請專利範圍 " " "" ~ π 方塊解碼電路，按照來自該處理裝置之記憶體位址信 號產生選擇該第一及第二記憶裝置之方塊之記憶體方塊選 擇信號； ^ 該記憶體選擇信號包括指定該第一記憶裝置及該第二 吞己憶褒置之一方之記憶體選擇信號和選擇方塊之方塊選擇 信號； 還包括： 複數第一路徑，和該第一記憶裝置之複數方塊之各方 塊對應的配置； 複數第二路徑，和該第二記憶裝置之複數方塊之各 塊對應的配置；以及 一選擇電路，按照該記憶體選擇信號經由匯流排介面單 疋將對於選擇記憶體所配置之匯流排和該處理裝置結合。 10· —種半導體積體電路裝置，包括： 處理裝置； 第一記憶裝置； 第二記憶裝置； 選擇信號產* < · 址信號產生指定 和第一時鐘信號同步的傳達該 ,、傳輸電路，經由該内部匯 補之第二時鐘信號同步的向談

   選擇電路，按照該記憶體 憶裝置和該處理裝置選擇性的 565857

   置之資料。 11·如申請專利範圍第10項之半導體積體電路骏 其中，還包括延遲電路，將該選擇信號產生電路之耠’ 號延遲後向該選擇電路傳達。 出仏 12·如申請專利範圍第10項之半導體積體電路裝 其中，該傳輸電路之輸出信號在該選擇信號產生 出信號確定後確定。 电路之輸 13·如申請專利範圍第1〇項之半導體積體電路裝置， 其中’該第一及第二時鐘信號係不相重疊之2相之時鐘信 14·如申請專利範圍第1〇項之半導體積體電路裝置， 其中，該傳輸電路之輸出信號在該第二時鐘信號之半個時 時鐘彳έ號之一個時鐘週期期間變成確定狀態。 申請專利範圍第10項之半導體積體電路裝置， ，括閃鎖電路，配置於該選擇電路之輸出節點， 一個時鐘週期期間變成確定狀態。 。里週期期間變成確定狀態，該選擇信號產生電路之輸出信 5^ 在 5玄第一時鐘信赌_ frn n-t hiu M ^ . 15 ·如申請專利範圍第1 〇 其中，還包括閂鎖電路，配s 閂鎖該選擇電路之輸出資料。

   2075-5058-阡(N).ptd 第54頁