KR102469808B1 - 불휘발성 메모리셀의 전압공급장치 - Google Patents

불휘발성 메모리셀의 전압공급장치 Download PDF

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Abstract

불휘발성 메모리셀의 전압공급장치는, 제1 공급전압을 분할하여 복수개의 분할된 공급전압들을 출력하는 바이어스 발생부와, 분할된 공급전압들을 입력받아 복수개의 제어신호들을 발생시키는 제어신호 발생부와, 그리고 제어신호들을 입력받아 불휘발성 메모리셀로 그라운드전압, 제1 공급전압, 및 제1 공급전압과 다른 크기의 제2 공급전압을 공급하는 셀 스위칭부를 포함한다. 바이어스 발생부, 제어신호 발생부, 및 셀 스위칭부를 구성하는 모스트랜지스터들은 7V 내지 15V의 내압을 갖는 중전압용 모스트랜지스터이다.

Description

불휘발성 메모리셀의 전압공급장치{Voltage supply device of nonvolatile memory cell}
본 개시의 여러 실시예들은 불휘발성 메모리셀의 전압공급장치에 관한 것이다.
반도체 장치들은 외부로부터 공급전압(VDD)을 공급받아 동작한다. 외부로부터 반도체 장치들로 제공되는 전압은 일정한 레벨을 갖는다. 그런데, 반도체 장치들이 정상적으로 동작하기 위해서는, 반도체 장치들의 내부에서 다양한 레벨의 전압이 요구된다. 예를 들면, 불휘발성 메모리 셀의 경우, 읽기 전압, 소거 전압, 및 쓰기 전압이 사용되며, 각각의 전압 레벨은 상이할 수 있다. 따라서 불휘발성 메모리 셀의 동작을 위해서는, 전압공급장치를 통해 이와 같이 상이한 레벨의 전압을 불휘발성 메모리 셀로 공급할 필요가 있다.
본 출원이 해결하고자 하는 과제는, 고전압용 모스트랜지스터를 사용하지 않고 중전압용 모스트랜지스터를 이용하여 불휘발성 메모리셀에 여러 크기의 공급전압들을 공급할 수 있도록 하는 불휘발성 메모리셀의 전압공급장치를 제공하는 것이다.
본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치는, 제1 공급전압을 분할하여 복수개의 분할된 공급전압들을 출력하는 바이어스 발생부와, 분할된 공급전압들을 입력받아 복수개의 제어신호들을 발생시키는 제어신호 발생부와, 그리고 제어신호들을 입력받아 불휘발성 메모리셀로 그라운드전압, 제1 공급전압, 및 제1 공급전압과 다른 크기의 제2 공급전압을 공급하는 셀 스위칭부를 포함한다. 바이어스 발생부, 제어신호 발생부, 및 셀 스위칭부를 구성하는 모스트랜지스터들은 7V 내지 15V의 내압을 갖는 중전압용 모스트랜지스터이다.
여러 실시예들에 따르면, 고전압용 모스트랜지스터를 사용하지 않고 중전압용 모스트랜지스터를 이용하여 불휘발성 메모리셀에 여러 크기의 공급전압들을 공급할 수 있다는 이점이 제공된다.
도 1은 일반적인 불휘발성 메모리셀의 전압공급장치의 일 예를 나타내 보인 블록도이다.
도 2는 도 1의 전압공급장치의 레벨 쉬프터의 회로 구성의 일 예를 나타내 보인 도면이다.
도 3은 도 1의 전압공급장치의 셀 스위칭부의 회로 구성의 일 예를 나타내 보인 도면이다.
도 4는 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치를 나타내 보인 블록도이다.
도 5는 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치의 바이어스 발생부의 일 예를 나타내 보인 도면이다.
도 6은 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치의 제어신호 발생부의 일 예를 나타내 보인 도면이다.
도 7은 도 6의 제어신호 발생부의 제1 및 제6 제어신호 발생부의 일 예를 나타내 보인 도면이다.
도 8 및 도 9는 도 7의 제1 및 제6 제어신호 발생부의 동작을 설명하기 위해 나타내 보인 도면들이다.
도 10은 도 6의 제어신호 발생부의 제2 제어신호 발생부의 일 예를 나타내 보인 도면이다.
도 11 및 도 12는 도 10의 제2 제어신호 발생부의 동작을 설명하기 위해 나타내 보인 도면들이다.
도 13은 도 6의 제어신호 발생부의 제3 제어신호 발생부의 일 예를 나타내 보인 도면이다.
도 14 및 도 15는 도 13의 제3 제어신호 발생부의 동작을 설명하기 위해 나타내 보인 도면들이다.
도 16은 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치의 셀 스위칭부의 일 예를 나타내 보인 도면이다.
도 17은 도 16의 셀 스위칭부가 불휘발성 메모리셀에 그라운드전압을 공급하는 과정을 설명하기 위해 나타내 보인 도면이다.
도 18은 도 16의 셀 스위칭부가 불휘발성 메모리셀에 제2 공급전압을 공급하는 과정을 설명하기 위해 나타내 보인 도면이다.
도 19는 도 16의 셀 스위칭부가 불휘발성 메모리셀에 제1 공급전압을 공급하는 과정을 설명하기 위해 나타내 보인 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일반적인 불휘발성 메모리셀의 전압공급장치의 일 예를 나타내 보인 블록도이다. 도 1을 참조하면, 불휘발성 메모리셀의 전압공급장치(100)는, 레벨 쉬프터(level shifter)(110) 및 셀 스위칭부(cell switching unit)(120)를 포함하여 구성될 수 있다. 레벨 쉬프터(110)는 공급전압을 입력받아서 공급전압과 다른 크기의 전압을 생성하여 출력한다. 일반적으로 레벨 쉬프터(110)는 공급전압보다 큰 크기의 전압을 출력하는 용도로 사용된다. 셀 스위칭부(120)는 공급전압 및 그라운드전압 외에 레벨 쉬프터(110)에서 생성된 큰 크기의 전압을 셀에 선택적으로 공급하는 스위칭 기능을 수행한다. 이에 따라 셀에는, 공급전압 및 그라운드전압 외에도 공급전압보다 큰 크기의 전압이 공급될 수 있으며, 이와 같은 전압들에 의한 바이어스 인가로 셀의 프로그램 동작, 이레이즈 동작, 및 리드 동작이 수행될 수 있다.
도 2는 도 1의 레벨 쉬프터의 회로 구성의 일 예를 나타내 보인 도면이다. 도 2를 참조하면, 레벨 쉬프터(110)는, 2개의 N형 모스트랜지스터들(NM1, NM2)과 2개의 P형 모스트랜지스터들(PM1, PM2)이 교차 결합형의 래치(latch) 구조로 구성될 수 있다. 제1 N형 모스트랜지스터(NM1)의 소스 및 제2 N형 모스트랜지스터(NM2)의 소스는 그라운드전압(GND)단자에 공통으로 결합된다. 제1 N형 모스트랜지스터(NM1)의 드레인 및 제2 N형 모스트랜지스터(NM2)의 드레인은, 각각 제1 노드(N1) 및 제2 노드(N2)에 결합된다. 제1 노드(N1) 및 제2 노드(N2)는, 각각 제2 출력단(OUT2) 및 제1 출력단(OUT1)에 결합된다. 제1 N형 모스트랜지스터(NM1)의 게이트 및 제2 N형 모스트랜지스터(NM2)의 게이트는, 각각 인버터(IN)의 출력단 및 입력단에 결합된다. 따라서 제1 N형 모스트랜지스터(NM1)의 게이트에는 제2 N형 모스트랜지스터(NM2)의 게이트에 입력되는 입력신호의 반전신호가 입력된다. 인버터(IN)의 입력단으로 공급전압(VDD) 또는 그라운드전압(GND)이 공급될 수 있다. 제1 P형 모스트랜지스터(PM1)의 소스 및 제2 P형 모스트랜지스터(PM2)의 소스는, 공급전압(VDD)보다 큰 크기의 하이 공급전압(VDDH)을 공급하는 하이 공급전압(VDDH)단자에 결합된다. 제1 P형 모스트랜지스터(PM1)의 드레인은 제2 노드(N2) 및 제2 P형 모스트랜지스터(PM2)의 게이트에 결합된다. 제2 P형 모스트랜지스터(PM2)의 드레인은 제1 노드(N1) 및 제1 P형 모스트랜지스터(PM1)의 게이트에 결합된다.
인버터(IN)의 입력단으로 공급전압(VDD)이 인가되면, 제1 N형 모스트랜지스터(NM1)는 턴 오프되고, 제2 N형 모스트랜지스터(NM2)는 턴 온 된다. 제2 N형 모스트랜지스터(NM2)가 턴 온 됨에 따라, 제2 노드(N2)에 결합되는 제1 출력단(OUT1)에는 그라운드전압(GND)이 출력된다. 제2 노드(N2)에 그라운드전압(GND)이 인가됨에 따라, 제2 P형 모스트랜지스터(PM2)는 턴 온 되며, 제1 노드(N1)에 결합되는 제2 출력단(OUT2)에는 하이 공급전압(VDDH)이 출력된다. 인버터(IN)의 입력단으로 그라운드전압(GND)이 인가되면, 제2 N형 모스트랜지스터(NM2)는 턴 오프되고, 제1 N형 모스트랜지스터(NM1)는 턴 온 된다. 제1 N형 모스트랜지스터(NM1)가 턴 온 됨에 따라, 제1 노드(N1)에 결합되는 제2 출력단(OUT2)에는 그라운드전압(GND)이 출력된다. 제1 노드(N1)에 그라운드전압(GND)이 인가됨에 따라, 제1 P형 모스트랜지스터(PM1)는 턴 온 되며, 제2 노드(N2)에 결합되는 제1 출력단(OUT1)에는 하이 공급전압(VDDH)이 출력된다. 이와 같이, 레벨 쉬프터(110)에 따르면, 그라운드전압(GND)에서 공급전압(VDD)까지의 입력신호의 동작 범위가 그라운드전압(GND)에서 하이 공급전압(VDDH)까지의 출력신호로 레벨 변환된다. 이 과정에서 N형 모스트랜지스터들(NM1, NM2) 및 P형 모스트랜지스터들(PM1, PM2)은, 대략 15V 이상의 하이 레벨, 예컨대 대략 18V의 공급전압(VDD)이 인가되므로, 하이 공급전압(VDDH)보다 큰 게이트-소스 및 드레인-소스간 내압을 갖는 고전압용 모스트랜지스터로 구성되어야 한다.
도 3은 도 1의 셀 스위칭부의 회로 구성의 일 예를 나타내 보인 도면이다. 도 3을 참조하면, 셀 스위칭부(120)는, P형 모스트랜지스터들(PM3, PM4) 및 N형 모스트랜지스터(NM3)로 구성된다. 제1 P형 모스트랜지스터(PM3)의 소스 및 드레인은, 각각 제2 공급전압(VDD/2) 입력단자 및 제1 노드(N3)에 결합된다. 제1 노드(N3)는 셀 스위칭부(120)의 출력단(OUT3)에 결합된다. 제2 P형 모스트랜지스터(PM4)의 소스 및 드레인은, 각각 제1 공급전압(VDD) 입력단자 및 제1 노드(N3)에 결합된다. N형 모스트랜지스터(NM3)의 드레인 및 소스는, 각각 제1 노드(N3) 및 그라운드전압(GND) 입력단자에 결합된다. N형 모스트랜지스터(NM3)의 게이트, 제1 P형 모스트랜지스터(PM3)의 게이트, 및 제2 P형 모스트랜지스터(PM4)의 게이트에는, 각각 제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 및 제3 인에이블신호(EN3)가 입력될 수 있다.
제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 및 제3 인에이블신호(EN3)에 모두 제1 공급전압(VDD)이 인가되면, N형 모스트랜지스터(NM3)는 턴 온 되고, 제1 및 제2 P형 모스트랜지스터(PM3, PM4)는 모두 턴 오프된다. 이 경우 출력단(OUT3)으로 그라운드전압(GND)이 출력된다. 제1 인에이블신호(EN1) 및 제3 인에이블신호(EN3)에 각각 그라운드전압(GND)이 인가되고, 제2 인에이블신호(EN2)에 제1 공급전압(VDD)이 인가되면, 제2 P형 모스트랜지스터(PM4)가 턴 온 되고, N형 모스트랜지스터(NM3) 및 제1 P형 모스트랜지스터(PM3)는 턴 오프된다. 이 경우 출력단(OUT3)으로 제1 공급전압(VDD)이 출력된다. 제1 인에이블신호(EN1) 및 제2 인에이블신호(EN2)에 각각 그라운드전압(GND)이 인가되고, 제3 인에이블신호(EN3)에 제1 공급전압(VDD)이 인가되면, 제1 P형 모스트랜지스터(PM3)가 턴 온 되고, N형 모스트랜지스터(NM3) 및 제2 P형 모스트랜지스터(PM4)는 턴 오프된다. 이 경우 출력단(OUT3)으로 제2 공급전압(VDD/2)이 출력된다. 이와 같이, 셀 스위칭부(120)는, 제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 및 제3 인에이블신호(EN3)에 따라서, 그라운드전압(GND), 제1 공급전압(VDD), 및 제2 공급전압(VDD/2)을 출력할 수 있으며, 이 출력값들은 셀에 공급된다. 이 과정에서 N형 모스트랜지스터(NM3) 및 P형 모스트랜지스터들(PM3, PM4) 각각의 게이트-소스 사이 또는 드레인-소스 사이에 대략 15V 이상의 하이 레벨, 예컨대 대략 18V의 전위차가 걸리므로, 18V보다 높은 게이트-소스 사이 및 드레인-소스 사이의 접합 브레이크다운전압을 갖는 고전압용 모스트랜지스터로 구성되어야 한다.
도 4는 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치를 나타내 보인 블록도이다. 본 예에 따른 불휘발성 메모리셀의 전압공급장치(200)는, 중전압용 모스트랜지스터들만을 이용하여 구현할 수 있다. 구체적으로 도 4를 참조하면, 본 예에 따른 불휘발성 메모리셀의 전압공급장치(200)는, 바이어스 발생부(210)와, 제어신호 발생부(220)와, 그리고 셀 스위칭부(230)를 포함하여 구성된다. 바이어스 발생부(210)는, 공급전압(VDD)을 분할하여 복수개의 분할된 공급전압들(divided supply voltages)로 출력한다. 제어신호 발생부(220)는, 바이어스 발생부(210)로부터의 분할된 공급전압들을 입력받아 복수개의 제어신호들을 발생시킨다. 셀 스위칭부(230)는 복수개의 제어신호들을 입력받아 셀 동작에 필요한 동작전압들을 셀에 공급한다. 본 예에 따른 전압공급장치(200)에 있어서, 바이어스 발생부(210), 제어신호 발생부(220), 및 셀 스위칭부(230) 각각은 적어도 하나 이상의 모스트랜지스터들로 구성될 수 있다. 이 모스트랜지스터들 각각은, 대략 7-15V의 중간 레벨의 게이트-소스 및 드레인-소스간 내압을 갖는 중전압(Medium Voltage)용 모스트랜지스터로 구성되며, 고전압용 모스트랜지스터는 사용되지 않는다. 따라서 바이어스 발생부(210), 제어신호 발생부(220), 및 셀 스위칭부(230) 각각을 구성하는 적어도 하나 이상의 모스트랜지스터들 각각의 게이트-소스 사이 및 드레인-소스 사이의 전압은, 중전압용 모스트랜지스터의 게이트-소스 사이 및 드레인-소스 사이의 접합 브레이크다운전압보다는 작은 크기의 전압이 인가되어야 한다. 이하에서는 이와 같은 중전압용 모스트랜지스터들로 구성되는 전압공급장치(200)의 구성 및 동작을 상세하게 설명하기로 한다.
도 5는 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치(200)의 바이어스 발생부(210)의 일 예를 나타내 보인 도면이다. 도 5를 참조하면, 본 예에 따른 바이어스 발생부(210)는, 제1 공급전압(VDD)과 그라운드전압(GND) 사이에서 직렬로 결합되는 복수개의 레지스터들(R31-R36)과 N형 모스트랜지스터(NM31)로 구성될 수 있다. 본 예에서는 6개의 레지스터들(R31-R36)을 포함하지만, 이는 단지 하나의 예로서, 다른 예에서 6개보다 많거나 적은 레지스터들로 구성될 수도 있다. 일 예에서 복수개의 레지스터들(resistors)(R31-R36) 각각은 실질적으로 동일한 크기의 레지스턴스(resistance)(R)를 갖는다. 제1 레지스터(R31)는 제1 공급전압(VDD) 단자 및 제1 노드(N31) 사이에 연결되고, 제1 노드(N31)는 제1 출력단(OUT31)에 결합된다. 제2 레지스터(R32)는 제1 노드(N31) 및 제2 노드(N32) 사이에 연결되고, 제2 노드(N32)는 제2 출력단(OUT32)에 결합된다. 제3 레지스터(R33)는 제2 노드(N32) 및 제3 노드(N33) 사이에 연결되고, 제3 노드(N33)는 제3 출력단(OUT33)에 결합된다. 제4 레지스터(R34)는 제3 노드(N33) 및 제4 노드(N34) 사이에 연결되고, 제4 노드(N34)는 제4 출력단(OUT34)에 결합된다. 제5 레지스터(R35)는 제4 노드(N34) 및 제5 노드(N35) 사이에 연결되고, 제5 노드(N35)는 제5 출력단(OUT35)에 결합된다. 제6 레지스터(R36)는 제5 노드(N35) 및 N형 모스트랜지스터(NM31)의 드레인 사이에 결합된다. N형 모스트랜지스터(NM31)의 소스는 그라운드전압(GND) 연결단자에 결합된다. N형 모스트랜지스터(NM31)의 게이트에는 인에이블신호(EN31)가 입력될 수 있다. N형 모스트랜지스터(NM31)의 소스와 벌크는 상호 결합되며, 이에 따라 N형 모스트랜지스터(NM31)의 소스와 벌크는 실질적으로 동일한 전위를 갖는다.
N형 모스트랜지스터(NM31)의 게이트에 하이 레벨의 인에이블신호(EN31), 예컨대 +6V가 입력되면, N형 모스트랜지스터(NM31)는 턴 온 되고, 공급전압(VDD) 연결단자와 그라운드전압(GND) 연결단자 사이에는 전류이동경로가 형성된다. 레지스터들(R31-R36) 각각이 동일한 레지스턴스(R)를 가짐에 따라, 복수개의 레지스터들(R31-R36) 각각에서는 동일한 크기의 전압강하가 발생되고, 이에 따라 복수개의 출력단들(OUT31-OUT35)을 통해 복수개의 분할된 공급전압들이 출력된다. 제1 출력단(OUT31)을 통해서는 제1 분할된 공급전압((5/6)VDD)이 출력된다. 제2 출력단(OUT32)을 통해서는 제2 분할된 공급전압((2/3)VDD)이 출력된다. 제3 출력단(OUT33)을 통해서는 제3 분할된 공급전압((1/2)VDD)이 출력된다. 제4 출력단(OUT34)을 통해서는 제4 분할된 공급전압((1/3)VDD)이 출력된다. 제5 출력단(OUT35)을 통해서는 제5 분할된 공급전압((1/6)VDD)이 출력된다.
일 예에서 제1 공급전압(VDD)이 +18V인 경우, 제1 내지 제5 출력단(OUT31-OUT35)을 통해 +15V, +12V, +9V, +6V, 및 +3V의 분할된 공급전압들이 출력된다. 이 분할된 공급전압들은 제어신호 발생부(도 4의 220)로 입력된다. 본 예에 따른 바이어스 발생부(210)에서 사용되는 N형 모스트랜지스터(NM31)는 제6 레지스터(R36)와 그라운드전압(GND) 연결단자 사이에서 스위칭동작만을 수행하므로, N형 모스트랜지스터(NM31)의 게이트에 인가되는 인에이블신호(EN31)는 N형 모스트랜지스터(NM31)를 턴 온 시키는데 필요한 전압, 즉 N형 모스트랜지스터(NM31)이 갖는 문턱전압의 크기보다 큰 크기, 예컨대 +6V의 크기를 가지면 된다. 이 경우 N형 모스트랜지스터(NM31)의 게이트-소스 사이 및 드레인-소스 사이의 전위차는 각각 +6V 및 0V가 된다. 즉, N형 모스트랜지스터(NM31)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 드레인 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다. 따라서 N형 모스트랜지스터(NM31)는 중전압용 모스트랜지스터로 구현될 수 있다.
도 6은 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치(200)의 제어신호 발생부(220)의 일 예를 나타내 보인 도면이다. 도 6을 참조하면, 본 예에 따른 제어신호 발생부(220)는, 제1 및 제6 제어신호 발생부(221)와, 제2 제어신호 발생부(222)와, 그리고 제3 제어신호 발생부(223)를 포함하여 구성된다. 제1 및 제6 제어신호 발생부(221)는, 바이어스 발생부(210)의 제1 내지 제5 출력단(OUT31-OUT35)에 결합된다. 이에 따라 제1 및 제6 제어신호 발생부(221)는, 제1 내지 제5 분할된 공급전압((5/6)VDD, (2/3)VDD, (1/2)VDD, (1/3)VDD, (1/6)VDD)을 입력받는다. 이 외에 제1 및 제6 제어신호 발생부(221)는, 제1 인에이블신호(EN41), 그라운드전압(GND), 및 제1 공급전압(VDD)을 입력받는다. 이와 같은 입력신호들에 의해 제1 및 제6 제어신호 발생부(221)는, 제1 제어신호(CTRP1) 및 제6 제어신호(CTRN3)를 출력시킨다.
제2 제어신호 발생부(222)는, 바이어스 발생부(210)의 제3 출력단(OUT33) 및 제5 출력단(OUT35)에 결합된다. 이에 따라 제2 제어신호 발생부(222)는, 제3 분할된 공급전압((1/2)VDD)과 제5 분할된 공급전압((1/6)VDD)을 입력받는다. 이 외에 제2 제어신호 발생부(222)는 제2 인에이블신호(EN42) 및 그라운드전압(GND)을 입력받는다. 제2 인에이블신호(EN42), 제3 분할된 공급전압((1/2)VDD) 및 제5 분할된 공급전압((1/6)VDD)으로부터, 제2 제어신호 발생부(222)는, 제2 제어신호(CTRP2)를 출력시킨다. 제3 제어신호 발생부(223)는, 바이어스 발생부(210)의 제3 출력단(OUT33) 및 제5 출력단(OUT35)에 결합된다. 이에 따라 제3 제어신호 발생부(223)는, 제3 분할된 공급전압((1/2)VDD)과 제5 분할된 공급전압((1/6)VDD)을 입력받는다. 이 외에 제3 제어신호 발생부(223)는 제3 인에이블신호(EN43) 및 그라운드전압(GND)을 입력받는다. 제3 인에이블신호(EN43), 제3 분할된 공급전압((1/2)VDD) 및 제5 분할된 공급전압((1/6)VDD)으로부터, 제3 제어신호 발생부(223)는, 제3 제어신호(CTRP3)를 생성하여 출력시킨다. 제어신호 발생부(220)는, 제3 인에이블신호(EN43)를 그대로 제어신호 발생부(220)의 제4 제어신호(CTRN1)로 출력된다. 또한 제어신호 발생부(220)는, 제3 분할된 공급전압((1/2)VDD)을 그대로 제어신호 발생부(220)의 제5 제어신호(CTRN2)로 출력된다.
도 7은 도 6의 제어신호 발생부의 제1 및 제6 제어신호 발생부의 일 예를 나타내 보인 도면이다. 그리고 도 8 및 도 9는 도 7의 제1 및 제6 제어신호 발생부의 동작을 설명하기 위해 나타내 보인 도면들이다. 도 7 내지 도 9에서 도 4 내지 도 6에서 사용된 것과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 7 내지 도 9를 참조하면, 제1 및 제6 제어신호 발생부(221)는, 직렬로 결합되는 복수개의 인버터들(IN1-IN5)로 구성될 수 있다. 제1 인버터(IN1)는 제1 인에이블신호(EN41) 또는 그라운드전압(GND)을 입력받는다. 제1 인버터(IN1)의 출력단은 제2 인버터(IN2)의 입력단에 직접 결합된다. 제2 인버터(IN2)의 출력단은 제3 인버터(IN3)의 입력단에 직접 결합된다. 제3 인버터(IN3)의 출력단으로 제6 제어신호(CTRN3)가 출력된다. 제3 인버터(IN3)의 출력단은 제4 인버터(IN4)의 입력단에 직접 결합된다. 제4 인버터(IN4)의 출력단은 제5 인버터(IN5)의 입력단에 직접 결합된다. 제5 인버터(IN5)의 출력단으로 제1 제어신호(CTRP1)가 출력된다.
제1 내지 제5 인버터(IN1-IN5)는 시모스 인버터로 구성될 수 있다. 제1 인버터(IN1)는, 바이어스 발생부(도 5의 210)의 제3 출력단(OUT33) 및 제5 출력단(OUT35) 사이에서 직렬로 결합하도록 배치되는 제1 N형 모스트랜지스터(NM41) 및 제1 P형 모스트랜지스터(PM41)로 구성될 수 있다. 제1 N형 모스트랜지스터(NM41)의 트랜스컨덕턴스(transconductance; gm)는 제1 P형 모스트랜지스터(PM41)의 트랜스컨덕턴스보다 크다. 이를 위해 제1 N형 모스트랜지스터(NM41)의 면적은 제1 P형 모스트랜지스터(PM41)의 면적보다 클 수 있다. 제1 N형 모스트랜지스터(NM41)의 소스와 벌크는 상호 결합되며, 이에 따라 제1 N형 모스트랜지스터(NM41)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제1 P형 모스트랜지스터(PM41)의 소스와 벌크도 상호 결합되며, 이에 따라 제1 P형 모스트랜지스터(PM41)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제1 N형 모스트랜지스터(NM41)의 게이트 및 제1 P형 모스트랜지스터(PM41)의 게이트는 하나의 입력라인에 공통으로 결합된다. 제1 N형 모스트랜지스터(NM41)의 소스는 제5 출력단(OUT35)에 결합된다. 이에 따라 제1 N형 모스트랜지스터(NM41)의 소스에는 제5 분할된 공급전압((1/6)VDD)이 인가된다. 제1 P형 모스트랜지스터(PM41)의 소스는 제3 출력단(OUT33)에 결합된다. 이에 따라 제1 P형 모스트랜지스터(PM41)의 소스에는 제3 분할된 공급전압((1/2)VDD)이 인가된다. 제1 N형 모스트랜지스터(NM41)의 드레인과 제1 P형 모스트랜지스터(PM41)의 드레인 사이로부터 제1 인버터(IN1)의 출력단이 구성된다.
제2 인버터(IN2)는, 바이어스 발생부(도 5의 210)의 제2 출력단(OUT32) 및 제4 출력단(OUT34) 사이에서 직렬로 결합하도록 배치되는 제2 N형 모스트랜지스터(NM42) 및 제2 P형 모스트랜지스터(PM42)로 구성될 수 있다. 제2 N형 모스트랜지스터(NM42)의 트랜스컨덕턴스는 제2 P형 모스트랜지스터(PM42)의 트랜스컨덕턴스보다 크다. 이를 위해 제2 N형 모스트랜지스터(NM42)의 면적은 제2 P형 모스트랜지스터(PM42)의 면적보다 클 수 있다. 제2 N형 모스트랜지스터(NM42)의 소스와 벌크는 상호 결합되며, 이에 따라 제2 N형 모스트랜지스터(NM42)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제2 P형 모스트랜지스터(PM42)의 소스와 벌크도 상호 결합되며, 이에 따라 제2 P형 모스트랜지스터(PM42)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제2 N형 모스트랜지스터(NM42)의 게이트 및 제2 P형 모스트랜지스터(PM42)의 게이트는 제1 인버터(IN1)의 출력단에 공통으로 결합된다. 제2 N형 모스트랜지스터(NM42)의 소스는 제4 출력단(OUT34)에 결합된다. 이에 따라 제2 N형 모스트랜지스터(NM42)의 소스에는 제4 분할된 공급전압((1/3)VDD)이 인가된다. 제2 P형 모스트랜지스터(PM42)의 소스는 제2 출력단(OUT32)에 결합된다. 이에 따라 제2 P형 모스트랜지스터(PM42)의 소스에는 제2 분할된 공급전압((2/3)VDD)이 인가된다. 제2 N형 모스트랜지스터(NM42)의 드레인과 제2 P형 모스트랜지스터(PM42)의 드레인 사이로부터 제2 인버터(IN2)의 출력단이 구성된다.
제3 인버터(IN3)는, 바이어스 발생부(도 5의 210)의 제1 출력단(OUT31) 및 제3 출력단(OUT33) 사이에서 직렬로 결합하도록 배치되는 제3 N형 모스트랜지스터(NM43) 및 제3 P형 모스트랜지스터(PM43)로 구성될 수 있다. 제3 N형 모스트랜지스터(NM43)의 트랜스컨덕턴스는 제3 P형 모스트랜지스터(PM43)의 트랜스컨덕턴스보다 크다. 이를 위해 제3 N형 모스트랜지스터(NM43)의 면적은 제3 P형 모스트랜지스터(PM43)의 면적보다 클 수 있다. 제3 N형 모스트랜지스터(NM43)의 소스와 벌크는 상호 결합되며, 이에 따라 제3 N형 모스트랜지스터(NM43)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제3 P형 모스트랜지스터(PM43)의 소스와 벌크도 상호 결합되며, 이에 따라 제3 P형 모스트랜지스터(PM43)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제3 N형 모스트랜지스터(NM43)의 게이트 및 제3 P형 모스트랜지스터(PM43)의 게이트는 제2 인버터(IN2)의 출력단에 공통으로 결합된다. 제3 N형 모스트랜지스터(NM43)의 소스는 제3 출력단(OUT33)에 결합된다. 이에 따라 제3 N형 모스트랜지스터(NM43)의 소스에는 제3 분할된 공급전압((1/2)VDD)이 인가된다. 제3 P형 모스트랜지스터(PM43)의 소스는 제1 출력단(OUT31)에 결합된다. 이에 따라 제3 P형 모스트랜지스터(PM43)의 소스에는 제1 분할된 공급전압((5/6)VDD)이 인가된다. 제3 N형 모스트랜지스터(NM43)의 드레인과 제3 P형 모스트랜지스터(PM43)의 드레인 사이로부터 제3 인버터(IN3)의 출력단이 구성된다. 제3 인버터(IN3)의 출력단을 통해 제6 제어신호(CTRN3)가 출력된다.
제4 인버터(IN4)는, 제1 공급전압(VDD)단자와 바이어스 발생부(도 5의 210)의 제2 출력단(OUT32) 사이에서 직렬로 결합하도록 배치되는 제4 N형 모스트랜지스터(NM44) 및 제4 P형 모스트랜지스터(PM44)로 구성될 수 있다. 제4 N형 모스트랜지스터(NM44)의 트랜스컨덕턴스는 제4 P형 모스트랜지스터(PM44)의 트랜스컨덕턴스보다 크다. 이를 위해 제4 N형 모스트랜지스터(NM44)의 면적은 제4 P형 모스트랜지스터(PM44)의 면적보다 클 수 있다. 제4 N형 모스트랜지스터(NM44)의 소스와 벌크는 상호 결합되며, 이에 따라 제4 N형 모스트랜지스터(NM44)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제4 P형 모스트랜지스터(PM44)의 소스와 벌크도 상호 결합되며, 이에 따라 제4 P형 모스트랜지스터(PM44)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제4 N형 모스트랜지스터(NM44)의 게이트 및 제4 P형 모스트랜지스터(PM44)의 게이트는 제3 인버터(IN3)의 출력단에 공통으로 결합된다. 제4 N형 모스트랜지스터(NM44)의 소스는 제2 출력단(OUT32)에 결합된다. 이에 따라 제4 N형 모스트랜지스터(NM44)의 소스에는 제2 분할된 공급전압((2/3)VDD)이 인가된다. 제4 P형 모스트랜지스터(PM44)의 소스는 제1 공급전압(VDD)단자에 결합된다. 이에 따라 제4 P형 모스트랜지스터(PM44)의 소스에는 제1 공급전압(VDD)이 인가된다. 제4 N형 모스트랜지스터(NM44)의 드레인과 제4 P형 모스트랜지스터(PM44)의 드레인 사이로부터 제4 인버터(IN4)의 출력단이 구성된다.
제5 인버터(IN5)는, 제1 공급전압(VDD)단자와 바이어스 발생부(도 5의 210)의 제2 출력단(OUT32) 사이에서 직렬로 결합하도록 배치되는 제5 N형 모스트랜지스터(NM45) 및 제5 P형 모스트랜지스터(PM45)로 구성될 수 있다. 제5 N형 모스트랜지스터(NM45)의 트랜스컨덕턴스는 제5 P형 모스트랜지스터(PM45)의 트랜스컨덕턴스보다 크다. 이를 위해 제5 N형 모스트랜지스터(NM45)의 면적은 제5 P형 모스트랜지스터(PM45)의 면적보다 클 수 있다. 제5 N형 모스트랜지스터(NM45)의 소스와 벌크는 상호 결합되며, 이에 따라 제5 N형 모스트랜지스터(NM45)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제5 P형 모스트랜지스터(PM45)의 소스와 벌크도 상호 결합되며, 이에 따라 제5 P형 모스트랜지스터(PM45)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제5 N형 모스트랜지스터(NM45)의 게이트 및 제5 P형 모스트랜지스터(PM45)의 게이트는 제4 인버터(IN4)의 출력단에 공통으로 결합된다. 제5 N형 모스트랜지스터(NM45)의 소스는 제2 출력단(OUT32)에 결합된다. 이에 따라 제5 N형 모스트랜지스터(NM45)의 소스에는 제2 분할된 공급전압((2/3)VDD)이 인가된다. 제5 P형 모스트랜지스터(PM45)의 소스는 제1 공급전압(VDD)단자에 결합된다. 이에 따라 제5 P형 모스트랜지스터(PM45)의 소스에는 제1 공급전압(VDD)이 인가된다. 제5 N형 모스트랜지스터(NM45)의 드레인과 제5 P형 모스트랜지스터(PM45)의 드레인 사이로부터 제5 인버터(IN5)의 출력단이 구성된다. 제5 인버터(IN5)의 출력단을 통해 제1 제어신호(CTRP1)가 출력된다.
도 8에 나타낸 바와 같이, 제1 공급전압(VDD)이 +18V이고, 제1 인버터(IN1)의 입력단으로 제1 인에이블신호(EN41)로서 6V가 입력되는 경우, 제1 N형 모스트랜지스터(NM41)의 게이트는 제1 N형 모스트랜지스터(NM41)의 벌크보다 3V만큼 높은 전압을 갖고 제1 P형 모스트랜지스터(PM41)의 게이트는 제1 P형 모스트랜지스터(PM41)의 벌크보다 3V만큼 낮은 전압을 갖는다. 제1 N형 모스트랜지스터(NM41)의 트랜스컨턱턴스가 제1 P형 모스트랜지스터(PM41)의 트랜스컨덕턴스보다 크므로, 제1 인버터(IN1)의 출력단에는 제1 N형 모스트랜지스터(NM41)의 소스에 인가되는 제5 분할된 공급전압((1/6)VDD)인 3V가 출력된다. 이 과정에서, 제1 N형 모스트랜지스터(NM41)의 게이트-소스 사이의 전위차는 3V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 제1 P형 모스트랜지스터(PM41)의 게이트-소스 사이의 전위차는 3V가 되고, 드레인-소스 사이의 전위차는 6V가 된다. 따라서 제1 N형 모스트랜지스터(NM41) 및 제1 P형 모스트랜지스터(PM41)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제1 인버터(IN1)의 출력인 3V는 제2 인버터(IN2)의 입력단으로 입력된다. 제2 인버터(IN2)를 구성하는 제2 N형 모스트랜지스터(NM42)의 게이트는 제2 N형 모스트랜지스터(NM42)의 벌크보다 3V만큼 낮은 전압을 갖고, 제2 P형 모스트랜지스터(PM42)의 게이트는 제2 P형 모스트랜지스터(PM42)의 벌크보다 9V만큼 낮은 전압을 갖는다. 따라서 제2 N형 모스트랜지스터(NM42)는 턴 오프되고, 제2 P형 모스트랜지스터(PM42)는 턴 온 된다. 제2 인버터(IN2)의 출력단에는 제2 P형 모스트랜지스터(PM42)의 소스에 인가되는 제2 분할된 공급전압((2/3)VDD)인 12V가 출력된다. 이 과정에서, 제2 N형 모스트랜지스터(NM42)의 게이트-소스 사이의 전위차는 3V가 되고, 드레인-소스 사이의 전위차는 6V가 된다. 제2 P형 모스트랜지스터(PM42)의 게이트-소스 사이의 전위차는 9V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제2 N형 모스트랜지스터(NM42) 및 제2 P형 모스트랜지스터(PM42)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제2 인버터(IN2)의 출력인 +12V는 제3 인버터(IN3)의 입력단으로 입력된다. 따라서, 제3 인버터(IN3)를 구성하는 제3 N형 모스트랜지스터(NM43)의 게이트는 제3 N형 모스트랜지스터(NM43)의 벌크보다 3V만큼 높은 전압을 갖고, 제3 P형 모스트랜지스터(PM43)의 게이트는 제3 P형 모스트랜지스터(PM43)의 벌크보다 3V만큼 낮은 전압을 갖는다. 제3 N형 모스트랜지스터(NM43)의 트랜스컨턱턴스가 제3 P형 모스트랜지스터(PM43)의 트랜스컨덕턴스보다 크므로, 제3 인버터(IN3)의 출력단에는 제3 N형 모스트랜지스터(NM43)의 소스에 인가되는 제3 분할된 공급전압((1/2)VDD)인 +9V가 출력된다. 이 제3 분할된 공급전압((1/2)VDD)인 +9V는 제6 제어신호(CTRN3)로서 출력된다. 이 과정에서, 제3 N형 모스트랜지스터(NM43)의 게이트-소스사이의 전위차는 +3V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 제3 P형 모스트랜지스터(PM43)의 게이트-소스 사이의 전위차는 3V가 되고, 드레인-소스 사이의 전위차는 6V가 된다. 따라서 제3 N형 모스트랜지스터(NM43) 및 제3 P형 모스트랜지스터(PM43)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제3 인버터(IN3)의 출력인 +9V는 제4 인버터(IN4)의 입력단으로 입력된다. 따라서, 제4 인버터(IN4)를 구성하는 제4 N형 모스트랜지스터(NM44)의 게이트는 제4 N형 모스트랜지스터(NM44)의 벌크보다 3V만큼 낮은 전압레벨을 갖고, 제4 P형 모스트랜지스터(PM44)의 게이트는 제4 P형 모스트랜지스터(PM44)의 벌크보다 9V만큼 낮은 전압레벨을 갖는다. 따라서 제4 N형 모스트랜지스터(NM44)는 턴 오프되고, 제4 P형 모스트랜지스터(PM44)는 턴 온 된다. 제4 인버터(IN4)의 출력단에는 제4 P형 모스트랜지스터(PM44)의 소스에 인가되는 제1 공급전압(VDD)인 +18V가 출력된다. 이 과정에서, 제4 N형 모스트랜지스터(NM44)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. 제4 P형 모스트랜지스터(PM44)의 게이트-소스 사이의 전위차는 -9V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제4 N형 모스트랜지스터(NM44) 및 제4 P형 모스트랜지스터(PM44)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제4 인버터(IN4)의 출력인 +18V는 제5 인버터(IN5)의 입력단으로 입력된다. 따라서, 제5 인버터(IN5)를 구성하는 제5 N형 모스트랜지스터(NM45)의 게이트는 제5 N형 모스트랜지스터(NM45)의 벌크보다 6V만큼 높은 전압레벨을 갖고, 제5 P형 모스트랜지스터(PM45)의 게이트는 제5 P형 모스트랜지스터(PM45)의 벌크와 동일한 전압레벨을 갖는다. 따라서 제5 N형 모스트랜지스터(NM45)는 턴 온되고, 제5 P형 모스트랜지스터(PM45)는 턴 오프 된다. 제5 인버터(IN5)의 출력단에는 제5 N형 모스트랜지스터(NM45)의 소스에 인가되는 제2 분할된 공급전압((2/3)VDD)인 +12V가 출력된다. 이 제2 분할된 공급전압((2/3)VDD)인 +12V는 제1 제어신호(CTRP1)로서 출력된다. 이 과정에서, 제5 N형 모스트랜지스터(NM45)의 게이트-소스 사이의 전위차는 +6V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 제5 P형 모스트랜지스터(PM45)의 게이트-소스 사이의 전위차는 0V가 되고, 드레인-소스 사이의 전위차는 -6V가 된다. 따라서 제5 N형 모스트랜지스터(NM45) 및 제5 P형 모스트랜지스터(PM45)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
도 9에 나타낸 바와 같이, 제1 공급전압(VDD)이 +18V이고, 제1 인버터(IN1)의 입력단으로 그라운드전압(GND)인 0V가 입력되는 경우, 제1 인버터(IN1)를 구성하는 제1 N형 모스트랜지스터(NM41)의 게이트는 제1 N형 모스트랜지스터(NM41)의 벌크보다 3V만큼 낮은 전압레벨을 갖고, 제1 P형 모스트랜지스터(PM41)의 게이트는 제1 P형 모스트랜지스터(PM41)의 벌크보다 9V만큼 낮은 전압레벨을 갖는다. 따라서 제1 N형 모스트랜지스터(NM41)는 턴 오프 되고, 제1 P형 모스트랜지스터(PM41)는 턴 온 된다. 제1 인버터(IN1)의 출력단에는 제1 P형 모스트랜지스터(PM41)의 소스에 인가되는 제3 분할된 공급전압((1/2)VDD)인 +9V가 출력된다. 이 과정에서, 제1 N형 모스트랜지스터(NM41)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. 제1 P형 모스트랜지스터(PM41)의 게이트-소스 사이의 전위차는 -9V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제1 N형 모스트랜지스터(NM41) 및 제1 P형 모스트랜지스터(PM41)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제1 인버터(IN1)의 출력인 +9V는 제2 인버터(IN2)의 입력단으로 입력된다. 따라서, 제2 인버터(IN2)를 구성하는 제2 N형 모스트랜지스터(NM42)의 게이트는 제2 N형 모스트랜지스터(NM42)의 벌크보다 3V만큼 높은 전압레벨을 갖고, 제2 P형 모스트랜지스터(PM42)의 게이트는 제2 P형 모스트랜지스터(PM42)의 벌크보다 3V만큼 낮은 전압레벨을 갖는다. 제2 N형 모스트랜지스터(NM42)의 트랜스컨턱턴스가 제2 P형 모스트랜지스터(PM42)의 트랜스컨덕턴스보다 크므로, 제2 인버터(IN2)의 출력단에는 제2 N형 모스트랜지스터(NM42)의 소스에 인가되는 제4 분할된 공급전압((1/3)VDD)인 +6V가 출력된다. 이 과정에서, 제2 N형 모스트랜지스터(NM42)의 게이트-소스 사이의 전위차는 +3V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 제2 P형 모스트랜지스터(PM42)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 -6V가 된다. 따라서 제2 N형 모스트랜지스터(NM42) 및 제2 P형 모스트랜지스터(PM42)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제2 인버터(IN2)의 출력인 +6V는 제3 인버터(IN3)의 입력단으로 입력된다. 따라서, 제3 인버터(IN3)를 구성하는 제3 N형 모스트랜지스터(NM43)의 게이트는 제3 N형 모스트랜지스터(NM43)의 벌크보다 3V만큼 낮은 전압레벨을 갖고, 제3 P형 모스트랜지스터(PM43)의 게이트는 제3 P형 모스트랜지스터(PM43)의 벌크보다 9V만큼 낮은 전압레벨을 갖는다. 따라서 제3 N형 모스트랜지스터(NM43)는 턴 오프 되고, 제3 P형 모스트랜지스터(PM43)는 턴 온 된다. 제3 인버터(IN3)의 출력단에는 제3 P형 모스트랜지스터(PM43)의 소스에 인가되는 제1 분할된 공급전압((5/6)VDD)인 +15V가 출력된다. 이 제1 분할된 공급전압((5/6)VDD)인 +15V는 제6 제어신호(CTRN3)로서 출력된다. 이 과정에서, 제3 N형 모스트랜지스터(NM43)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. 제3 P형 모스트랜지스터(PM43)의 게이트-소스 사이의 전위차는 -9V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제3 N형 모스트랜지스터(NM43) 및 제3 P형 모스트랜지스터(PM43)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제3 인버터(IN3)의 출력인 +15V는 제4 인버터(IN4)의 입력단으로 입력된다. 제4 인버터(IN4)를 구성하는 제4 N형 모스트랜지스터(NM44)의 게이트는 제4 N형 모스트랜지스터(NM44)의 벌크보다 3V만큼 높은 전압레벨을 갖고, 제4 P형 모스트랜지스터(PM44)의 게이트는 제4 P형 모스트랜지스터(PM44)의 벌크보다 3V만큼 낮은 전압레벨을 갖는다. 제4 N형 모스트랜지스터(NM44)의 트랜스컨턱턴스가 제4 P형 모스트랜지스터(PM44)의 트랜스컨덕턴스보다 크므로, 제4 인버터(IN4)의 출력단에는 제4 N형 모스트랜지스터(NM44)의 소스에 인가되는 제2 분할된 공급전압((2/3)VDD)인 +12V가 출력된다. 이 과정에서, 제4 N형 모스트랜지스터(NM44)의 게이트-소스 사이의 전위차는 +3V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 제4 P형 모스트랜지스터(PM44)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 -6V가 된다. 따라서 제4 N형 모스트랜지스터(NM44) 및 제4 P형 모스트랜지스터(PM44)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제4 인버터(IN4)의 출력인 +12V는 제5 인버터(IN5)의 입력단으로 입력된다. 제5 인버터(IN5)를 구성하는 제5 N형 모스트랜지스터(NM45)의 게이트는 제5 N형 모스트랜지스터(NM45)의 벌크와 동일한 전압레벨을 갖고, 제5 P형 모스트랜지스터(PM45)의 게이트는 제5 P형 모스트랜지스터(PM45)의 벌크보다 6V만큼 낮은 전압레벨을 갖는다. 따라서 제5 P형 모스트랜지스터(PM45)는 턴 온되고, 제5 N형 모스트랜지스터(NM45)는 턴 오프 된다. 제5 인버터(IN5)의 출력단에는 제5 P형 모스트랜지스터(PM45)의 소스에 인가되는 제1 공급전압(VDD)인 +18V가 출력된다. 이 제1 공급전압(VDD)인 +18V는 제1 제어신호(CTRP1)로서 출력된다. 이 과정에서, 제5 N형 모스트랜지스터(NM45)의 게이트-소스 사이의 전위차는 0V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. 제5 P형 모스트랜지스터(PM45)의 게이트-소스 사이의 전위차는 -6V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제5 N형 모스트랜지스터(NM45) 및 제5 P형 모스트랜지스터(PM45)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
지금까지 설명한 바와 같이, 제1 및 제6 제어신호 발생부(221)를 구성하는 제1 내지 제5 N형 모스트랜지스터(NM41-NM45)와, 제1 내지 제5 P형 모스트랜지스터(PM41-PM45)는, 제1 제어신호(CTRP1) 및 제6 제어신호(CTRN3)를 발생시키는 과정에서, 중전압용 모스트랜지스터가 갖는 접합 브레이크다운전압, 예컨대 대략 10V보다 작은 게이트-소스 사이 및 드레인-소스 사이의 전위차를 나타낸다. 따라서 대략 18V의 접합 브레이크다운전압을 갖는 고전압용 모스트랜지스터를 사용할 필요 없이, 중전압용 모스트랜지스터만을 사용하여 제1 및 제6 제어신호 발생부(221)를 구현할 수 있다.
도 10은 도 6의 제어신호 발생부의 제2 제어신호 발생부(222)의 일 예를 나타내 보인 도면이다. 그리고 도 11 및 도 12는 도 10의 제2 제어신호 발생부(222)의 동작을 설명하기 위해 나타내 보인 도면들이다. 도 10 내지 도 12에 있어서, 도 4 내지 도 9에서 사용된 것과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10 내지 도 12를 참조하면, 제2 제어신호 발생부(222)는, 하나의 인버터(IN6)로 구성될 수 있다. 인버터(IN6)는 제2 인에이블신호(EN42) 또는 그라운드전압(GND)을 입력받는다. 인버터(IN6)의 출력단으로 제2 제어신호(CTRP2)가 출력된다. 인버터(IN6)는, 시모스 인버터로 구성될 수 있다. 인버터(IN6)는, 바이어스 발생부(도 5의 210)의 제3 출력단(OUT33) 및 제5 출력단(OUT35) 사이에서 직렬로 결합하도록 배치되는 N형 모스트랜지스터(NM51) 및 P형 모스트랜지스터(PM51)로 구성될 수 있다. N형 모스트랜지스터(NM51)의 트랜스컨덕턴스는 P형 모스트랜지스터(PM51)의 트랜스컨덕턴스보다 크다. 이를 위해 N형 모스트랜지스터(NM51)의 면적은 P형 모스트랜지스터(PM51)의 면적보다 클 수 있다. N형 모스트랜지스터(NM51)의 소스와 벌크는 상호 결합되며, 이에 따라 N형 모스트랜지스터(NM51)의 소스와 벌크에는 동일한 바이어스가 인가된다. P형 모스트랜지스터(PM51)의 소스와 벌크도 상호 결합되며, 이에 따라 P형 모스트랜지스터(PM51)의 소스와 벌크에는 동일한 바이어스가 인가된다. N형 모스트랜지스터(NM51)의 게이트 및 P형 모스트랜지스터(PM51)의 게이트는 하나의 입력라인에 공통으로 결합된다. N형 모스트랜지스터(NM51)의 소스는 제5 출력단(OUT35)에 결합된다. 이에 따라 N형 모스트랜지스터(NM51)의 소스에는 제5 분할된 공급전압((1/6)VDD)이 인가된다. P형 모스트랜지스터(PM51)의 소스는 제3 출력단(OUT33)에 결합된다. 이에 따라 P형 모스트랜지스터(PM51)의 소스에는 제3 분할된 공급전압((1/2)VDD)이 인가된다. N형 모스트랜지스터(NM51)의 드레인과 P형 모스트랜지스터(PM51)의 드레인 사이로부터 인버터(IN6)의 출력단이 구성된다.
도 11에 나타낸 바와 같이, 제1 공급전압(VDD)이 +18V이고, 인버터(IN6)의 입력단으로 제2 인에이블신호(EN42)로서 +6V가 입력되는 경우, N형 모스트랜지스터(NM51)의 게이트는 N형 모스트랜지스터(NM51)의 벌크보다 3V만큼 높은 전압레벨을 갖고, P형 모스트랜지스터(PM51)의 게이트는 P형 모스트랜지스터(PM51)의 벌크보다 3V만큼 낮은 전압레벨을 갖는다. N형 모스트랜지스터(NM51)의 트랜스컨턱턴스가 P형 모스트랜지스터(PM51)의 트랜스컨덕턴스보다 크므로, 인버터(IN6)의 출력단에는 N형 모스트랜지스터(NM51)의 소스에 인가되는 제5 분할된 공급전압((1/6)VDD)인 +3V가 출력된다. 제5 분할된 공급전압((1/6)VDD)인 +3V는 제2 제어신호(CTRP2)로서 출력된다. 이 과정에서, N형 모스트랜지스터(NM51)의 게이트-소스 사이의 전위차는 +3V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. P형 모스트랜지스터(PM51)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 -6V가 된다. 따라서 N형 모스트랜지스터(NM51) 및 P형 모스트랜지스터(PM51)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
도 12에 나타낸 바와 같이, 제1 공급전압(VDD)이 +18V이고, 인버터(IN6)의 입력단으로 그라운드전압(GND)인 0V가 입력되는 경우, N형 모스트랜지스터(NM51)의 게이트는 N형 모스트랜지스터(NM51)의 벌크보다 3V만큼 낮은 전압레벨을 갖고, P형 모스트랜지스터(PM51)의 게이트는 P형 모스트랜지스터(PM51)의 벌크보다 9V만큼 낮은 전압레벨을 갖는다. 따라서 N형 모스트랜지스터(NM51)는 턴 오프 되고, P형 모스트랜지스터(PM51)는 턴 온 된다. 인버터(IN6)의 출력단에는 P형 모스트랜지스터(PM51)의 소스에 인가되는 제3 분할된 공급전압((1/2)VDD)인 +9V가 출력된다. 제3 분할된 공급전압((1/2)VDD)인 +9V는 제2 제어신호(CTRP2)로서 출력된다. 이 과정에서, N형 모스트랜지스터(NM51)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. P형 모스트랜지스터(PM51)의 게이트-소스 사이의 전위차는 -9V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 N형 모스트랜지스터(NM51) 및 P형 모스트랜지스터(PM51)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다. 이와 같이 대략 18V의 접합 브레이크다운전압을 갖는 고전압용 모스트랜지스터를 사용할 필요 없이, 중전압용 모스트랜지스터만을 사용하여 제2 제어신호 발생부(222)를 구현할 수 있다.
도 13은 도 6의 제어신호 발생부의 제3 제어신호 발생부(223)의 일 예를 나타내 보인 도면이다. 그리고 도 14 및 도 15는 도 13의 제3 제어신호 발생부(223)의 동작을 설명하기 위해 나타내 보인 도면들이다. 도 13 내지 도 15에 있어서, 도 4 내지 도 12에서 사용된 것과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 13 내지 도 15를 참조하면, 제3 제어신호 발생부(223)는, 직렬로 결합되는 제1 인버터(IN7) 및 제2 인버터(IN8)로 구성될 수 있다. 제1 인버터(IN7)는 제3 인에이블신호(EN43) 또는 그라운드전압(GND)을 입력받는다. 제1 인버터(IN7)의 출력단은 제2 인버터(IN8)의 입력단에 직접 결합된다. 제2 인버터(IN8)의 출력단으로 제3 제어신호(CTRP3)가 출력된다. 제1 인버터(IN7) 및 제2 인버터(IN8)는 시모스 인버터로 구성될 수 있다.
제1 인버터(IN7)는, 바이어스 발생부(도 5의 210)의 제3 출력단(OUT33) 및 제5 출력단(OUT35) 사이에서 직렬로 결합하도록 배치되는 제1 N형 모스트랜지스터(NM61) 및 제1 P형 모스트랜지스터(PM61)로 구성될 수 있다. 제1 N형 모스트랜지스터(NM61)의 트랜스컨덕턴스는 제1 P형 모스트랜지스터(PM61)의 트랜스컨덕턴스보다 크다. 이를 위해 제1 N형 모스트랜지스터(NM61)의 면적은 제1 P형 모스트랜지스터(PM61)의 면적보다 클 수 있다. 제1 N형 모스트랜지스터(NM61)의 소스와 벌크는 상호 결합되며, 이에 따라 제1 N형 모스트랜지스터(NM61)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제1 P형 모스트랜지스터(PM61)의 소스와 벌크도 상호 결합되며, 이에 따라 제1 P형 모스트랜지스터(PM61)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제1 N형 모스트랜지스터(NM61)의 게이트 및 제1 P형 모스트랜지스터(PM61)의 게이트는 하나의 입력라인에 공통으로 결합된다. 제1 N형 모스트랜지스터(NM61)의 소스는 제5 출력단(OUT35)에 결합된다. 이에 따라 제1 N형 모스트랜지스터(NM61)의 소스에는 제5 분할된 공급전압((1/6)VDD)이 인가된다. 제1 P형 모스트랜지스터(PM61)의 소스는 제3 출력단(OUT33)에 결합된다. 이에 따라 제1 P형 모스트랜지스터(PM61)의 소스에는 제3 분할된 공급전압((1/2)VDD)이 인가된다. 제1 N형 모스트랜지스터(NM61)의 드레인과 제1 P형 모스트랜지스터(PM61)의 드레인 사이로부터 제1 인버터(IN7)의 출력단이 구성된다.
제2 인버터(IN8)는, 바이어스 발생부(도 5의 210)의 제3 출력단(OUT33) 및 제5 출력단(OUT35) 사이에서 직렬로 결합하도록 배치되는 제2 N형 모스트랜지스터(NM62) 및 제2 P형 모스트랜지스터(PM62)로 구성될 수 있다. 제2 N형 모스트랜지스터(NM62)의 트랜스컨덕턴스는 제2 P형 모스트랜지스터(PM62)의 트랜스컨덕턴스보다 크다. 이를 위해 제2 N형 모스트랜지스터(NM62)의 면적은 제2 P형 모스트랜지스터(PM62)의 면적보다 클 수 있다. 제2 N형 모스트랜지스터(NM62)의 소스와 벌크는 상호 결합되며, 이에 따라 제2 N형 모스트랜지스터(NM62)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제2 P형 모스트랜지스터(PM62)의 소스와 벌크도 상호 결합되며, 이에 따라 제2 P형 모스트랜지스터(PM62)의 소스와 벌크에는 동일한 바이어스가 인가된다. 제2 N형 모스트랜지스터(NM62)의 게이트 및 제2 P형 모스트랜지스터(PM62)의 게이트는 제1 인버터(IN7)의 출력단에 공통으로 결합된다. 제2 N형 모스트랜지스터(NM62)의 소스는 제5 출력단(OUT35)에 결합된다. 이에 따라 제2 N형 모스트랜지스터(NM62)의 소스에는 제5 분할된 공급전압((1/6)VDD)이 인가된다. 제2 P형 모스트랜지스터(PM62)의 소스는 제3 출력단(OUT33)에 결합된다. 이에 따라 제2 P형 모스트랜지스터(PM62)의 소스에는 제3 분할된 공급전압((1/2)VDD)이 인가된다. 제2 N형 모스트랜지스터(NM62)의 드레인과 제2 P형 모스트랜지스터(PM62)의 드레인은 서로 결합되어 제2 인버터(IN8)의 출력단을 구성하며, 이 출력단을 통해 제3 제어신호(CTRP3)가 출력된다.
도 14에 나타낸 바와 같이, 제1 공급전압(VDD)이 +18V이고, 제1 인버터(IN7)의 입력단으로 제3 인에이블신호(EN43)로서 +6V가 입력되는 경우, 제1 N형 모스트랜지스터(NM61)의 게이트는 제1 N형 모스트랜지스터(NM61)의 벌크보다 3V만큼 높은 전압레벨을 갖고, 제1 P형 모스트랜지스터(PM61)의 게이트는 제1 P형 모스트랜지스터(PM61)의 벌크보다 3V만큼 낮은 전압레벨을 갖는다. 제1 N형 모스트랜지스터(NM61)의 트랜스컨턱턴스가 제1 P형 모스트랜지스터(PM61)의 트랜스컨덕턴스보다 크므로, 제1 인버터(IN7)의 출력단에는 제1 N형 모스트랜지스터(NM61)의 소스에 인가되는 제5 분할된 공급전압((1/6)VDD)인 +3V가 출력된다. 이 과정에서, 제1 N형 모스트랜지스터(NM51)의 게이트-소스 사이의 전위차는 3V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 제1 P형 모스트랜지스터(PM51)의 게이트-소스 사이의 전위차는 -3V가 되고, 드레인-소스 사이의 전위차는 -6V가 된다. 따라서 제1 N형 모스트랜지스터(NM51) 및 제1 P형 모스트랜지스터(PM51)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제1 인버터(IN7)의 출력인 +3V는 제2 인버터(IN8)의 입력단으로 입력된다. 제2 인버터(IN8)를 구성하는 제2 N형 모스트랜지스터(NM62)의 게이는 제2 N형 모스트랜지스터(NM62)의 벌크와 동일한 전압레벨을 갖고, 제2 P형 모스트랜지스터(PM62)의 게이트는 제2 P형 모스트랜지스터(PM62)의 벌크보다 6V만큼 낮은 전압레벨을 갖는다. 따라서 제2 P형 모스트랜지스터(PM62)는 턴 온되고, 제2 N형 모스트랜지스터(NM62)는 턴 오프 된다. 제2 인버터(IN8)의 출력단에는 제2 P형 모스트랜지스터(PM62)의 소스에 인가되는 제3 분할된 공급전압((1/2)VDD)인 +9V가 출력된다. 이 제3 분할된 공급전압((1/2)VDD)인 +9V는 제3 제어신호(CTRP3)로서 출력된다. 이 과정에서, 제2 N형 모스트랜지스터(NM62)의 게이트-소스 사이의 전위차는 0V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. 제2 P형 모스트랜지스터(PM62)의 게이트-소스 사이의 전위차는 -6V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제2 N형 모스트랜지스터(NM62) 및 제2 P형 모스트랜지스터(PM62)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
도 15에 나타낸 바와 같이, 제1 공급전압(VDD)이 +18V이고, 제1 인버터(IN7)의 입력단으로 그라운드전압(GND)인 0V가 입력되는 경우, 제1 N형 모스트랜지스터(NM61)의 게이트는 제1 N형 모스트랜지스터(NM61)의 벌크보다 3V만큼 낮은 전압레벨을 갖고, 제1 P형 모스트랜지스터(PM61)의 게이트는 제1 P형 모스트랜지스터(PM61)의 벌크보다 9V만큼 낮은 전압레벨을 갖는다. 따라서 제1 N형 모스트랜지스터(NM61)는 턴 오프 되고, 제1 P형 모스트랜지스터(PM61)는 턴 온 된다. 제1 인버터(IN7)의 출력단에는 제1 P형 모스트랜지스터(PM61)의 소스에 인가되는 제3 분할된 공급전압((1/2)VDD)인 +9V가 출력된다. 이 과정에서, 제1 N형 모스트랜지스터(NM61)의 게이트-소스 사이의 전위차는 3V가 되고, 드레인-소스 사이의 전위차는 +6V가 된다. 제1 P형 모스트랜지스터(PM61)의 게이트-소스 사이의 전위차는 9V가 되고, 드레인-소스 사이의 전위차는 0V가 된다. 따라서 제1 N형 모스트랜지스터(NM61) 및 제1 P형 모스트랜지스터(PM61)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
제1 인버터(IN7)의 출력인 +9V는 제2 인버터(IN8)의 입력단으로 입력된다. 따라서, 제2 인버터(IN8)를 구성하는 제2 N형 모스트랜지스터(NM62)의 게이트는 제2 N형 모스트랜지스터(NM62)의 벌크보다 6V만큼 높은 전압레벨을 갖고, 제2 P형 모스트랜지스터(PM62)의 게이트는 제2 P형 모스트랜지스터(PM62)의 벌크와 동일한 전압레벨을 갖는다. 따라서 제2 N형 모스트랜지스터(NM62)는 턴 온되고, 제2 P형 모스트랜지스터(PM62)는 턴 오프 된다. 제2 인버터(IN8)의 출력단에는 제2 N형 모스트랜지스터(NM62)의 소스에 인가되는 제5 분할된 공급전압((1/6)VDD)인 +3V가 출력된다. 이 제5 분할된 공급전압((1/6)VDD)인 +3V는 제3 제어신호(CTRP3)로서 출력된다. 이 과정에서, 제2 N형 모스트랜지스터(NM62)의 게이트-소스 사이의 전위차 및 드레인-소스 사이의 전위차는 각각 6V 및 0V가 된다. 제2 P형 모스트랜지스터(PM62)의 게이트-소스 사이의 전위차 및 드레인-소스 사이의 전위차는 각각 0V 및6V가 된다. 따라서 제2 N형 모스트랜지스터(NM62) 및 제2 P형 모스트랜지스터(PM62)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다. 이와 같이 대략 18V의 접합 브레이크다운전압을 갖는 고전압용 모스트랜지스터를 사용할 필요 없이, 중전압용 모스트랜지스터만을 사용하여 제3 제어신호 발생부(223)를 구현할 수 있다.
도 16은 본 개시의 일 예에 따른 불휘발성 메모리셀의 전압공급장치의 셀 스위칭부(230)의 일 예를 나타내 보인 도면이다. 도 16을 참조하면, 본 예에 따른 셀 스위칭부(230)는, 제1 내지 제3 N형 모스트랜지스터(NM71-NM73) 및 제1 내지 제3 P형 모스트랜지스터(PM71-PM73)로 구성된다. 제1 N형 모스트랜지스터(NM71), 제2 N형 모스트랜지스터(NM72), 제1 P형 모스트랜지스터(PM71), 및 제2 P형 모스트랜지스터(PM72)가 제1 공급전압(VDD) 및 그라운드전압(GND) 사이에서 직렬로 연결되도록 배치된다. 제1 N형 모스트랜지스터(NM71)의 게이트 및 소스에는 각각 제4 제어신호(CTRN1) 및 그라운드전압(GND)이 인가된다. 제1 N형 모스트랜지스터(NM71)의 드레인은 제1 노드(N61)를 통해 제2 N형 모스트랜지스터(NM72)의 소스에 결합된다. 제2 N형 모스트랜지스터(NM72)의 게이트에는 제5 제어신호(CTRN2)가 인가된다. 제1 P형 모스트랜지스터(PM71)의 게이트 및 소스에는 각각 제1 제어신호(CTRP1) 및 제1 공급전압(VDD)이 인가된다. 제1 P형 모스트랜지스터(PM71)의 드레인은 제2 노드(N62)를 통해 제2 P형 모스트랜지스터(PM72)의 소스에 결합된다. 제2 P형 모스트랜지스터(PM72)의 게이트에는 제2 제어신호(CTRP2)가 인가된다. 제2 P형 모스트랜지스터(PM72)의 드레인은 제3 노드(N63)를 통해 제2 N형 모스트랜지스터(NM72)의 드레인과 결합된다.
제1 노드(N61)와 제2 공급전압(VDD/2) 사이에는 제3 P형 모스트랜지스터(PM73)가 배치된다. 일 예에서 제2 공급전압(VDD/2)은 공급전압(VDD)의 절반인 하프 공급전압(half supply voltage)일 수 있다. 제3 P형 모스트랜지스터(PM73)의 게이트 및 소스에는 각각 제3 제어신호(CTRP3) 및 제2 공급전압(VDD/2)이 인가된다. 제3 P형 모스트랜지스터(PM73)의 드레인은 제1 노드(N61)에 결합된다. 제2 노드(N62)와 제3 공급전압(VDD/2) 사이에는 제3 N형 모스트랜지스터(NM73)가 배치된다. 일 예에서 제3 공급전압(VDD/2)은 공급전압(VDD)의 절반인 하프 공급전압일 수 있으며, 제2 공급전압(VDD/2)과 동일한 크기를 가질 수 있다. 제3 N형 모스트랜지스터(NM73)의 게이트 및 소스에는 각각 제6 제어신호(CTRN3) 및 제3 공급전압(VDD/2)이 인가된다. 제3 N형 모스트랜지스터(NM73)의 드레인은 제2 노드(N62)에 결합된다. 제3 노드(N63)는 셀 스위칭부(230)의 출력라인에 결합된다. 이 출력라인으로부터의 출력전압은 불휘발성 메모리셀로 공급된다. 셀 스위칭부(230)를 구성하는 제1 내지 제3 N형 모스트랜지스터(NM71-NM73) 및 제1 내지 제3 P형 모스트랜지스터(PM71-PM73) 각각의 소스와 벌크는 상호 결합되며, 이에 따라 각각의 모스트랜지스터의 의 소스와 벌크에는 동일한 바이어스가 인가된다.
도 17은 도 16의 셀 스위칭부(230)가 그라운드전압을 공급하는 과정을 설명하기 위해 나타내 보인 도면이다. 도 17에서 도 16과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 17을 참조하면, 제1 공급전압(VDD)이 +18V인 경우, 불휘발성 메모리셀에 그라운드전압, 즉 0V를 공급하기 위해, 제1 P형 모스트랜지스터(PM71)의 게이트에 제1 제어신호(CTRP1)로서의 +18V를 인가하고, 제2 P형 모스트랜지스터(PM72)의 게이트에 제2 제어신호(CTRP2)로서의 +9V를 인가하며, 그리고 제3 P형 모스트랜지스터(PM73)의 게이트에 제3 제어신호(CTRP3)로서의 +9V를 인가한다. 그리고 제1 N형 모스트랜지스터(NM71)의 게이트에 제4 제어신호(CTRN1)로서의 +6V를 인가하고, 제2 N형 모스트랜지스터(NM72)의 게이트에 제5 제어신호(CTRN2)로서의 +9V를 인가하며, 그리고 제3 N형 모스트랜지스터(NM73)의 게이트에 제6 제어신호(CTRN3)로서의 +15V를 인가한다.
이와 같은 제어신호들의 인가에 의해, 제1 N형 모스트랜지스터(NM71), 제2 N형 모스트랜지스터(NM72), 및 제3 N형 모스트랜지스터(NM73)는 모두 턴 온 된다. 반면에 제1 P형 모스트랜지스터(PM71), 제2 P형 모스트랜지스터(PM72), 및 제3 P형 모스트랜지스터(PM73)는 모두 턴 오프된다. 이에 따라 제3 노드(N63)에는 턴온된 제1 N형 모스트랜지스터(NM71) 및 제2 N형 모스트랜지스터(NM72)를 통해 그라운드전압(GND)이 인가되고, 제3 노드(N63)에 결합되는 출력라인을 통해 0V가 불휘발성 메모리셀로 공급된다. 제3 N형 모스트랜지스터(NM73)가 턴 온 됨에 따라, 제3 N형 모스트랜지스터(NM73)의 소스에 인가되는 제3 공급전압(VDD/2)은 제2 노드(N62)로 전달된다.
위와 같은 동작 과정에서, 제1 N형 모스트랜지스터(NM71)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 +6V 및 0V가 된다. 제2 N형 모스트랜지스터(NM72)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 +9V 및 0V가 된다. 제3 N형 모스트랜지스터(NM73)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 +6V 및 0V가 된다. 제1 P형 모스트랜지스터(PM71)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 0V 및 -9V가 된다. 제2 P형 모스트랜지스터(PM72)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 0V 및 -9V가 된다. 제3 P형 모스트랜지스터(PM73)의 게이트-소스 사이 및 드레인-소스 사이의 전위차는 각각 0V 및 -9V가 된다. 따라서 불휘발성 메모리셀로 0V를 공급하는 과정에서, 제1 내지 제3 N형 모스트랜지스터(NM71-NM73) 및 제1 내지 제3 P형 모스트랜지스터(PM71-PM73)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
도 18은 도 16의 셀 스위칭부(230)가 제3 공급전압(VDD/2)을 공급하는 과정을 설명하기 위해 나타내 보인 도면이다. 도 18에서 도 16과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 18을 참조하면, 제1 공급전압(VDD)이 +18V인 경우, 불휘발성 메모리셀에 제3 공급전압(VDD/2), 즉 +9V를 공급하기 위해, 제1 P형 모스트랜지스터(PM71)의 게이트에 제1 제어신호(CTRP1)로서의 +18V를 인가하고, 제2 P형 모스트랜지스터(PM72)의 게이트에 제2 제어신호(CTRP2)로서의 +3V를 인가하며, 그리고 제3 P형 모스트랜지스터(PM73)의 게이트에 제3 제어신호(CTRP3)로서의 +3V를 인가한다. 그리고 제1 N형 모스트랜지스터(NM71)의 게이트에 제4 제어신호(CTRN1)로서의 0V를 인가하고, 제2 N형 모스트랜지스터(NM72)의 게이트에 제5 제어신호(CTRN2)로서의 +9V를 인가하며, 그리고 제3 N형 모스트랜지스터(NM73)의 게이트에 제6 제어신호(CTRN3)로서의 +15V를 인가한다.
제3 N형 모스트랜지스터(NM73)는 턴 온 되고, 제2 노드(N62)에는 제3 N형 모스트랜지스터(NM73)의 소스에 인가된 제3 공급전압(VDD/2)인 +9V가 인가된다. 따라서 제1 P형 모스트랜지스터(PM71)은 턴 오프되지만, 제2 P형 모스트랜지스터(PM72)는 턴 온 된다. 따라서 제3 노드(N63)에 결합되는 출력라인을 통해 제3 공급전압(VDD/2)인 +9V가 불휘발성 메모리셀로 공급된다. 한편 제3 P형 모스트랜지스터(PM73)가 턴 온 됨에 따라, 제1 노드(N61)에는 제3 P형 모스트랜지스터(PM73)의 소스에 인가된 제2 공급전압(VDD/2)인 +9V가 인가된다. 제1 N형 모스트랜지스터(NM71) 및 제2 N형 모스트랜지스터(NM72)는 모두 턴 오프된다.
위와 같은 동작 과정에서, 제1 N형 모스트랜지스터(NM71)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 0V 및 +9V가 된다. 제2 N형 모스트랜지스터(NM72)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 모두 0V가 된다. 제3 N형 모스트랜지스터(NM73)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 +6V 및 0V가 된다. 제1 P형 모스트랜지스터(PM71)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 0V 및 -9V가 된다. 제2 P형 모스트랜지스터(PM72)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 -6V 및 0V가 된다. 제3 P형 모스트랜지스터(PM73)의 게이트-소스 사이 및 드레인-소스 사이의 전위차는 각각 -6V 및 0V가 된다. 따라서 불휘발성 메모리셀로 제2 공급전압(VDD/2)인 +9V를 공급하는 과정에서, 제1 내지 제3 N형 모스트랜지스터(NM71-NM73) 및 제1 내지 제3 P형 모스트랜지스터(PM71-PM73)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다.
도 19는 도 16의 셀 스위칭부(230)가 제1 공급전압(VDD)을 공급하는 과정을 설명하기 위해 나타내 보인 도면이다. 도 19에서 도 16과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 19를 참조하면, 제1 공급전압(VDD)이 +18V인 경우, 불휘발성 메모리셀에 제1 공급전압(VDD), 즉 +18V를 공급하기 위해, 제1 P형 모스트랜지스터(PM71)의 게이트에 제1 제어신호(CTRP1)로서의 +12V를 인가하고, 제2 P형 모스트랜지스터(PM72)의 게이트에 제2 제어신호(CTRP2)로서의 +9V를 인가하며, 그리고 제3 P형 모스트랜지스터(PM73)의 게이트에 제3 제어신호(CTRP3)로서의 +3V를 인가한다. 그리고 제1 N형 모스트랜지스터(NM71)의 게이트에 제4 제어신호(CTRN1)로서의 0V를 인가하고, 제2 N형 모스트랜지스터(NM72)의 게이트에 제5 제어신호(CTRN2)로서의 +9V를 인가하며, 그리고 제3 N형 모스트랜지스터(NM73)의 게이트에 제6 제어신호(CTRN3)로서의 +9V를 인가한다.
이와 같은 제어신호들의 인가에 의해, 제1 P형 모스트랜지스터(PM71), 제2 P형 모스트랜지스터(PM72), 및 제3 P형 모스트랜지스터(PM73)는 모두 턴 온 된다. 반면에 제1 N형 모스트랜지스터(NM71), 제2 N형 모스트랜지스터(NM72), 및 제3 N형 모스트랜지스터(NM73)는 모두 턴 오프된다. 이에 따라 제3 노드(N63)에는 제1 P형 모스트랜지스터(PM71) 및 제2 P형 모스트랜지스터(PM72)를 통해 제1 공급전압(VDD)인 +18V가 인가되고, 제3 노드(N63)에 결합되는 출력라인을 통해 +18V가 불휘발성 메모리셀로 공급된다. 제3 P형 모스트랜지스터(PM73)가 턴 온 됨에 따라, 제3 P형 모스트랜지스터(PM73)의 소스에 인가되는 제2 공급전압(VDD/2)은 제1 노드(N61)에 인가된다.
위와 같은 동작 과정에서, 제1 N형 모스트랜지스터(NM71)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 0V 및 +9V가 된다. 제2 N형 모스트랜지스터(NM72)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차도 각각 0V 및 +9V가 된다. 제3 N형 모스트랜지스터(NM73)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차도 또한 각각 0V 및 +9V가 된다. 제1 P형 모스트랜지스터(PM71)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 -6V 및 0V가 된다. 제2 P형 모스트랜지스터(PM72)의 게이트-소스 사이 및 드레인-소스 사이에서의 전위차는 각각 -9V 및 0V가 된다. 제3 P형 모스트랜지스터(PM73)의 게이트-소스 사이 및 드레인-소스 사이의 전위차는 각각 -6V 및 0V가 된다. 따라서 불휘발성 메모리셀로 제1 공급전압(VDD)인 +18V를 공급하는 과정에서, 제1 내지 제3 N형 모스트랜지스터(NM71-NM73) 및 제1 내지 제3 P형 모스트랜지스터(PM71-PM73)의 게이트-소스 사이 및 드레인-소스 사이에는 중전압용 모스트랜지스터에서의 접합 브레이크다운전압인 대략 10V보다 작은 크기의 전압이 인가된다. 이와 같이 대략 18V의 접합 브레이크다운전압을 갖는 고전압용 모스트랜지스터를 사용할 필요 없이, 중전압용 모스트랜지스터만을 사용하여 셀 스위칭부(230)를 구현할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
200...전압공급장치 210...바이어스 발생부
220...제어신호 발생부 230...셀 스위칭부

Claims (25)

  1. 제1 공급전압을 분할하여 복수개의 분할된 공급전압들을 출력하는 바이어스 발생부;
    상기 분할된 공급전압들을 입력받아 복수개의 제어신호들을 발생시키는 제어신호 발생부; 및
    상기 제어신호들을 입력받아 불휘발성 메모리셀로 그라운드전압, 상기 제1 공급전압, 및 상기 제1 공급전압과 다른 크기의 제2 공급전압을 공급하는 셀 스위칭부를 포함하되,
    상기 바이어스 발생부, 제어신호 발생부, 및 셀 스위칭부를 구성하는 모스트랜지스터들은 7V 내지 15V의 내압을 갖는 중전압용 모스트랜지스터인 불휘발성 메모리셀의 전압공급장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 바이어스 발생부는,
    상기 제1 공급전압과 그라운드전압 사이에서 직렬로 결합되는 복수개의 레지스터들; 및
    상기 레지스터들 및 그라운드전압 사이에 배치되는 N형 모스트랜지스터를 포함하는 불휘발성 메모리셀의 전압공급장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 레지스터들은, 동일한 크기의 레지스턴스를 가지며, 그리고
    상기 분할된 공급전압들 각각은, 상기 레지스터들 사이의 노드에 결합되는 출력단을 통해 출력되는 불휘발성 메모리셀의 전압공급장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 N형 모스트랜지스터는, 소스와 벌크가 상호 결합되어 구성되는 불휘발성 메모리셀의 전압공급장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 레지스터들의 개수는 6개이고,
    상기 레지스터들 각각의 레지스턴스는 동일하며,
    상기 분할된 공급전압들은,
    상기 제1 공급전압의 (5/6)배인 제1 분할된 공급전압과, 상기 제1 공급전압의 (2/3)배인 제2 분할된 공급전압과, 상기 제1 공급전압의 (1/2)배인 제3 분할된 공급전압과, 상기 제1 공급전압의 (1/3)배인 제4 분할된 공급전압과, 그리고 상기 제1 공급전압의 (1/6)배인 제5 분할된 공급전압으로 이루어지는 불휘발성 메모리셀의 전압공급장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서, 상기 제어신호 발생부는,
    그라운드전압, 제1 인에이블 신호, 상기 제1 공급전압, 상기 제1 내지 제5 분할된 공급전압을 입력받아 제1 제어신호 및 제6 제어신호를 출력하는 제1 및 제6 제어신호 발생부;
    상기 그라운드전압, 제2 인에이블 신호, 상기 제3 분할된 공급전압, 및 상기 제5 분할된 공급전압을 입력받아 제2 제어신호를 출력하는 제2 제어신호 발생부; 및
    상기 그라운드전압, 제3 인에이블 신호, 상기 제3 분할된 공급전압, 및 상기 제5 분할된 공급전압을 입력받아 제3 제어신호를 출력하는 제3 제어신호 발생부를 포함하는 불휘발성 메모리셀의 전압공급장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제어신호 발생부는, 상기 제3 분할된 공급전압 및 제3 인에이블 신호를 각각 제5 제어신호 및 제4 제어신호로 출력하는 불휘발성 메모리셀의 전압공급장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 내지 제3 인에이블신호는, 상기 제4 분할된 공급전압과 같은 크기의 전압인 불휘발성 메모리셀의 전압공급장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 제1 및 제6 제어신호 발생부는,
    상기 제1 인에이블신호 또는 그라운드전압을 입력받는 제1 인버터;
    상기 제1 인버터의 출력단에 입력단이 결합되는 제2 인버터;
    상기 제2 인버터의 출력단에 입력단이 결합되는 제3 인버터;
    상기 제3 인버터의 출력단에 입력단이 결합되는 제4 인버터; 및
    상기 제4 인버터의 출력단에 입력단이 결합되는 제5 인버터를 포함하며,
    상기 제1 제어신호 및 제6 제어신호는, 각각 상기 제5 인버터의 출력단 및 제3 인버터의 출력단을 통해 출력되는 불휘발성 메모리셀의 전압공급장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 인버터는, 상기 제3 분할된 공급전압이 소스에 인가되는 제1 P형 모스트랜지스터와, 상기 제5 분할된 공급전압이 소스에 인가되는 제1 N형 모스트랜지스터로 구성되고,
    상기 제2 인버터는, 상기 제2 분할된 공급전압이 소스에 인가되는 제2 P형 모스트랜지스터와, 상기 제4 분할된 공급전압이 소스에 인가되는 제2 N형 모스트랜지스터로 구성되고,
    제3 인버터는, 상기 제1 분할된 공급전압이 소스에 인가되는 제3 P형 모스트랜지스터와, 상기 제3 분할된 공급전압이 소스에 인가되는 제3 N형 모스트랜지스터로 구성되고,
    제4 인버터는, 상기 제1 공급전압이 소스에 인가되는 제4 P형 모스트랜지스터와, 상기 제2 분할된 공급전압이 소스에 인가되는 제4 N형 모스트랜지스터로 구성되며, 그리고
    제5 인버터는, 상기 제1 공급전압이 소스에 인가되는 제5 P형 모스트랜지스터와, 상기 제2 분할된 공급전압이 소스에 인가되는 제5 N형 모스트랜지스터로 구성되는 휘발성 메모리셀의 전압공급장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 내지 제5 N형 모스트랜지스터와 상기 제1 내지 제5 P형 모스트랜지스터의 소스 및 벌크는 상호 결합되는 불휘발성 메모리셀의 전압공급장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 N형 모스트랜지스터는 상기 제1 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 갖고,
    상기 제2 N형 모스트랜지스터는 상기 제2 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 갖고,
    상기 제3 N형 모스트랜지스터는 상기 제3 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 갖고,
    상기 제4 N형 모스트랜지스터는 상기 제4 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 가지며, 그리고
    상기 제5 N형 모스트랜지스터는 상기 제5 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 갖는 불휘발성 메모리셀의 전압공급장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2 제어신호 발생부는, 상기 제2 인에이블신호 또는 그라운드전압을 입력받아 상기 제2 제어신호를 출력하는 인버터를 포함하되,
    상기 인버터는, 상기 제3 분할된 공급전압이 소스에 인가되는 P형 모스트랜지스터와, 상기 제5 분할된 공급전압이 소스에 인가되는 N형 모스트랜지스터로 구성되는 불휘발성 메모리셀의 전압공급장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 N형 모스트랜지스터와 상기 P형 모스트랜지스터의 소스 및 벌크는 상호 결합되는 불휘발성 메모리셀의 전압공급장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 N형 모스트랜지스터는 상기 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 갖는 불휘발성 메모리셀의 전압공급장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제3 제어신호 발생부는, 상기 제3 인에이블신호 또는 그라운드전압을 입력받는 제1 인버터; 및
    상기 제1 인버터의 출력단에 입력단이 결합되고, 출력단을 통해 상기 제2 제어신호를 출력하는 제2 인버터를 포함하는 불휘발성 메모리셀의 전압공급장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1 인버터는, 상기 제3 분할된 공급전압이 소스에 인가되는 제1 P형 모스트랜지스터와, 상기 제5 분할된 공급전압이 소스에 인가되는 제1 N형 모스트랜지스터로 구성되며,
    상기 제2 인버터는, 상기 제3 분할된 공급전압이 소스에 인가되는 제2 P형 모스트랜지스터와, 상기 제5 분할된 공급전압이 소스에 인가되는 제2 N형 모스트랜지스터로 구성되는 불휘발성 메모리셀의 전압공급장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제1 및 제2 N형 모스트랜지스터와 상기 제1 및 제2 P형 모스트랜지스터의 소스 및 벌크는 상호 결합되는 불휘발성 메모리셀의 전압공급장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1 N형 모스트랜지스터는 상기 제1 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 가지며,
    상기 제2 N형 모스트랜지스터는 상기 제2 P형 모스트랜지스터보다 높은 트랜스컨덕턴스를 갖는 불휘발성 메모리셀의 전압공급장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 셀 스위칭부는,
    게이트, 드레인, 및 소스가 각각 상기 제4 제어신호, 제1 노드, 및 그라운드전압에 결합되는 제1 N형 모스트랜지스터;
    게이트, 드레인, 및 소스가 각각 상기 제5 제어신호, 제3 노드, 및 상기 제1 노드에 결합되는 제2 N형 모스트랜지스터;
    게이트, 드레인, 및 소스가 각각 상기 제6 제어신호, 제2 노드, 및 제2 공급전압에 결합되는 제3 N형 모스트랜지스터;
    게이트, 드레인, 및 소스가 각각 상기 제1 제어신호, 제1 공급전압, 및 상기 제2 노드에 결합되는 제1 P형 모스트랜지스터;
    게이트, 드레인, 및 소스가 각각 상기 제2 제어신호, 상기 제2 노드, 상기 제3 노드에 결합되는 제2 P형 모스트랜지스터; 및
    게이트, 드레인, 및 소스가 각각 상기 제3 제어신호, 상기 제1 노드, 및 제3 공급전압에 결합되는 제3 P형 모스트랜지스터를 포함하는 불휘발성 메모리셀의 전압공급장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제2 공급전압 및 제3 공급전압은 상기 제1 공급전압의 1/2의 크기를 갖는 불휘발성 메모리셀의 전압공급장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 내지 제3 N형 모스트랜지스터 및 제1 내지 제3 P형 모스트랜지스터의 소스 및 벌크는 상호 결합되는 불휘발성 메모리셀의 전압공급장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 제3 노드에 결합되어 불휘발성 메모리셀로 상기 그라운드전압, 제1 공급전압, 및 제2 공급전압 중 어느 하나의 전압을 선택적으로 공급하는 출력라인을 더 포함하는 불휘발성 메모리셀의 전압공급장치.
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