CN114448423A - 一种电平移位电路 - Google Patents
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Abstract
本发明涉及集成电路技术领域，尤其涉及一种电平移位电路，本发明相对于传统的电路增加了第一钳位电路和第二钳位电路，通过两个串联的栅源电压把IO接口电压至少降低两个阈值电压，这样确保第一NMOS管和第二NMOS管可以采用更低耐压的器件；增加了互钳下拉NMOS管，可以确保第一节点NET1和第二节点NET2的电压最高达到电源或者最低达到地，避免出现中间电压造成电路大漏电。通过这些措施，选用的第一NMOS管和第二NMOS管的器件耐压要比传统的电路中相应的器件耐压要低。低耐压的器件具有更低的阈值电压，更容易在低电平CORE电压信号的控制下发生沟道导通，实现电平移位功能。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种电平移位电路。
背景技术
在SOC系统内，一般使用电压转换电路把较高电平的IO接口电压转变为较低电平的内部电路CORE电压。因此，系统往往存在多个电平不同的电压域，每个电压域内MOS管的耐压值可能不相同，这样可以在每个电压域内实现最小电路面积，降低芯片成本。由于涉及到不同的工作电压，不同电压域的信号之间需要进行电平移位，保证信号翻转的准确性。电平移位电路成为联系两个不同电压域电路的唯一选择。
传统的电平移位电路如图2所示。倒相器INV1A_1P2、INV2A_1P2的电源电压为CORE电压，器件的耐压值较低，这里假设为1.2V(1P2)；它们串联在一起，产生低电平的输入正反相信号。倒相器INV3A_3P3、INV4A_3P3的电源电压为IO接口电压，器件耐压值较高，这里假设为3.3V(3P3)；它们串联在一起，产生高电平的缓冲输出信号。NMOS管NM1A_3P3和NM2A_3P3，PMOS管PM1A_3P3和PM2A_3P3，这四个器件耐压为IO接口电压。低电平的输入正反相信号控制NMOS管NM1A_3P3和NM2A_3P3的栅极，使得PMOS管PM1A_3P3和PM2A_3P3的漏极或者栅极电位发生翻转，翻转后的信号通过倒相器INV3A_3P3和INV4A_3P3的缓冲，在输出端实现不同电平信号之间的电平移位。
在实现信号电平移位的过程中，往往采用低电平的输入正反相信号电压驱动高耐压的器件，而高耐压器件一般具有较高的阈值电压。如果系统内部的CORE电压较低，由CORE电路得到的低电平输入正反相信号可能无法使高耐压的器件发生沟道导通，从而无法实现电平移位功能。这种情况在更先进的工艺下，如IO接口为3.3V的22nm及更小线宽工艺，内部CORE电压只有0.8V，甚至更低；采用图2的电路结构，电平移位功能无法准确实现的问题更加严重。
发明内容
本发明提供了一种电平移位电路，能够准确实现低电平CORE电压到高电平IO电压的电平移位。
为了实现本发明的目的，所采用的技术方案是，一种电平移位电路，包括第一倒相器INV1B_0P8、第二倒相器INV2B_0P8、第三倒相器INV3B_3P3、第四倒相器INV4B_3P3、第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5、第二NMOS管NM2B_2P5、第一钳位电路、第二钳位电路和互钳下拉NMOS管，所述的第一倒相器INV1B_0P8和第二倒相器INV2B_0P8产生电平移位所需的输入正反相信号，第三倒相器INV3B_3P3和第四倒相器INV4B_3P对输出电平移位信号进行缓冲，第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5实现信号由低电平到高电平的转换，第一钳位电路用于保证第一NMOS管NM1B_2P5的漏极电压不超过自身的耐压值，第二钳位电路用于保证第二NMOS管NM2B_2P5的漏极电压不超过自身的耐压值，互钳下拉NMOS管用于保证第三倒相器INV3B_3P3的输入电压下拉到地。
作为本发明的优化方案，第一钳位电路包括第三NMOS管NM3B_3P3和第五NMOS管NM5B_3P3，第五NMOS管NM5B_3P3的栅极接IO电压VIN_3P3，第五NMOS管NM5B_3P3的漏极接第一PMOS管PM1B_3P3的漏极，第五NMOS管NM5B_3P3的源极接第三NMOS管NM3B_3P3的漏极，第三NMOS管NM3B_3P3的栅极和漏极短接，第三NMOS管NM3B_3P3的源极接第一NMOS管NM1B_2P5的漏极。
作为本发明的优化方案，第二钳位电路包括第四NMOS管NM4B_3P3和第六NMOS管NM6B_3P3，第六NMOS管NM6B_3P3的栅极接IO电压VIN_3P3，第六NMOS管NM6B_3P3的漏极接第二PMOS管PM2B_3P3的漏极，第六NMOS管NM6B_3P3的源极接第四NMOS管NM4B_3P3的漏极，第四NMOS管NM4B_3P3的栅极和漏极短接，第四NMOS管NM4B_3P3的源极接第二NMOS管NM2B_2P5的漏极。
作为本发明的优化方案，互钳下拉NMOS管包括第七NMOS管NM7B_3P3和第八NMOS管NM8B_3P3，第七NMOS管NM7B_3P3的漏极、第二PMOS管PM2B_3P3的栅极和第一PMOS管PM1B_3P3的漏极三者的连接点形成第一节点NET1，第八NMOS管NM8B_3P3的漏极、第一PMOS管PM1B_3P3栅极和第二PMOS管PM2B_3P3的漏极三者的连接点形成第二节点NET2，第七NMOS管NM7B_3P3的栅极接第二节点NET2，第七NMOS管NM7B_3P3的漏极接第一节点NET1，第七NMOS管NM7B_3P3的源极接地，第八NMOS管NM8B_3P3的栅极接第一节点NET1，第八NMOS管NM8B_3P3的漏极接第二节点NET2，第八NMOS管NM8B_3P3的源极接地。
作为本发明的优化方案，第一倒相器INV1B_0P8的输入端接输入信号IN_B、第二倒相器INV2B_0P8的输入端接第一倒相器INV1B_0P8的输出端，第二倒相器INV2B_0P8的输出端接第一NMOS管NM1B_2P5的栅极。
作为本发明的优化方案，第三倒相器INV3B_3P3的输入端接第二节点NET2，第四倒相器INV4B_3P3的输入端接第三倒相器INV3B_3P3的输出端。
作为本发明的优化方案，第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5的耐压均低于IO接口电压。
作为本发明的优化方案，第一倒相器INV1B_0P8和第二倒相器INV2B_0P8的电源电压均为CORE电压。
作为本发明的优化方案，第一PMOS管PM1B_3P3和第二PMOS管PM2B_3P3的耐压均为IO接口电压。
作为本发明的优化方案，第三倒相器INV3B_3P3和第四倒相器INV4B_3P3的电源电压均为IO接口电压，第三倒相器INV3B_3P3和第四倒相器INV4B_3P3的耐压均为IO接口电压。
本发明具有积极的效果：1)本发明相对于传统的电路增加了第一钳位电路和第二钳位电路，通过两个串联的栅源电压把IO接口电压至少降低两个阈值电压，这样确保第一NMOS管和第二NMOS管可以采用更低耐压的器件；增加了互钳下拉NMOS管，可以确保第一节点NET1和第二节点NET2的电压最高达到电源或者最低达到地，避免出现中间电压造成电路大漏电。通过这些措施，选用的第一NMOS管和第二NMOS管的器件耐压要比传统的电路中相应的器件耐压3P3要低。低耐压的器件具有更低的阈值电压，更容易在低电平CORE电压信号的控制下发生沟道导通，实现电平移位功能。
2)本发明增加的六个器件，器件尺寸很小，没有带来明显的面积增加。另外，耐压2P5的器件相对于耐压3P3的器件，在版图结构上是一样的，仅仅是最小沟道长度存在区别，没有增加额外的光刻层次，几乎没有增加芯片成本；
3)本发明通过电路结构的微小变化，能够准确实现低电平CORE电压到高电平IO电压的电平移位。特别在更先进的工艺下，本发明的电路结构更容易实现信号电平移位。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明的电路结构示意图；
图2是传统的电路结构示意图。
具体实施方式
如图1所示，本发明公开了一种电平移位电路，包括第一倒相器INV1B_0P8、第二倒相器INV2B_0P8、第三倒相器INV3B_3P3、第四倒相器INV4B_3P3、第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5、第二NMOS管NM2B_2P5、第一钳位电路、第二钳位电路和互钳下拉NMOS管，第一倒相器INV1B_0P8和第二倒相器INV2B_0P8产生电平移位所需的输入正反相信号，第三倒相器INV3B_3P3和第四倒相器INV4B_3P3对输出电平移位信号进行缓冲，第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5实现信号由低电平到高电平的转换，第一钳位电路用于保证第一NMOS管NM1B_2P5的漏极电压不超过自身的耐压值，第二钳位电路用于保证第二NMOS管NM2B_2P5的漏极电压不超过自身的耐压值，互钳下拉NMOS管用于保证第三倒相器INV3B_3P3的输入电压下拉到地。
第一钳位电路包括第三NMOS管NM3B_3P3和第五NMOS管NM5B_3P3，第五NMOS管NM5B_3P3的栅极接IO电压VIN_3P3，第五NMOS管NM5B_3P3的漏极接第一PMOS管PM1B_3P3的漏极，第五NMOS管NM5B_3P3的源极接第三NMOS管NM3B_3P3的漏极，第三NMOS管NM3B_3P3的栅极和漏极短接，第三NMOS管NM3B_3P3的源极接第一NMOS管NM1B_2P5的漏极。第一钳位电路由多个耐压为IO接口电压的NMOS管串联组成，可降低IO接口电压。当第一NMOS管NM1B_2P5导通时，第五NMOS管NM5B_3P3工作于深度线性区，它的栅源电压略大于管子的阈值电压；第三NMOS管NM3B_3P3工作于饱和区，其栅源电压大于管子的阈值电压。当第一NMOS管NM1B_2P5截止时，第三NMOS管NM3B_3P3和第五NMOS管NM5B_3P3均工作于亚阈值区，其栅源电压等于阈值电压。IO电压VIN_3P3减去第五NMOS管NM5B_3P3的栅源电压，再减去第三NMOS管NM3B_3P3的栅源电压，最终第一NMOS管NM1B_2P5的漏端电压比IO接口电压至少降低两个阈值电压。第一钳位电路的器件耐压为IO接口电压VIN_3P3，通过两个串联的栅源电压，它把IO接口电压降低两个阈值电压，保证第一NMOS管的漏极电压不超过其耐压值。
第二钳位电路包括第四NMOS管NM4B_3P3和第六NMOS管NM6B_3P3，第六NMOS管NM6B_3P3的栅极接IO电压VIN_3P3，第六NMOS管NM6B_3P3的漏极接第二PMOS管PM2B_3P3的漏极，第六NMOS管NM6B_3P3的源极接第四NMOS管NM4B_3P3的漏极，第四NMOS管NM4B_3P3的栅极和漏极短接，第四NMOS管NM4B_3P3的源极接第二NMOS管NM2B_2P5的漏极。第二钳位电路由多个耐压为IO接口电压的NMOS管串联组成，降低IO接口电压。当第二NMOS管NM2B_2P5导通时，第六NMOS管NM6B_3P3工作于深度线性区，它的栅源电压略大于管子的阈值电压；第四NMOS管NM4B_3P3工作于饱和区，其栅源电压大于管子的阈值电压。当第一NMOS管NM1B_2P5截止时，第六NMOS管NM6B_3P3和第四NMOS管NM4B_3P3均工作于亚阈值区，其栅源电压等于阈值电压。IO电压VIN_3P3减去第六NMOS管NM6B_3P3的栅源电压，再减去第四NMOS管NM4B_3P3的栅源电压，最终第二NMOS管NM2B_2P5的漏端电压比IO接口电压至少降低两个阈值电压。第二钳位电路的器件耐压为IO接口电压VIN_3P3，通过两个串联的栅源电压，它把IO接口电压降低两个阈值电压，保证第二NMOS管的漏极电压不超过其耐压值。
互钳下拉NMOS管包括第七NMOS管NM7B_3P3和第八NMOS管NM8B_3P3，第七NMOS管NM7B_3P3的漏极、第二PMOS管PM2B_3P3的栅极和第一PMOS管PM1B_3P3的漏极三者的连接点形成第一节点NET1，第八NMOS管NM8B_3P3的漏极、第一PMOS管PM1B_3P3栅极和第二PMOS管PM2B_3P3的漏极三者的连接点形成第二节点NET2，第七NMOS管NM7B_3P3的栅极接第二节点NET2，第七NMOS管NM7B_3P3的漏极接第一节点NET1，第七NMOS管NM7B_3P3的源极接地，第八NMOS管NM8B_3P3的栅极接第一节点NET1，第八NMOS管NM8B_3P3的漏极接第二节点NET2，第八NMOS管NM8B_3P3的源极接地。互钳下拉NMOS管保证第三倒相器INV3B_3P3的输入电压能够下拉到地，避免出现中间电位导致第三倒相器INV3B_3P3出现大电流。互钳下拉NMOS管同时保证第一节点NET1和第二节点NET2的电压能够下拉到地。
第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5均为一种中等耐压的NMOS管。第一NMOS管NM1B_2P5采用比IO接口电压更低耐压的器件，确保在CORE电压的控制下沟道能够导通。第二NMOS管NM2B_2P5采用比IO接口电压更低耐压的器件，确保在CORE电压的控制下沟道能够导通。第一NMOS管NM1B_2P5的栅极接第二倒相器INV2B_0P8的输出，漏极接第三NMOS管NM3B_3P3的源极，其源极接地。第一NMOS管NM1B_2P5的耐压比IO接口电压低两个阈值电压，2P5表示器件耐压低于3P3器件耐压，其阈值电压也低，在内部CORE电压的驱动下沟道能够正确导通，使信号翻转；同时，耐压2P5的器件相对于耐压3P3的器件，在版图结构上是一样的，仅仅是最小沟道长度存在区别，没有增加额外的光刻层次，几乎没有增加芯片成本。第二NMOS管NM2B_2P5的栅极接第一倒相器INV1B_0P8的输出，漏极接第四NMOS管NM4B_3P3的源极，其源极接地。第二NMOS管NM2B_2P5的耐压比IO接口电压低两个阈值电压器件耐压低，2P5表示器件耐压低于3P3器件耐压，其阈值电压也低，在内部CORE电压的驱动下沟道能够正确导通，使信号翻转；同时，耐压2P5的器件相对于耐压3P3的器件，在版图结构上是一样的，仅仅是沟道长度存在区别，没有增加额外的光刻层次，几乎没有增加芯片成本。
第一PMOS管PM1B_3P3的栅极接第二节点NET2，漏极接第一节点NET1，源极接IO电压VIN_3P3。第二PMOS管PM2B_3P3的栅极接第一节点NET1，漏极接第二节点NET2，源极接IO电压VIN_3P3。第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5共同作用，实现信号由低电平到高电平的转换。
第一倒相器INV1B_0P8的输入端接输入信号IN_B、第二倒相器INV2B_0P8的输入端接第一倒相器INV1B_0P8的输出端，第二倒相器INV2B_0P8的输出端接第一NMOS管NM1B_2P5的栅极。第一倒相器INV1B_0P8和第二倒相器INV2B_0P8的电源电压均为CORE电压，第一倒相器INV1B_0P8和第二倒相器INV2B_0P8的耐压较低。第一倒相器INV1B_0P8和第二倒相器INV2B_0P8产生电平移位所需的输入正反相信号。第一倒相器INV1B_0P8的电源电压接内部CORE电压。它的器件耐压为内部CORE电压，0P8表示CORE电路器件的耐压值更低，如0.8V。
第二倒相器INV2B_0P8的电源电压接内部CORE电压。它的器件耐压为内部CORE电压，0P8表示CORE电路器件的耐压值更低，如0.8V
第三倒相器INV3B_3P3的输入端接第二节点NET2，第四倒相器INV4B_3P3的输入端接第三倒相器INV3B_3P3的输出端。第三倒相器INV3B_3P3和第四倒相器INV4B_3P3的耐压较高，电源电压接IO接口电压。
理论上，根据低电平CORE电压的需求，第一钳位电路和所述的第二钳位电路可以进一步串联更多的栅漏短接NMOS管，以获得所述第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5在CORE电压的控制下发生沟道导通所需的阈值电压以及所对应的器件耐压，满足这样要求的电路结构都可以实现本发明的电路。图1仅仅是本发明的一个具体实施例，所有符合权利要求书的实施例都落入本专利的保护范围。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种电平移位电路，其特征在于：包括第一倒相器INV1B_0P8、第二倒相器INV2B_0P8、第三倒相器INV3B_3P3、第四倒相器INV4B_3P3、第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5、第二NMOS管NM2B_2P5、第一钳位电路、第二钳位电路和互钳下拉NMOS管，所述的第一倒相器INV1B_0P8和第二倒相器INV2B_0P8产生电平移位所需的输入正反相信号，第三倒相器INV3B_3P3和第四倒相器INV4B_3P3对输出电平移位信号进行缓冲，第一PMOS管PM1B_3P3、第二PMOS管PM2B_3P3、第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5实现信号由低电平到高电平的转换，第一钳位电路用于保证第一NMOS管NM1B_2P5的漏极电压不超过自身的耐压值，第二钳位电路用于保证第二NMOS管NM2B_2P5的漏极电压不超过自身的耐压值，互钳下拉NMOS管用于保证第三倒相器INV3B_3P3的输入电压下拉到地。
2.根据权利要求1所述的一种电平移位电路，其特征在于：第一钳位电路包括第三NMOS管NM3B_3P3和第五NMOS管NM5B_3P3，第五NMOS管NM5B_3P3的栅极接IO电压VIN_3P3，第五NMOS管NM5B_3P3的漏极接第一PMOS管PM1B_3P3的漏极，第五NMOS管NM5B_3P3的源极接第三NMOS管NM3B_3P3的漏极，第三NMOS管NM3B_3P3的栅极和漏极短接，第三NMOS管NM3B_3P3的源极接第一NMOS管NM1B_2P5的漏极。
3.根据权利要求2所述的一种电平移位电路，其特征在于：第二钳位电路包括第四NMOS管NM4B_3P3和第六NMOS管NM6B_3P3，第六NMOS管NM6B_3P3的栅极接IO电压VIN_3P3，第六NMOS管NM6B_3P3的漏极接第二PMOS管PM2B_3P3的漏极，第六NMOS管NM6B_3P3的源极接第四NMOS管NM4B_3P3的漏极，第四NMOS管NM4B_3P3的栅极和漏极短接，第四NMOS管NM4B_3P3的源极接第二NMOS管NM2B_2P5的漏极。
4.根据权利要求3所述的一种电平移位电路，其特征在于：互钳下拉NMOS管包括第七NMOS管NM7B_3P3和第八NMOS管NM8B_3P3，第七NMOS管NM7B_3P3的漏极、第二PMOS管PM2B_3P3的栅极和第一PMOS管PM1B_3P3的漏极三者的连接点形成第一节点NET1，第八NMOS管NM8B_3P3的漏极、第一PMOS管PM1B_3P3栅极和第二PMOS管PM2B_3P3的漏极三者的连接点形成第二节点NET2，第七NMOS管NM7B_3P3的栅极接第二节点NET2，第七NMOS管NM7B_3P3的漏极接第一节点NET1，第七NMOS管NM7B_3P3的源极接地，第八NMOS管NM8B_3P3的栅极接第一节点NET1，第八NMOS管NM8B_3P3的漏极接第二节点NET2，第八NMOS管NM8B_3P3的源极接地。
5.根据权利要求4所述的一种电平移位电路，其特征在于：第一倒相器INV1B_0P8的输入端接输入信号IN_B、第二倒相器INV2B_0P8的输入端接第一倒相器INV1B_0P8的输出端，第二倒相器INV2B_0P8的输出端接第一NMOS管NM1B_2P5的栅极。
6.根据权利要求5所述的一种电平移位电路，其特征在于：第三倒相器INV3B_3P3的输入端接第二节点NET2，第四倒相器INV4B_3P3的输入端接第三倒相器INV3B_3P3的输出端。
7.根据权利要求6所述的一种电平移位电路，其特征在于：第一NMOS管NM1B_2P5和第二NMOS管NM2B_2P5的耐压均低于IO接口电压。
8.根据权利要求7所述的一种电平移位电路，其特征在于：第一倒相器INV1B_0P8和第二倒相器INV2B_0P8的电源电压均为CORE电压。
9.根据权利要求8所述的一种电平移位电路，其特征在于：第一PMOS管PM1B_3P3和第二PMOS管PM2B_3P3的耐压均为IO接口电压。
10.根据权利要求9所述的一种电平移位电路，其特征在于：第三倒相器INV3B_3P3和第四倒相器INV4B_3P3的电源电压均为IO接口电压，第三倒相器INV3B_3P3和第四倒相器INV4B_3P3的耐压均为IO接口电压。
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|---|---|---|---|
| CN202210125890.3A CN114448423A (zh) | 2022-02-10 | 2022-02-10 | 一种电平移位电路 |
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| CN202210125890.3A CN114448423A (zh) | 2022-02-10 | 2022-02-10 | 一种电平移位电路 |
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| CN114448423A true CN114448423A (zh) | 2022-05-06 |
Family
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Family Applications (1)
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2022
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