CN110010180B - 存储器装置 - Google Patents

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Abstract

本发明提出一种存储器装置。所述存储器装置包括至少一存储器组、至少一第一地址解码器组以及至少一第二地址解码器组。每个至少一存储器组包括多个存储单元阵列。每个第二地址解码器组包括多个第二地址解码器。所述至少一第二地址解码器组接收多个行选择线以对所述至少一存储单元阵列中的存储单元进行存取操作。所述行选择线被区分为多个行选择线群，且每个行选择线群分别分配给对应的所述第二地址解码器，其中每个行选择线群中所分配的行选择线的数量小于所述行选择线的总数。

Description

存储器装置
技术领域
本发明涉及一种存储器技术，尤其涉及一种存储器装置。
背景技术
现今的电子装置通常需要能够迅速地处理大量数据，且对于电子装置的尺寸也是希望朝向轻薄短小来设计。因此，使用于电子装置中的半导体存储器装置也希望能够在具备大容量的情形下仍有较小的体积。
半导体存储器装置大致上可根据其操作性质而分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置在未被施加电源的情况下会丢失所存储的数据，而非易失性存储器装置即使在不再被施加电源时仍能够保留所存储的数据。在设计半导体存储器装置的电路结构时，地址解码器通常会设置于存储单元阵列的周围，以缩小芯片尺寸。若是将所有的地址解码器(如，X解码器及Y解码器)皆设置在存储单元阵列的同侧时，可以有效地缩小芯片尺寸。但是，由于位于存储单元阵列同侧的接线众多且过于复杂，可能导致半导体存储器装置的电路结构难以进行布线规划。
发明内容
有鉴于此，本发明提供一种存储器装置，其适度地减少地址解码器(尤其是，Y解码器)的接线数量以降低地址解码器所占用的逻辑电路面积，从而降低存储器装置的设计难度。
本发明的存储器装置包括至少一存储器组、至少一第一地址解码器组以及至少一第二地址解码器组。每个至少一存储器组包括多个存储单元阵列。第一地址解码器组耦接至少一存储器组。每个第一地址解码器组包括多个第一地址解码器。至少一第二地址解码器组耦接所述至少一存储器组。每个第二地址解码器组包括多个第二地址解码器。所述至少一第二地址解码器组接收多个行选择线以对所述存储单元阵列中的存储单元进行存取操作。所述多个行选择线被区分为多个行选择线群，且每个行选择线群分别分配给对应的所述第二地址解码器，其中每个行选择线群中所分配的行选择线的数量小于所述行选择线的总数。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是符合一实施例的一种存储器装置的方块图；
图2是符合一种实施例的图1中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图；
图3是符合另一种实施例的图1中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图；
图4是依照本发明第一实施例的一种存储器装置的方块图；
图5是图4中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图；
图6是依照本发明第二实施例的一种存储器装置的方块图；
图7是图6中子数据放大器SubAMP的电路图；
图8为数据切换电路与周边电路的电路图。
附图标记说明
100、400、600：存储器装置
110A、410A、610A：存储器组A
110B、410B、610B：存储器组B
110C、410C、610C：存储器组C
110D、410D、610D：存储器组D
120：行地址缓冲器
130：行地址解码器
211、511：存储单元阵列1
212、512：存储单元阵列2
213、513：存储单元阵列3
214、514：存储单元阵列4
215、515：存储单元阵列5
220、520：感应放大器组
230：数据切换电路
531～534、YDEC：第二地址解码器
821～824：箭头
Addi、ADDi：存储器地址信号
XDEC：第一地址解码器
XDECs：第一地址解码器组
YDECs：第二地址解码器组
SAs：感应放大器组
SA：感应放大器
EG1：存储器组的第一边
EG2：存储器组的第二边
LDQAiN_0、LDQAjN_1、LDQAiN_2、LDQAjN_3、LDQAmN_0、LDQAnN_1、LDQAmN_2、LDQAnN_3、LDQAiT_0、LDQAjT_1、LDQAiT_2、LDQAjT_3、LDQAmT_0、LDQAnT_1、LDQAmT_2、LDQAnT_3、LDQ_N、LDQ_T：本地数据信号线
MDQiN、MDQiT、MDQjN、MDQjT、MDQmN、MDQmT、MDQnN、MDQnT：全球数据信号线
QDQiT：全球数据品质信号线
CSLG1～CSLG4：行选择线群
CSL、CSL00～CS63、CSL00～CSL15、CSL16～CSL31、CSL32～CSL47、CSL48～CSL63：行选择线
CSLA、CSLB、CSLC、CSLD：行选择线的信号
RWAMP：读写放大器
650、SubAMP：子数据放大器
M1：第一晶体管
M2：第二晶体管
MC1：控制晶体管
SDAE：子数据放大器的启动信号
Aj(A)：存储器组A中的存储器地址
Ak(B)：存储器组B中的存储器地址
Al(C)：存储器组C中的存储器地址
Am(D)：存储器组D中的存储器地址
Write：写入操作
CMD：外部的电子装置下达给存储器装置的指令
DQr：外部的电子装置传送给存储器装置的数据数值
A1～A8、B1～B8、C1～C8、D1～D8：数据
MDQSA、MDQSB、MDQSC、MDQSD、MDQS：本地数据信号线与全球数据信号线之间的切换信号
LDQAiN/T_0,3、LDQBiN/T_0,3、LDQCiN/T_0,3、LDQDiN/T_0,3：本地数据信号线中的信号
MDQnN/T：全球数据信号线中的信号
BLN、BLT：位线
WLn、WLm：字线
MLN、MLT：第一组晶体管
MMN、MMT：第二组晶体管
MC：存储单元
CLK：时脉信号
VHF：预设电压
具体实施方式
图1是符合一实施例的一种存储器装置100的方块图。图2是符合一种实施例的图1中存储器组A 110A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图。依据数据是否会挥发来区分存储器的类型的话，存储器装置100可以是动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或是伪静态随机存取存储器(Pseudo SRAM)。依据存储器当中的存储单元元件来区分存储器的类型的话，存储器装置100可以是反及闸(NAND)型快闪存储器或是电阻式存储器。请同时参见图1及图2，存储器装置100包括至少一个存储器组、至少一个第一地址解码器组XDECs以及至少一个第二地址解码器组YDECs。每个第一地址解码器组XDECs包括多个第一地址解码器XDEC(又称为，X轴地址解码器)。第一地址解码器XDEC也可以称为字线解码器(word line decoder)。每个第二地址解码器组YDECs包括多个第二地址解码器YDEC(又称为，Y轴地址解码器)。第二地址解码器YDEC也可以称为行选择线解码器(column select line decoder)。本实施例以四个存储器组(存储器组A 110A、存储器组B 110B、存储器组C 110C与存储器组D 110D)作为上述存储器组的举例。存储器装置100还包括用来放大数据信号的多个读写放大器RWAMP。这些读写放大器RWAMP设置于存储器组A 110A与存储器组B 110B之间以及存储器组C 110C与存储器组D110D之间。读写放大器RWAMP可增强全球数据信号线当中的信号，从而避免信号衰减。第一地址解码器XDEC可沿着存储器组A 110A的第一边EG1进行设置，第二地址解码器YDEC可沿着存储器组A 110A的第二边EG2进行设置。第一地址解码器XDEC的设置位置所接近的第一边EG1不同于第二地址解码器YDEC的设置位置所接近第二边EG2。换句话说，第一地址解码器XDEC相对于存储器组为纵向设置，而第二地址解码器YDEC相对于存储器组则为横向设置。
图2是图1中存储器组A 110A的详细结构图。存储器组A 110A包括存储单元阵列1211至存储单元阵列5 215。存储器组A 110A还包括多个感应放大器组SAs 220。每个感应放大器组SAs 220皆设置在两个存储单元阵列之间。例如，存储单元阵列211与存储单元阵列212之间、存储单元阵列212与存储单元阵列213之间、存储单元阵列213与存储单元阵列214之间以及存储单元阵列214与存储单元阵列215之间皆设置感应放大器组SAs 220。每个感应放大器组SAs 220中包括多个感应放大器。感应放大器的数量随着存储单元阵列中的存储单元的数量而定。
图1的存储器装置100还包括行地址缓冲器(Column address buffer)120以及行地址解码器(Column address decoder)130。行地址缓冲器120从外部(例如，装设存储器装置100的电子装置)获得存储器地址信号Addi，并暂存存储器地址信号Addi。行地址解码器130将存储器地址信号Addi进行解码并将其转换为行选择信号，且将这些行选择信号提供到行选择线(column select line)CSL。本实施例图1中的行选择线CSL可用来表示图2中的行选择线CSL00_00～CSL63_00以及CSL00_31～CSL63_31。本实施例的行选择线CSL由64条数据线组成。图2的存储器组A 110A中还包括多个数据切换电路230。图2的第二地址解码器YDEC通过两组行选择线(CSL00_00～CSL63_00以及CSL00_31～CSL63_31)以分别进行不同存储单元阵列的存取操作。详细来说，每个存储单元阵列212～215可按照行选择线CSL00_00～CSL63_00以及CSL00_31～CSL63_31的延伸方向分割为多个区块，并依据这些区块以及数据切换电路230来部分地进行存储单元存取的操作。第二地址解码器YDEC接收行选择线CSL00_00～CSL63_00以及CSL00_31～CSL63_31以选择对应的存储单元区块，并对经选择的存储单元区块来进行写入操作或读取操作，以通过本地数据信号线、全球数据信号线、全球数据品质信号线以及数据切换电路230来存取存储单元。
本实施例中，本地数据信号线包括LDQAiN_0、LDQAjN_1、LDQAiN_2、LDQAjN_3、LDQAmN_0、LDQAnN_1、LDQAmN_2、LDQAnN_3、LDQAiT_0、LDQAjT_1、LDQAiT_2、LDQAjT_3、LDQAmT_0、LDQAnT_1、LDQAmT_2以及LDQAnT_3；全球数据信号线包括MDQiN、MDQiT、MDQjN、MDQjT、MDQmN、MDQmT、MDQnN以及MDQnT；全球数据品质信号线包括QDQiT；i、j、m、n可以为正整数，且i可以是0～3其中之一、j可以是4～7其中之一、m可以是120～123其中之一，而n可以是124～127其中之一。也就是说，i、j、m、n可以被区分为四种不同数字，使得感应放大器组SAs可具备四种情形(case)。
图1及图2中的第二地址解码器YDEC皆设置在存储器组之间，例如，第二地址解码器YDEC设置在存储器组A 110A与存储器组B 110B之间以及存储器组C 110C与存储器组D110D之间。在存储器装置100的容量较大的情况下，图1中的电路结构可充分发挥功效。但是，在存储器装置100的容量较小的情况下，由于第二地址解码器YDEC与读写放大器RWAMP的数量众多，导致存储器装置100中的芯片尺寸相对较大，因而形成问题。为了解决此问题，可将第一地址解码器XDEC以及第二地址解码器YDEC设置在存储器组的相同边(例如，第一边EG1)上，如图3所示。
图3是符合另一种实施例的图1中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图。图3与图2之间的主要差异在于，第二地址解码器YDEC的设置位置接近存储器组A 110A的第一边EG1，且更为接近于第一地址解码器XDEC的设置位置。换句话说，可将第一地址解码器XDEC以及第二地址解码器YDEC皆以纵向配置的方式来实现。
在本实施例中，图3中的每个感应放大器组SAs会对应每个第二地址解码器YDEC来进行设置，且每个第二地址解码器YDEC皆耦接所有的行选择线CSL(例如，行选择线CSL00～CSL63)。本实施例的感应放大器组SAs具备四种情形，且这些情形皆需要第二地址解码器YDEC进行控制。如此一来，位于存储器组A 110A第一边EG1处的布线将会十分多且繁杂。也就是说，在第一边EG1处除了原有第一地址解码器XDEC的布线结构以外，还需要增加了第二地址解码器YDEC对于行选择线CSL的布线结构。这些布线无法设置在图3中存储器组A 110A的其他边，从而增加了对于存储器装置的设计难度。
由于感应放大器组SAs需要第二地址解码器YDEC进行控制，且第二地址解码器YDEC所对应设置的存储单元阵列实际上不需要全部64条的行选择线CSL来进行地址选择，因此本发明实施例便利用感应放大器组SAs中的情形的数量(如，四种情形)来将64条行选择线CSL区分为4组行选择线群CSLG1～CSLG4，每组行选择线群便仅具备16条行选择线CSL，并将这些行选择线群CSLG1～CSLG4分别分配给4个第二地址解码器YDEC。如此一来，每个第二地址解码器YDEC所要耦接的接线由原本的64条行选择线减少为16条行选择线，第二地址解码器YDEC内部的逻辑电路也可因而节省其布线面积。另一方面，也可降低将第一地址解码器XDEC与第二地址解码器YDEC设置在存储器组的同侧的布线难度。详细实施方式可参照符合本发明的下述实施例。
图4是依照本发明第一实施例的一种存储器装置400的方块图。图5是图4中存储器组A 410A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图。存储器装置400包括多个存储器组(例如，存储器组A 410A、存储器组B 410B、存储器组C410C与存储器组D410D)、多个第一地址解码器组XDECs以及多个第二地址解码器组YDECs。图5的存储器组A410A包括存储单元阵列1 511至存储单元阵列5 515。本发明实施例的这些存储器组410A～410D为纵向设置，而第一地址解码器组XDECs中的多个第一地址解码器XDEC以及第二地址解码器组YDECs中的多个第二地址解码器YDEC亦为纵向设置。换句话说，于图5中，存储器组A 410A相对应的多个第一地址解码器XDEC以及多个第二地址解码器YDEC皆沿着第一边EG1进行设置。存储器装置400在存储单元阵列之间还包括多个感应放大器组SAs 520。每个感应放大器组SAs 520设置在两个相邻的存储单元阵列之间。图4中的读写放大器RWAMP、第一地址解码器组XDECs以及存储器组410A～410D与图2与图3的读写放大器RWAMP、第一地址解码器组XDECs以及存储器组110A～110D的功能与电路结构相同。
符合本发明实施例的图5与图3之间的最大不同在于，行选择线CSL0～CSL63依据感应放大器组SAs所具备的情形数量(本实施例的每个感应放大器组SAs皆具备四种情形)而被区分为4个行选择线群CSLG1～CSLG4，每个行选择线群CSLG1～CSLG4平均分配行选择线CSL0～CSL63。每个行选择线群CSLG1～CSLG4分配给与感应放大器组SAs相对应的第二地址解码器YDEC。换句话说，行选择线群CSLG1包括行选择线CSL0～CSL15、行选择线群CSLG2包括行选择线CSL16～CSL31、行选择线群CSLG3包括行选择线CSL32～CSL47，且行选择线群CSLG4包括行选择线CSL48～CSL63。第一个第二地址解码器YDEC 531耦接行选择线群CSLG1、第二个第二地址解码器YDEC 532耦接行选择线群CSLG2、第三个第二地址解码器YDEC 533耦接行选择线群CSLG3，且第四个第二地址解码器YDEC 534耦接行选择线群CSLG4。
如此一来，由于第二地址解码器YDEC所耦接的行选择线的数量减少，每个第二地址解码器YDEC中所占用的逻辑电路面积因而相应地减少。例如，图3中耦接64条行选择线CSL00～CSL63的第二地址解码器YDEC所使用的逻辑电路面积与图5中耦接16条行选择线的第二地址解码器YDEC所使用的逻辑电路面积的比率应接近于4：1。另外，由于每个第二地址解码器YDEC分别耦接不同的行选择线群CSLG1～CSLG4，使得行选择线所受到的信号减损变少，因此图4中便不需要如同图1一般需要较多的读写放大器RWAMP，可设置单一个读写放大器RWAMP以让这些存储器组共用。并且，由于仅需要单一个读写放大器RWAMP，图4及图5所示的存储器装置400中的多个全球数据信号线不需要使用额外的全球数据品质信号线(如图1所示的QDQiT)来控制及共享读写放大器RWAMP。如此一来，在存储器装置400的容量较小的情况下，本发明实施例能够降低芯片尺寸，从而节省成本。
图6是依照本发明第二实施例的一种存储器装置600的方块图。图6与图4相似，两者的主要差异在于，当全球数据信号线(如，图6中的MDQiN及MDQiT)因存储器组610A～610D的数量较多而过长时，可设置子数据放大器SubAMP来推动全球数据信号线MDQiN及MDQiT中的信号，以避免信号衰减。图6中的诸多元件(如，存储器组A 610A至存储器组D 610D、第一地址解码器组XDECs以及读写放大器RWAMP)皆与图4中的同名元件的功能及电路结构相同。
图7是图6中子数据放大器SubAMP 650的电路图。子数据放大器SubAMP 650可包括第一晶体管M1、第二晶体管M2以及控制晶体管MC1。第一晶体管M1的第一端(漏极端)耦接全球数据信号线MDQiN以及第二晶体管M2的控制端(栅极端)。第二晶体管M2的第一端(漏极端)耦接全球数据信号线MDQiT以及第一晶体管M1的控制端(栅极端)。第一晶体管M1的第二端(源极端)以及第二晶体管M2的第二端(源极端)皆耦接至控制晶体管MC1的第一端(漏极端)。控制晶体管MC1的第二端(源极端)接收第一电压(例如，接收接地电压)，且控制晶体管MC1的控制端(栅极端)接收子数据放大器SubAMP的启动信号SDAE。因此，当启动信号SDAE致能时，便能通过第一晶体管M1及第二晶体管M2来放大全球数据信号线MDQiN以及MDQiT。
图8为数据切换电路230与周边电路的电路图。数据切换电路230主要通过本地数据信号线与全球数据信号线之间的切换来存取存储单元中的数据。图8中的电路主要包括多个存储单元MC、感应放大器SA以及数据切换电路230。存储单元MC存在于位线BLN、BLT以及字线WLn、WLm的相交处。感应放大器SA分别通过行选择线CSLi、CSLj来将存储单元MC中的数据传送到本地数据信号线LDQ_N、LDQ_T，强化本地数据信号线LDQ_N、LDQ_T中的信号。数据切换电路230主要包括第一组晶体管MLN、MLT以及第二组晶体管MMN、MMT。当切换信号MDQS禁能(逻辑低)时，第一组晶体管MLN、MLT皆为导通以使本地数据信号线LDQ_N、LDQ_T中的信号等同于预设电压VHF。当切换信号MDQS致能(逻辑高)且行选择线CSLi、CSLj中的信号为致能(逻辑高)时，感应放大器SA将存储单元MC中的数据传送到本地数据信号线LDQ_N、LDQ_T，并且因为第二组晶体管MMN、MMT皆为导通而使得本地数据信号线LDQ_N、LDQ_T中的数据传递到全球数据信号线MDQiN及MDQiT上，从而实现将存储单元MC中的数据传递到全球数据信号线MDQiN及MDQiT上。
综上所述，本发明实施例所述的存储器装置利用感应放大器组SAs中的情形的数量(如，四种情形)来将64条行选择线CSL区分为4组行选择线群，每组行选择线群具备16条行选择线，并将这些行选择线群分别分配给4个第二地址解码器YDEC。如此一来，每个第二地址解码器YDEC所要耦接的接线由原本的64条行选择线减少为16条行选择线，第二地址解码器YDEC内部的逻辑电路也可因而节省其布线面积。另一方面，也可降低将第一地址解码器XDEC与第二地址解码器YDEC设置在存储器组的同侧的布线难度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (11)

1.一种存储器装置，包括：
至少一存储器组，每个存储器组包括多个存储单元阵列；
至少一第一地址解码器组，耦接所述至少一存储器组，每个第一地址解码器组包括多个第一地址解码器；
至少一第二地址解码器组，耦接所述至少一存储器组，每个第二地址解码器组包括多个第二地址解码器，其中所述至少一第二地址解码器组接收多个行选择线以对所述存储单元阵列中的存储单元进行存取操作；以及
多个感应放大器组，每个感应放大器组设置在相邻的存储单元阵列之间，其中所述感应放大器组的总数等于所述多个第二地址解码器的总数，
其中所述行选择线被区分为多个行选择线群，且每个行选择线群分别分配给对应的所述第二地址解码器，其中每个行选择线群中所分配的行选择线的数量小于所述行选择线的总数，所述每个行选择线群中所分配的行选择线的所述数量等于所述行选择线的总数除以所述感应放大器组的总数。
2.根据权利要求1所述的存储器装置，其中所述至少一第一地址解码器与所述至少一第二地址解码器设置在所述至少一存储器组的同一边。
3.根据权利要求1所述的存储器装置，其中所述每个行选择线群中所分配的行选择线的所述数量等于所述行选择线的总数除以所述行选择线群的总数。
4.根据权利要求3所述的存储器装置，其中所述行选择线的总数为64，所述行选择线群的总数为4，所述每个行选择线群中所分配的行选择线的数量为16。
5.根据权利要求1所述的存储器装置，其中所述感应放大器组的总数为4，且在每个存储器组中的所述存储单元阵列的数量为5。
6.根据权利要求1所述的存储器装置，其中所述第一地址解码器为字线解码器，所述第二地址解码器为行选择线解码器。
7.根据权利要求1所述的存储器装置，还包括：
读写放大器，耦接所述至少一存储器组的全球数据信号线，其中所述至少一存储器组共用所述读写放大器。
8.根据权利要求1所述的存储器装置，还包括：
行地址缓冲器，用以从外部装置获得存储器地址信号，并暂存所述存储器地址信号；以及
行地址解码器，耦接所述行地址缓冲器，用以将所述存储器地址信号进行解码以将其转换为行选择信号，且将所述行选择信号提供到所述行选择线。
9.根据权利要求7所述的存储器装置，还包括：
子数据放大器，用以推动全球数据信号线中的信号。
10.根据权利要求9所述的存储器装置，其中所述子数据放大器包括：
第一晶体管，其第一端耦接所述全球数据信号线中的第一全球数据信号线；
第二晶体管，其第一端耦接所述全球数据信号线中的第二全球数据信号线及所述第一晶体管的控制端，所述第二晶体管的控制端耦接所述第一全球数据信号线及所述第一晶体管的第一端；以及
控制晶体管，其第一端耦接所述所述第一晶体管的第二端及所述第二晶体管的第二端，所述控制晶体管的第二端接收第一电压，所述控制晶体管的控制端接收所述子数据放大器的启动信号。
11.根据权利要求1所述的存储器装置，其中所述存储单元阵列按照所述行选择线的延伸方向分割为多个区块，并且，
所述存储器装置还包括：
数据切换电路，依据所述区块、切换信号及所述行选择线部分地进行存储单元存取的操作，
其中，所述数据切换电路包括：
第一组晶体管，其第一端耦接本地数据信号线，所述第一组晶体管的控制端接收所述切换信号；以及
第二组晶体管，其第一端耦接所述本地数据信号线，所述第二组晶体管的第二端耦接全球数据信号线，所述第二组晶体管的控制端接收所述切换信号，
其中，当所述切换信号禁能时，所述第一组晶体管导通以使所述本地数据信号线中的信号等同于预设电压，并且，
当所述切换信号致能且所述行选择线中的信号为致能时，所述第二组晶体管导通以使所述本地数据信号线中的数据传递到所述全球数据信号线。
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