CN100433194C - 具有弹性排区分区的闪存及形成方法 - Google Patents
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Abstract
一种具有来自多个闪存阵列的用来形成第一存储器排区及第二存储器排区的弹性存储器排区分区的同步运作闪存晶片架构。分区是通过选择多个预先形成的金属屏蔽中的一个而定义出来。所选择到的多个预先形成的金属屏蔽中的一个能使预先译码的地址线形成及延长到分别相对应于第一存储器排区及第二存储器排区的译码器的输入。
Description
技术领域
本发明是有关于一种闪存，且特别是有关于一种具有弹性排区分区的同步运作闪存晶片架构。
背景技术
电子系统通常包括处理器与存储器。在这些电子系统中的存储器系储存关于处理器(也就是码)及数据的程序指令。在许多系统中，当系统的电源消失时，必须保持住码及/或数据。执行此种保持功能的存储器型式称之为非挥发性存储器。使用非挥发性存储器的一些电子装置包括个人计算机、个人数字助理、行动电话及数字相机。例如，行动电话使用非挥发性存储器来储存电话号码及个人计算机使用非挥发性存储器来储存计算机的基本输入输出系统(basic input/outputsystem，简称BIOS)。
有各种的非挥发性存储器型式。一种常用的型式为闪存。闪存元件具有以行与列所构成的快闪晶体管的存储器阵列。字符线译码器(也称为X-译码器)提供操作电压到存储器阵列的预定区段内的行晶体管。字符线译码器通常连接到所提供的区段内的快闪晶体管的栅极。位线译码器(也称为Y-译码器)提供操作电压到行晶体管及通常连接到每行内的快闪晶体管的漏极。所有快闪晶体管的源极通常是耦接到源极线控制器所控制的共同源极线。
上述的传统闪存的限制是有关于比较执行读取运作所花的时间与不是执行写入运作，就是擦除运作所花的时间的差异。闪存元件的写入周期与擦除周期通常高于读取存取时间。此种不同会限制使用这种存储器的系统的运作速度。
为了克服此问题，称为同步(simultaneous)运作闪存元件的改良的闪存已经发展出来。在典型的同步运作闪存元件中，闪存分区成高存储器排区(bank)及低存储器排区。高存储器排区及低存储器排区通常用于不同的目的。例如，高存储器排区可用来储存码，而低存储器排区可用来储存数据。虽然同步运作闪存已有改善，但是本身的限制是在此种设计中的分区的高排区及低排区是固定的。因此，这种存储器元件会因为固定的存储器分区而限制了兼容性的应用。
为了克服拘泥的固定存储器分区架构，Kuo et al.的美国专利第5995415号提出具有弹性排区分区架构的闪存元件。在此专利中，Kuoet al.指出如何弹性分区存储器阵列的位线，以形成高存储器排区及低存储器排区。然而，因为将分离的存储器阵列的位线分割而形成分区，所以需要额外的列译码器(也就是Y-译码器)来达成此种设计。这样不仅使得设计更复杂，而且限制了用来形成闪存元件的存储器阵列部分的可用区域。
发明内容
本发明的目的是提供一种具有来自多个闪存阵列的用来形成第一存储器排区及第二存储器排区的弹性存储器排区分区的同步运作闪存晶片架构及其形成的方法。分区通过选择多个预先形成的金属屏蔽中的一个而定义出来。所选择到的多个预先形成的金属屏蔽中的一个能使预先译码的地址线形成及延长到分别相对应于第一存储器排区及第二存储器排区的译码器的输入。
为达到上述目的，本发明提供的一种形成同步运作双排区闪存元件的方法包括下列步骤：提供数个闪存阵列；提供用于每一个闪存阵列的数个列译码器及数个行译码器；以及分区这些闪存阵列为第一存储器区及第二存储器排区，通过耦接数个第一排区列地址线及数个第一排区行地址线于第一排区列预先译码器及第一排区行预先译码器与相对应于第一存储器排区的列译码器及行译码器之间，以及通过耦接数个第二排区列地址线及数个第二排区行地址线于第二排区列预先译码器及第二排区行预先译码器与相对应于第二存储器排区的列译码器及行译码器之间，用以分区时符合多个屏蔽选项之一，其中对每一这些屏蔽选项使得第一存储器排区包括至少一个但小于全部的这些闪存阵列，并且第二存储器排区包括对应剩下的这些闪存阵列。
本发明另提供一种形成双排区闪存元件的方法包括下列步骤：提供数个闪存阵列，每一个闪存阵列具有相对应的数个列地址译码器及数个行地址译码器以及分区这些闪存阵列为第一存储器排区及第二存储器排区。分区这些闪存阵列为第一存储器排区及第二存储器排区通过形成数个第一排区预先译码行地址线及耦接其于第一排区行地址预先译码器与相对应于第一存储器排区的行地址译码器之间、形成数个第二排区预先译码行地址线及耦接其于第二排区行地址预先译码器与相对应于第二存储器排区的行地址译码器之间、形成数个第一排区预先译码列地址线及耦接其于第一排区列地址预先译码器与相对应于第一存储器排区的列地址译码器之间、以及形成数个第二排区预先译码列地址线及耦接其于第二排区列地址预先译码器与相对应于第二存储器排区的列地址译码器之间，而达成。根据本发明的此种观点，第一存储器排区及第二存储器排区的大小为可变，取决于用来执行分区步骤的数个预先形成的金属屏蔽的一个的选择及使用，使得第一存储器排区包括至少一个但小于全部的这些闪存阵列，并且第二存储器排区包括对应剩下的这些闪存阵列。
本发明另提供一种具有弹性双排区架构的同步运作闪存元件，包括数个存储器阵列，每一这些存储器阵列具有相对应的多个列地址译码器及多个行地址译码器，可分区这些存储器阵列为第一存储器排区及第二存储器排区，在第一存储器排区及第二存储器排区内的阵列分区取决于应用多个预先形成的金属屏蔽之一来达成，通过预先译码的多个地址线型态变化之一而耦接多个第一排区列地址线及多个第一排区行地址线于第一排区列预先译码器及第一排区行预先译码器与相对应于第一存储器排区的这些列地址译码器及这些行地址译码器之间，以及耦接多个第二排区列地址线及多个第二排区行地址线于第二排区列预先译码器及第二排区行预先译码器与相对应于第二存储器排区的这些列地址译码器及这些行地址译码器之间，使得第一存储器排区包括至少一个但小于全部的这些存储器阵列，并且第二存储器排区包括对应剩下的这些存储器阵列。
本发明又提供一种具有弹性存储器排区分区的同步运作闪存晶片，包括数个存储器阵列、第一排区行地址预先译码器、第一排区列地址预先译码器、第二排区行地址预先译码器、以及第二排区列地址预先译码器。其中，这些存储器阵列具有相对应的数个列地址译码器及数个行地址译码器，这些存储器阵列分区为第一存储器排区及第二存储器排区。第一排区行地址预先译码器耦接至相对应于第一存储器排区的这些行地址译码器。第一排区列地址预先译码器耦接至相对应于第一存储器排区的列地址译码器。第二排区行地址预先译码器耦接至相对应于第二存储器排区的行地址译码器。而第二排区列地址预先译码器耦接至相对应于第二存储器排区的列地址译码器，其中多个金属屏蔽选项之一被选择来更改上述这些列地址译码器及上述这些行地址译码器的排区分区，使得第一存储器排区包括至少一个但小于全部的这些存储器阵列，并且第二存储器排区包括对应剩下的这些存储器阵列。
附图说明
图1A为根据本发明一实施例的包括弹性排区分区的同步运作闪存元件；
图1B为如何将如图1A所示的N个阵的每一个分成k个区段；
图2A为根据本发明一实施例的同步运作8×4Mb闪存元件的例子，其中已选自数个预先形成屏蔽中的特定的金属屏蔽用来形成4Mb的第一排区与28Mb的第二排区；
图2B为图2A所示的闪存元件的区段地址存储器对映；以及
图3为根据本发明一实施例的8×4Mb闪存元件的第一排区分区大小及第二排区分区大小。
10，20：闪存元件
100-1～100-N，200-1～200-8：存储器阵列
101-1～101-N，201-1～201-8：存储器阵列的左半边
102-1～102-N，202-1～202-8：存储器阵列的右半边
104-1～104-N、105-1～105-N、204-1～204-8、205-1～205-8：Y-译码器
106，206：第一排区Y-预先译码器
107，207：第二排区Y-预先译码器
108-1～108-N，208-1～208-8：X-译码器
110-1～110-N，210-1～210-8：X预先译码器
112，212：预先译码的第一排区Y地址线
112-1～112-3、114-2～114-N、116-1～116-3、118-2～118-N：实线箭头
114，214：预先译码的第二排区Y地址线
116，216：第一排区X地址线
118，218：第二排区X地址线
212-1、214-2～214-8、216-1、218-2～218-8：箭头
具体实施方式
图1A为根据本发明一实施例的包括弹性排区分区的同步运作闪存元件10。闪存元件10包括数个(m×n)＝(列×行)存储器阵列(100-1到100-N)。存储器阵列(100-1到100-N)被分割为左半边(101-1到101-N)及右半边(102-1到102-N)。
存储器阵列(100-1到100-N)中的每一个可表示及区分成预定数目的区段。例如，图1B为如何将如图1A所示的N个阵的每一个分成k个区段。用来定义k个区段/阵列的每一个区段的起始地址的所需的地址数目为log2[k(N)]。阵列中的每个区段更可区分成预定数目的基本数据输入/输出字符。此外，若闪存元件10的基本数据输入/输出字符的长度为z位长，则所需的用来寻址阵列中的每个字符的起始为log2(n/z)位地址线及log2(n/k)字符地址线。
再次参考图1A，存储器阵列(100-1到100-N)的每一个的左半边(101-1到101-N)及对应的右半边(102-1到102-N)包含Y-译码器(104-1到104-N)及(105-1到105-N)，而Y-译码器用以将存储器阵列(100-1到100-N)的左半边(101-1到101-N)及右半边(102-1到102-N)的预先译码的地址信息做译码。Y-译码器(104-1到104-N)及(105-1到105-N)系依据用来形成Y-译码器(104-1到104-N)及(105-1到105-N)的输入线的多个金属屏蔽的选择，选择性地规划成用以接受及译码由第一排区Y-预先译码器106及第二排区Y-预先译码器107所提供的预先译码的位线地址。本发明的此观点将于以下做详细的叙述。
存储器阵列(100-1到100-N)的每一个的左半边(101-1到101-N)及对应的右半边(102-1到102-N)也分别包含X-译码器(108-1到108-N)。X-译码器(108-1到108-N)依据用来形成X-译码器(108-1到108-N)的输入线的多个金属屏蔽的选择，选择性地规划成用以将送到选择到的X-预先译码器(110-1到110-N)中的一些的预先译码的字符线地址做译码。
在Y-译码器(104-1到104-N)之间及在Y-译码器(105-1到105-N)之间的到Y-译码器的虚线输入线与在X-预先译码器(110-1到110-N)之间的到X-预先译码器的虚线输入线所为根据本发明一实施例的弹性排区分区架构。存储器阵列100-1包括第一存储器排区的最小大小及存储器阵列100-N包括第二存储器排区的最小大小。第一存储器排区的最小大小的选择是于图1A中的通过耦接于第一排区Y-预先译码器106及Y-译码器104-1与105-1之间的预先译码的第一排区Y地址线112的实线箭头112-1，以及通过耦接至X预先译码器110-1的第一排区X地址线116的实线箭头116-1来表示。同样地，第二存储器排区的最小大小的选择是于图1A中的通过耦接于第二排区Y-预先译码器107及Y-译码器104-1与105-1之间的预先译码的第二排区Y地址线114的实线箭头114-N，以及通过耦接至X预先译码器110-N的第二排区X地址线118的实线箭头118-N来表示。
当已描述出第一存储器排区与第二存储器排区的可允许的最小大小时，实际上的所选择到的弹性分区会于第一存储器排区与第二存储器排区之间，将全部的存储器阵列100-1到100-N做定义与区分。所以，例如，当第一存储器排区具有包括存储器阵列100-1的最小大小时，第二存储器排区将包括存储器阵列(100-2到100-N)。
根据本发明的一实施例，可变化在第一存储器排区与第二存储器排区之间的闪存元件10的分布。换句话说，在第一存储器排区与第二存储器排区之间的定义分区的存储器排区分区为弹性的。如上所提及的，在形成预先译码的第一排区Y地址线112与预先译码的第二排区Y地址线114及第一排区X地址线116与第二排区X地址线118的制造过程的步骤期间，通过选择及使用不同的金属屏蔽而使第一存储器排区与第二存储器排区之间的分区变化。屏蔽为选择自多个预先形成的屏蔽，其中通过耦接至存储器阵列(100-1到100-N)的Y-译码器(104-1到104-N及105-1到105-N)的预先译码的第一排区Y地址线112与预先译码的第二排区Y地址线114的方法及耦接至存储器阵列(100-1到100-N)的X-预先译码器(110-1到110-N)的第一排区X地址线116与第二排区X地址线118的方法，而使每个屏蔽与其它不同。因为能在多个屏蔽中做选择，所以能实现弹性排区分区。金属屏蔽的形成可使用传统的技术，例如，叙述于S.Wolf与R.N.Tauber，Lattice出版社(1986)的“Silicon Processing for VLSI Era，Volume I，ProcessTechnology”中，其并入此说明做参考。
如上所解释的，分割第一存储器排区与第二存储器排区的弹性是于图1A中的通过从第一排区Y-预先译码器106到除了Y-译码器104-1与105-1外的其它的Y-译码器的虚线箭头；通过从第二排区Y-预先译码器107到除了Y-译码器104-N外的其它的Y-译码器的虚线箭头；以及通过从第二排区X地址线118到除了X-预先译码器110-N外的其它的X-预先译码器的虚线箭头，而绘出。所以，例如，当所要的分区如第一存储器排区包括第一存储器阵列100-1与第二存储器阵列100-2及第二存储器排区包括其余的存储器阵列(100-3到100-N)时，所使用的预先形成的金属屏蔽将：使预先译码的第一排区Y地址线112延长及耦接至Y-译码器104-2与105-2(如箭头112-2所示)；使预先译码的第二排区Y地址线114延长及耦接至Y-译码器(104-3与105-3)(如箭头114-3所示)及耦接至存储器阵列(100-N到110-3)之间的阵列中的其它的Y-译码器；使第一排区X地址线116延长及耦接至X-预先译码器110-2；以及使第二排区X地址线118延长及耦接至X-预先译码器110-3及耦接至存储器阵列(100-N到110-3)之间的阵列中之其它的X-预先译码器。
现在参考图2A，其为根据本发明一实施例的绘示特定排区分区的例子的同步运作8×4Mb位(bit，简称b)闪存元件20。在此例中，已选择的特定预先形成的金属屏蔽系用来形成4Mb的第一排区与28Mb的第二排区。而且，有八个4Mb存储器阵列(200-1到200-8)。存储器阵列(200-1到200-8)分区成左半边(201-1到201-8)及右半边(202-1到202-8)。
存储器阵列(200-1到200-8)中的每一个系区分成如图2B所示的八个区段。具有八个区段的每个阵列需要log2[k(N)]＝log264＝6地址线来寻址六十四个区段的起始地址。在此例中，以及如图2B的区段地址存储器对映中所示，地址线(A15到A20)用于此目的。图2B也示出在存储器阵列(200-1到200-8)的所选择到的一个的左半边(201-1到201-8)与右半边(202-1到202-8)之间，是如何使用地址线A5来选择。
存储器阵列(200-1到200-8)中的每个区段更可区分成预定数目的基本数据输入/输出字符，此例中的字符具有16位长。此外，使用log2(n/k)＝log2(1024/16)＝6位地址线(如图2A所示的A0-A5)及log2(4096/8)＝9字符地址线(如图2A所示的A6-A14)来寻址出在选择的区段内的字符。
在图2A所提供的例子中，选择预先形成的金属屏蔽，以使第一排区的大小为4Mb，而第二区的大小为28Mb。4Mb/28Mb的分区是由所选择的金属屏蔽来决定，所选择的金属屏蔽允许但限制在第一排区Y-预先译码器206及Y-译码器204-1与205-1之间(如箭头212-1所示)的预先译码的第一排区Y地址线212的形成及延长，以及所选择的金属屏蔽允许但限制第一排区X地址线216到X预先译码器210-1(如箭头216-1所示)的形成及延长。28Mb的第二排区也由所选择的金属屏蔽来决定，所选择的金属屏蔽允许但限制在第二排区Y-预先译码器207及Y-译码器(204-2到204-8)与(205-2到205-8)之间(如箭头(214-2到214-8)所示)的预先译码的第二排区Y地址线214的形成及延长，以及所选择的金属屏蔽允许但限制第二排区X地址线218到X预先译码器(210-2到210-8)(如箭头(218-2到218-8)所示)的形成及延长。
根据本发明之弹性排区分区方面的上述所讨论之8×4Mb阵列的例子，可以以其它分区来定义第一排区与第二排区的大小。根据上述所讨论的8×4Mb阵列的例子，有七种可行的排区分区，每一种排区分区由选自七个预先形成的金属屏蔽来实现，而达成所要的分区。此示于图3中，由此可知，屏蔽#1将被选择用来形成图2A中所示的4Mb/28Mb分区。屏蔽(#2-#7)可被选择用来形成及延长地址线到X-预先译码器与Y译码器，以形成上述方法中的其它的排区分区。
虽然上述为本发明的较佳实施例的完整叙述，但是各种的变化、修改、以及等同方法都可使用。例如，虽然已述的弹性分区是由选自多个预先形成的屏蔽来达成，但是此揭露中所使用的字“屏蔽”的意义是包括，不只是光罩(photomask)，而且也可以是其它型态的产生装置。例如，利用步进机(stepper)的细十字符线(reticule)也可以使用。此外，虽然如已述的被分割的较佳实施例的存储器阵列，但是在变化的实施例中，阵列可不区分，以及本发明的分区方法可使用到如此的不区分阵列。
Claims (10)
1.一种形成同步运作双排区闪存元件的方法，其特征是，该方法包括下列步骤：
提供多个闪存阵列；
提供用于每一该些闪存阵列的多个列译码器及多个行译码器；以及
分区该些闪存阵列为一第一存储器排区及一第二存储器排区，是通过耦接多个第一排区列地址线及多个第一排区行地址线于一第一排区列预先译码器及一第一排区行预先译码器与相对应于该第一存储器排区的该些列译码器及该些行译码器之间，以及通过耦接多个第二排区列地址线及多个第二排区行地址线于一第二排区列预先译码器及一第二排区行预先译码器与相对应于该第二存储器排区的该些列译码器及该些行译码器之间，用以分区时符合多个屏蔽选项之一，其中对每一该些屏蔽选项使得该第一存储器排区包括至少一个但小于全部的该些闪存阵列，并且该第二存储器排区包括对应剩下的该些闪存阵列。
2.一种形成双排区闪存元件的方法，其特征是，该方法包括下列步骤：
提供多个闪存阵列，每一该些闪存阵列具有相对应的多个列地址译码器及多个行地址译码器；以及
分区该些闪存阵列为一第一存储器排区及一第二存储器排区，用以分区时符合多个屏蔽选项之一，其中对每一该些屏蔽选项使得该第一存储器排区包括至少一个但小于全部的该些闪存阵列，并且该第二存储器排区包括对应剩下的该些闪存阵列，分区是通过：
形成多个第一排区预先译码行地址线及耦接其于一第一排区行地址预先译码器与相对应于该第一存储器排区的该些行地址译码器之间，
形成多个第二排区预先译码行地址线及耦接其于一第二排区行地址预先译码器与相对应于该第二存储器排区的该些行地址译码器之间，
形成多个第一排区预先译码列地址线及耦接其于一第一排区列地址预先译码器与相对应于该第一存储器排区的该些列地址译码器之间，以及
形成多个第二排区预先译码列地址线及耦接其于一第二排区列地址预先译码器与相对应于该第二存储器排区的该些列地址译码器之间。
3.如权利要求2所述的形成双排区闪存元件的方法，其特征是，该第一存储器排区及该第二存储器排区的大小为可变，取决于用来执行分区步骤的多个预先形成金属屏蔽中的一个的选择及使用。
4.如权利要求3所述的形成双排区闪存元件的方法，其特征是，每一该些闪存阵列包括一第一半边及一第二半边，该第一半边具有相对应的一行译码器及该第二半边具有相对应的一行译码器。
5.一种具有弹性存储器排区分区的同步运作闪存晶片，其特征是，该晶片包括：
多个存储器阵列，具有相对应的多个列地址译码器及多个行地址译码器，该些存储器阵列分区为一第一存储器排区及一第二存储器排区；
一第一排区行地址预先译码器，耦接至相对应于该第一存储器排区的该些行地址译码器；
一第一排区列地址预先译码器，耦接至相对应于该第一存储器排区的该些列地址译码器；
一第二排区行地址预先译码器，耦接至相对应于该第二存储器排区的该些行地址译码器；以及
一第二排区列地址预先译码器，耦接至相对应于该第二存储器排区的该些列地址译码器，
其中多个金属屏蔽选项之一被选择来更改上述该些列地址译码器及上述该些行地址译码器的排区分区，使得该第一存储器排区包括至少一个但小于全部的该些存储器阵列，并且该第二存储器排区包括对应剩下的该些存储器阵列。
6.如权利要求5所述的具有弹性存储器排区分区的同步运作闪存晶片，其特征是，每一该些金属屏蔽选项对应至该些存储器阵列之中的一个不同的分区，而形成该第一存储器排区和该第二存储器排区。
7.如权利要求6所述的具有弹性存储器排区分区的同步运作闪存晶片，其特征是，通过预先译码的多个地址线型态变化，而使每一该些金属屏蔽选项对应预先形成的金属屏蔽都互不相同。
8.如权利要求7所述的具有弹性存储器排区分区的同步运作闪存晶片，其特征是，该些地址线型态变化取决于多个第一排区预先译码地址线所耦接到的该些存储器阵列及多个第二排区预先译码地址线所耦接到的该些存储器阵列。
9.一种具有弹性双排区架构的同步运作闪存元件，其特征是，该闪存元件包括：多个存储器阵列，每一该些存储器阵列具有相对应的多个列地址译码器及多个行地址译码器，可分区该些存储器阵列为一第一存储器排区及一第二存储器排区，在该第一存储器排区及该第二存储器排区内的阵列分区取决于应用多个预先形成的金属屏蔽之一来达成，通过预先译码的多个地址线型态变化之一而耦接多个第一排区列地址线及多个第一排区行地址线于一第一排区列预先译码器及一第一排区行预先译码器与相对应于该第一存储器排区的该些列地址译码器及该些行地址译码器之间，以及耦接多个第二排区列地址线及多个第二排区行地址线于一第二排区列预先译码器及一第二排区行预先译码器与相对应于该第二存储器排区的该些列地址译码器及该些行地址译码器之间，使得该些存储器阵列被划分成一第一存储器排区及一第二存储器排区，使得该第一存储器排区包括至少一个但小于全部的该些存储器阵列，并且该第二存储器排区包括对应剩下的该些存储器阵列。
10.一种形成具有弹性存储器排区分区的同步运作闪存元件的方法，其特征是，该方法包括下列步骤：
提供多个闪存阵列，每一该些闪存阵列具有相对应的多个列地址译码器及多个行地址译码器；以及
分区该些闪存阵列为一第一存储器排区及一第二存储器排区，通过：
耦接多个第一排区列地址线及多个第一排区行地址线于一第一排区列预先译码器及一第一排区行预先译码器与相对应于该第一存储器排区的该些列地址译码器及该些行地址译码器之间，以及
耦接多个第二排区列地址线及多个第二排区行地址线于一第二排区列预先译码器及一第二排区行预先译码器与相对应于该第二存储器排区的该些列地址译码器及该些行地址译码器之间，
其中，分区的步骤是通过选自多个预先形成金属屏蔽来执行，该些预先形成金属屏蔽是通过预先译码的多个地址线型态变化，而使其都互不相同，对每一该些预先形成金属屏蔽所形成的分区使得该第一存储器排区包括至少一个但小于全部的该些闪存阵列，并且该第二存储器排区包括对应剩下的该些闪存阵列。
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| CNB021553009A CN100433194C (zh) | 2002-12-10 | 2002-12-10 | 具有弹性排区分区的闪存及形成方法 |
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| CNB021553009A CN100433194C (zh) | 2002-12-10 | 2002-12-10 | 具有弹性排区分区的闪存及形成方法 |
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|---|---|
| CN1506974A CN1506974A (zh) | 2004-06-23 |
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| CNB021553009A Expired - Lifetime CN100433194C (zh) | 2002-12-10 | 2002-12-10 | 具有弹性排区分区的闪存及形成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10586576B2 (en) | 2018-01-05 | 2020-03-10 | Winbond Electronics Corp. | Memory device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999035650A1 (en) * | 1998-01-05 | 1999-07-15 | Intel Corporation | Flash memory partitioning for read-while-write operation |
| US5995415A (en) * | 1998-09-23 | 1999-11-30 | Advanced Micro Devices, Inc. | Simultaneous operation flash memory device with a flexible bank partition architecture |
| WO2002003388A2 (en) * | 2000-06-29 | 2002-01-10 | Intel Corporation | Block-level read while write method and apparatus |
| CN1351350A (zh) * | 2000-10-27 | 2002-05-29 | 岳京星 | 闪存中存储块的分区及读写信息标识的方法 |
-
2002
- 2002-12-10 CN CNB021553009A patent/CN100433194C/zh not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
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