CN203325471U - 存储器 - Google Patents

存储器 Download PDF

Info

Publication number
CN203325471U
CN203325471U CN2013201257894U CN201320125789U CN203325471U CN 203325471 U CN203325471 U CN 203325471U CN 2013201257894 U CN2013201257894 U CN 2013201257894U CN 201320125789 U CN201320125789 U CN 201320125789U CN 203325471 U CN203325471 U CN 203325471U
Authority
CN
China
Prior art keywords
memory
array
reference potential
storage
gate tube
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN2013201257894U
Other languages
English (en)
Inventor
亚历山大
俞冰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Sinochip Semiconductors Co Ltd
Original Assignee
Xian Sinochip Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Sinochip Semiconductors Co Ltd filed Critical Xian Sinochip Semiconductors Co Ltd
Priority to CN2013201257894U priority Critical patent/CN203325471U/zh
Application granted granted Critical
Publication of CN203325471U publication Critical patent/CN203325471U/zh
Anticipated expiration legal-status Critical
Withdrawn - After Issue legal-status Critical Current

Links

Images

Landscapes

  • Dram (AREA)

Abstract

本实用新型提供一种存储器，主要解决了现有存储器中加入的两个额外的存储阵列中的存储单元不能读写，从而导致晶元面积利用率低，产品成本高的问题。该存储器包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；两端部存储阵列的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；基准电位提供模块是选通管或电容，选通管与存储阵列中的选通管类型相同，大小为存储阵列中的选通管大小的N倍，N为一个字线上所连接的存储单元的个数。该存储器提高晶元面积利用率，极大地减少了芯片的体积和加工成本。

Description

存储器
技术领域
本发明涉及一种存储器，属于芯片的结构设计。
背景技术
随着工艺尺寸的缩小，为减小单元尺寸的芯片面积，采用开路位线结构。如图1所示，1，3，5是存储阵列，由一根或多根字线wl和位线(BL_0、BL_e)组成，2，4是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。
由于开路位线结构的特点，即需要相邻的存储阵列提供基准位线，为了读写边界的存储阵列，需要加入额外的存储阵列提供基准位线。
如图2所示，其中0,1,2,3,4,5,6,7为正常的存储阵列，0‘和7’为额外的存储阵列。100为图1中的2,4所示灵敏放大器阵列。正常的存储阵列和额外的存储阵列具有相同的芯片面积和相同数目的存储单元。由于加入的两个额外的存储阵列中的存储单元不能读写，则大大降低了晶元面积利用率，同时提高了产品的成本。
发明内容
本发明提供一种存储器，主要解决了现有存储器中加入的两个额外的存储阵列中的存储单元不能读写，从而导致晶元面积利用率低，产品成本高的问题。
本发明的具体技术解决方案如下：
该存储器包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；两端部存储阵列的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；所述基准电位提供模块是选通管，选通管与存储阵列中的选通管类型相同，大小为存储阵列中的选通管大小的N倍，N为一个字线上所连接的存储单元的个数。
该存储器包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；两端部存储阵列的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；所述基准电位提供模块是电容，所述电容的一个极板与位线材质相同且面积与存储单元的位线面积相同，另一个极板为衬底。
本发明的优点在于：
该存储器提高晶元面积利用率，极大地减少了芯片的体积和加工成本。
附图说明
图1为芯片结构示意图；
图2为现有技术芯片原理图；
图3为本发明芯片原理图；
图4为存储单元连接图；
图5为基准电位提供模块一种实施例示意图；
图6为基准电位提供模块另一种实施例示意图；
具体实施方式
以下结合具体实施例对本发明进行详述：
请参阅图1所示，其中1,2,3,4,5,6,7为正常存储阵列，100为图1中的2,4所示灵敏放大器阵列，8‘和8“为基准电位提供模块用于替代提供基准位线的阵列。在DRAM存储器中，阵列的读出原理如图4所示。
图4中，M1和Ccell组成存储单元，M1为存储单元选通管，Ccell存储单元电容，BL为存储单元的位线，WL为存储单元的字线，BL_ref为该存储单元对应的基准位线，Cbl为位线上的寄生电容，Cref_bl为基准位线上的寄生电容，2为读出放大器。在无操作时，存储单元的位线和存储单元对应的基准位线预充到同一电位，字线为低电平。在读出时，字线（WL）为正电压将存储单元电容连接到位线（BL）上，在存储单元电容和位线上的寄生电容中的电荷被重新分配，使得位线上的电压发生变化，变化后的存储单元位线上电压与基准位线上的电压进行比较，读出存储单元存储的逻辑值。由于读出放大器比较的是两个电压，而这两个电压都是由电荷在电容中存储形成的，因此作为产生基准电压的基准位线，要求其上的电容与存储单元的位线上的电容相等，同时电容中的电荷的数量与漏电流相关，因此还要求基准位线上的漏电流和存储单元的位线上的漏电流相等。而阵列中漏电流来自组成存储单元的存储单元选通管。因此在8‘和8“中，采用图5中结构产生基准电压。
Mref的类型和存储单元中的选通管相同，其大小是选通管大小的数倍，该倍数等于一个字线上所连接的存储单元的个数。另外，在某些工艺中，位线上的漏电流非常小，也可以使用简单的电容来替代该结构。该电容的上一个极板采用与位线相同的材料而另一个极板采用衬底。上极板的面积与存储单元的位线面积相同。图6中Cref的大小与存储单元位线寄生电容相等。
采用以上结构，基准电位提供模块8‘和8“的面积是正常存储阵列的四分之一。

Claims (2)

1.一种存储器，包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；其特征在于：设置在存储阵列两端的存储阵列的的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；所述基准电位提供模块是选通管，选通管与存储阵列中的选通管类型相同，大小为存储阵列中的选通管大小的N倍，N为一个字线上所连接的存储单元的个数。 
2.一种存储器，包括多个存储阵列，各存储阵列之间均设置有灵敏放大器阵列；其特征在于：设置在存储阵列两端的存储阵列的外侧设置有基准电位提供模块，基准电位提供模块与端部存储阵列之间设置有灵敏放大器阵列；所述基准电位提供模块是电容，所述电容的一个极板与位线材质相同且面积与存储单元的位线面积相同，另一个极板为衬底。 
CN2013201257894U 2013-03-19 2013-03-19 存储器 Withdrawn - After Issue CN203325471U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2013201257894U CN203325471U (zh) 2013-03-19 2013-03-19 存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2013201257894U CN203325471U (zh) 2013-03-19 2013-03-19 存储器

Publications (1)

Publication Number Publication Date
CN203325471U true CN203325471U (zh) 2013-12-04

Family

ID=49664787

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013201257894U Withdrawn - After Issue CN203325471U (zh) 2013-03-19 2013-03-19 存储器

Country Status (1)

Country Link
CN (1) CN203325471U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187087A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 存储器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187087A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 存储器
CN105139888A (zh) * 2013-03-19 2015-12-09 西安华芯半导体有限公司 一种存储器
CN103187087B (zh) * 2013-03-19 2016-03-23 西安华芯半导体有限公司 存储器
CN105139888B (zh) * 2013-03-19 2018-11-09 西安紫光国芯半导体有限公司 一种存储器

Similar Documents

Publication Publication Date Title
US9275721B2 (en) Split bit line architecture circuits and methods for memory devices
CN104299644B (zh) 一种同时提高读噪声容限和写裕度的12管sram单元电路
CN104599700B (zh) 高密度存储器结构
CN104505117A (zh) 一种动态存储器刷新方法与刷新控制器
CN104733047A (zh) 一种包括参考单元的rram子阵列结构
CN102760486A (zh) Sram存储单元及存储阵列
CN103858171A (zh) 降低的噪声dram感测
CN202076002U (zh) 储存器阵列结构及其局部字线驱动模块
CN103646663A (zh) 存储器阵列及均衡其数字线的方法
CN102237128A (zh) 一种刷新操作方法以及基于该刷新操作方法的psram
CN102332288B (zh) 存储器电路及应用所述存储器电路读取数据的方法
CN105097017A (zh) 一种sram存储单元、sram存储器及其控制方法
CN101271728B (zh) 一种抑制小信号干扰的铁电存储器存储阵列结构
CN104637532A (zh) Sram存储单元阵列、sram存储器及其控制方法
CN101887748A (zh) 一种带影子非挥发存储器的cam/tcam
CN203325471U (zh) 存储器
CN116580736A (zh) 存储器装置、存储器数据写入方法以及存储系统
CN205656855U (zh) 一种基于开放位线结构的动态存储器
US11862283B2 (en) Sense amplifier, storage device and read-write method
CN106251892B (zh) 大容量存储器
CN101777377B (zh) 一种位线-板线合并结构的铁电存储器存储阵列
CN103187087B (zh) 存储器
CN204680387U (zh) 一种包括参考单元的rram子阵列结构
CN102332295A (zh) 存储器电路及应用所述存储器电路读取数据的方法
Harvard et al. A scalable I/O architecture for wide I/O DRAM

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
AV01 Patent right actively abandoned

Granted publication date: 20131204

Effective date of abandoning: 20160323

C25 Abandonment of patent right or utility model to avoid double patenting