TWI702713B - 用於記憶體胞元供應電壓的依於行的正電壓升壓 - Google Patents

用於記憶體胞元供應電壓的依於行的正電壓升壓 Download PDF

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Abstract

揭露一種具有記憶體陣列和至少一個正電壓升壓電路的晶片，其在寫入運作期間提供正電壓升壓脈衝至該陣列的該記憶體胞元的上拉電晶體的源極，以將資料數值儲存至那些記憶體胞元中，並且，更特定言之，在該寫入運作期間與字元線去致動實質同時提供正電壓升壓脈衝，以確保儲存該資料。可使用不同的正電壓升壓電路將這種脈衝施加至不同的數行，以最小化電能消耗。也揭露一種採用正電壓升壓電路的記憶體陣列運作方法和晶片製造方法，其中，實施後製造測試以識別具有受益於正電壓升壓脈衝的記憶體陣列的晶片，以及正電壓升壓電路是附接至那些識別的晶片並且運作地連接至該記憶體陣列。

Description

用於記憶體胞元供應電壓的依於行的正電壓升壓
本發明是關於記憶體陣列(例如，靜態隨機存取記憶體(SRAM)陣列)，且尤是關於具有記憶體陣列的積體電路(IC)結構及製造和運作這種IC結構以強化低電壓寫入性的方法。
本領域中的熟習技術者將認識到記憶體胞元尺寸縮放、正胞元供應電壓(PVCS)降低和程序變化性的組合，可引發記憶體胞元寫入性議題。
舉例來說，第1圖是例示傳統的六-電晶體(6T)靜態隨機存取記憶體(SRAM)胞元100的示意圖，其包括一對互補式儲存節點(亦即，儲存節點真值105和儲存節點補值115)，並且連接至SRAM記憶體陣列(未顯示)內的字元線(WL)140及至一對互補式位元線(亦即，位元線真值131和位元線補值132)。特定言之，此SRAM胞元100包括交叉耦接的第一和第二反相器。該第一反相器是連接在正電壓軌121與接地軌122之間，並且包括串聯連接至第一下拉電晶體102(例如，N-型場效電晶體(NFET))的第一上拉電晶體101(例如，P-型場效電晶體(PFET))。該第一上拉與下拉電晶體101-102之間的儲存節點真值105是連接至第一閘極通過電晶體 103(例如，NFET)的汲極。該第一閘極通過電晶體103的源極是連接至位元線真值131。該第二反相器也連接在該正電壓軌121與該接地軌122之間，並且包括串聯連接至第二下拉電晶體112(例如，NFET)的第二上拉電晶體111(例如，PFET)。該第二上拉與下拉電晶體111-112之間的儲存節點補值115是連接至第二閘極通過電晶體(例如，NFET)的汲極。該第二閘極通過電晶體113的源極是連接至位元線補值132。該第一和第二閘極通過電晶體103和113的閘極是連接至字元線(WL)140。
在讀取運作期間，讀取儲存在選定的記憶體胞元中的資料數值。為了完成這個，該位元線真值131和該位元線補值132兩者均被預充電至正胞元供應電壓(PVCS)位準，並且，該字元線140被致動(亦即，被充電至該PVCS位準)，以開啟該第一和第二閘極通過電晶體103和113。當資料數值「1」被儲存在儲存節點真值105時，該位元線真值131將仍被充電在該PVCS位準，而該位元線補值132將被放電至接地122。當資料數值「0」被儲存在該儲存節點真值105時，該位元線真值131將被放電至接地，而該位元線補值132將仍被充電至該PVCS位準。在行(column)的末端的感測放大器(其含有該選定的記憶體胞元)將感測該位元線真值131或該位元線補值132是否具有較高電壓位準，並且藉此將感測儲存在該記憶體胞元中的該資料數值(亦即，「1」，如果該位元線真值131具有該較高的電壓位準，以及「0」，如果該位元線補值132具有該較高的電壓位準)。
在寫入運作期間，資料數值「1」或「0」被寫入至選定的記憶體胞元的該儲存節點真值105。為了儲存資料數值「1」，該位元線真值131仍然被充電在該PVCS位準，而該位元線補值132被放電至接地122。當該字元線140被致動以開啟該第一和第二閘極通過電晶體103和113，該資料數值「1」將被儲存在該儲存節點真值105上。相反地，為了儲存資 料數值「0」至該儲存節點真值105上，該位元線真值131被放電至接地122，而該位元線補值132仍被充電至該PVCS位準。當該字元線140被致動時，該資料數值「0」將被儲存至該儲存節點真值105上。
在這種記憶體胞元中，尺寸縮放(例如，使用單一半導體鰭式上拉電晶體)、PVCS降低及程序變化性(例如，該程序角落處的臨界電壓變化性)的組合可導致跨越該記憶體陣列的一些上拉電晶體101、111中具有不充足的頂部空間(headroom)，以確保在該寫入運作期間資料數值可被適合地儲存至該儲存節點上。特定言之，如上方所提到的，當將「1」資料數值寫入至該儲存節點真值105時，該位元線真值131仍被充電至該PVCS位準，而該位元線補值132被放電至接地122。當該字元線被致動時，該儲存節點真值105上該電壓位準增加。為了確保該資料數值「1」被儲存至該儲存節點真值105上，此儲存節點真值105上的電壓需要提昇至該PVCS位準並且仍然在那裏。然而，如果該第二上拉電晶體111關閉地不夠快速，並且該第一上拉電晶體101開啟地不夠快速，則由於在較低電壓的不充足頂部空間，該儲存節點真值105上的電壓可能無法提昇至該PVCS位準，使得無法完成該寫入。不完成的寫入將使該胞元在接續的讀取運作中不穩定。
有鑑於前述，本文所揭露的是積體電路晶片的實施例，該積體電路晶片包括記憶體陣列(例如，靜態隨機存取記憶體(SRAM)陣列)及至少一個正電壓升壓電路(PVBC)，該PVBC是用來於(舉例來說)該記憶體陣列使用相對低正胞元供應電壓來運作並且該晶片是在該快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體(PFET)程序角落製造時，改進記憶體胞元 內的寫入性。該PVBC可運作地連接至該記憶體陣列，並且可於寫入運作期間提供正電壓升壓脈衝至該記憶體胞元中的上拉電晶體的源極，以儲存資料數值至這些記憶體胞元中，並且更特定言之，可於該寫入運作期間與字元線去致動實質同時提供這種正電壓升壓脈衝，以確保完成該寫入運作，並且該儲存的資料數值於運作在該快速NFET-緩慢PFET程序角落時特別地穩定。選擇性地，正電壓升壓脈衝可僅施加至選定的行中的該記憶體胞元(亦即，不施加至其它行中的胞元)，以最小化電能消耗。本文也揭露的是記憶體陣列運作方法的實施例，其中，這種正電壓升壓脈衝於寫入運作期間被施加。最後，本文也揭露的是製造方法的實施例，其中，實施後製造測試以識別具有記憶體陣列(其將受益於這種正電壓升壓脈衝(例如，將運作於相對低正胞元供應電壓運作的IC晶片))的IC晶片，以及其中，PVBC是附接至那些識別的晶片的基底並且運作地連接至該記憶體陣列。
更特別地，本文所揭露的是積體電路(IC)晶片的實施例。該IC晶片可包括基底及該基底上的記憶體陣列。舉例來說，該記憶體陣列可為具有數行和數列(row)的SRAM胞元的靜態隨機存取記憶體(SRAM)陣列。該IC晶片可復包括至少一個正電壓升壓電路(PVBC)，其在該基底上並且運作地連接至該記憶體陣列，以於為了儲存資料數值至該記憶體胞元中所實施的寫入運作期間與字元線去致動實質同時提供正電壓升壓脈衝至該記憶體陣列中的記憶體胞元。應注意到的是，如下方該詳細描述部分中詳細描述所討論的，為了最小化電能消耗，該IC晶片可選擇性地包括不同的PVBC，以施加正電壓升壓脈衝至該記憶體陣列中的不同的數行(相對於僅包括單一PVBC，以施加正電壓升壓脈衝至該記憶體陣列中的所有行)。
本文也揭露的是記憶體陣列運作方法的實施例。特定言之，該方法可包括提供IC晶片，例如上方所描述的該IC晶片，其包括基底及 在該基底上的記憶體陣列和至少一個正電壓升壓電路(PVBC)，該PVBC是運作地連接至該記憶體陣列，以於為了儲存資料數值至該記憶體胞元中所實施的寫入運作期間與字元線去致動實質同時提供正電壓升壓脈衝至該記憶體陣列中的記憶體胞元。該方法可復包括實施寫入運作，以將資料數值寫入至記憶體陣列的特定行和特定列中的特定記憶體胞元。實施該寫入運作可包括維持該特定行的該位元線真值在第一正電壓位準；將該特定行的該位元線補值放電至接地(但該位元線真值仍被充電至該第一正電壓位準)；將該字元線充電至該第一正電壓位準，使得該資料數值的寫入被初始化；以及接續地並且特別地，於一些預定時間期間後，實質同時地將該字元線放電至接地並且施加正電壓升壓脈衝至電性連接至該特定記憶體胞元中的上拉電晶體的源極的正電壓軌。該正電壓升壓脈衝的施加是使用PVBC加以實施，並且將該正電壓軌上的電壓從該第一正電壓位準增加至較高的第二正電壓位準。藉由如此作，此方法確保該資料數值的該寫入是完成的，即使在運作於該快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體(PFET)程序角落和在相對低的運作電壓的IC晶片的案例中亦然。應注意到的是，選擇性地如在下方的詳細描述部分中另外所討論的，可使用不同的PVBC來施加該正電壓升壓脈衝至該陣列中的不同行，以最小化電能消耗。
最後，本文也揭露的是製造積體電路(IC)晶片的方法的實施例，其中，實施後製造測試以識別具有記憶體陣列(其將受益於這種正電壓升壓脈衝(例如，將運作在相對低電壓位準的快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體(PFET)程序角落IC晶片))的IC晶片，以及其中，正電壓升壓電路(PVBC)附接至那些識別的晶片的該基底並且運作地連接至其上的該記憶體陣列。特定言之，此方法可包括製造IC晶片。各個IC晶片均可包括基底及記憶體電路，其包括記憶體陣列及周邊電路系統。此方 法可復包括測試該IC晶片，以決定該IC晶片上及，特別地，該記憶體陣列的該記憶體胞元中的該N-型場效電晶體(NFET)及該P-型場效電晶體(PFET)的切換速度。該IC晶片可接著基於該測試的結果被分類成數群組。舉例來說，該等群組可包括不同的程序角落群組以及，特別地，含有在該不同的程序角落的一者或更多者處運作的IC晶片的一個或更多個群組。該等群組可包括至少一快速NFET-緩慢PFET程序角落群組，其含有具有快速NFET(例如，3σ快速NFET或更高)和緩慢PFET(例如，3σ緩慢PFET或更高)的IC晶片。此方法可復包括附接正電壓升壓電路(PVBC)至來自該快速NFET-緩慢PFET程序角落群組的一個或更多個選定的IC晶片，並且，在各個選定的IC晶片上，運作地連接該PVBC至該記憶體陣列，以於寫入運作期間與字元線去致動實質同時致能施加正電壓升壓脈衝至該記憶體陣列中的記憶體胞元，以儲存資料數值至該記憶體胞元中。應注意到的是，如下該詳細描述部分中另外討論的選擇性的，多個不同的PVBC可附接至該基底並且運作地連接至該記憶體陣列，以致於至該陣列中的不同行的正電壓升壓脈衝可使用不同的PVBC予以施加，以最小化電能消耗。
100‧‧‧靜態隨機存取記憶體(SRAM)胞元
101‧‧‧第一上拉電晶體、上拉電晶體
102‧‧‧第一下拉電晶體
103‧‧‧第一閘極通過電晶體
105‧‧‧儲存節點真值
111‧‧‧第二上拉電晶體、上拉電晶體
112‧‧‧第二下拉電晶體
113‧‧‧第二閘極通過電晶體
115‧‧‧儲存節點補值
121‧‧‧正電壓軌
122‧‧‧接地軌、接地
131‧‧‧位元線真值
132‧‧‧位元線補值
140‧‧‧字元線
201、202、211、212‧‧‧項目
300、300A、300B、300C‧‧‧IC晶片
301‧‧‧基底
310‧‧‧記憶體電路
311‧‧‧記憶體陣列
312‧‧‧周邊電路系統
313‧‧‧列位址解碼器
314‧‧‧字元線驅動器
315‧‧‧行位址解碼器
316‧‧‧感測電路
320、320(a)、320(b)、320(c)、320(d)‧‧‧正電壓升壓電路
325‧‧‧PVBC控制器
400‧‧‧SRAM胞元、記憶體胞元
401‧‧‧第一上拉電晶體、上拉電晶體
402‧‧‧第一下拉電晶體
403‧‧‧第一閘極通過電晶體
405‧‧‧儲存節點真值
411‧‧‧第二上拉電晶體、上拉電晶體
412‧‧‧第二下拉電晶體
413‧‧‧第二閘極通過電晶體
415‧‧‧儲存節點補值
421‧‧‧正電壓軌.
422‧‧‧接地軌、接地
431‧‧‧位元線真值、位元線
432‧‧‧位元線補值、位元線
440‧‧‧字元線
501‧‧‧第一時間期間
502‧‧‧第二時間期間
503‧‧‧第三時間期間
661‧‧‧感測放大器
662‧‧‧2-輸入多工器
664‧‧‧4-輸入多工器
910‧‧‧第一反相器
915、916‧‧‧低Vt NFET
920‧‧‧第二反相器
925‧‧‧低Vt PFET
950(a)、950(b)‧‧‧時脈訊號產生器
999‧‧‧輸出節點
1102-1126、1202-1212‧‧‧程序
本發明從接下來的詳細描述並參照圖式將較好地了解，該圖式不必然是依照比例繪示，並且其中，第1圖是例示靜態隨機存取記憶體(SRAM)胞元的示意圖；第2A圖是例示在傳統的SRAM陣列中運作在額定的胞元供應電壓的SRAM的典型的NFET-典型的PFET程序角落運作的時序圖； 第2B圖是例示在傳統的SRAM陣列運作在相對低胞元供應電壓的第1圖的SRAM胞元的快速NFET-緩慢PFET程序角落運作的時序圖；第3圖是例示積體電路(IC)晶片的方塊圖，該積體電路(IC)晶片包括記憶體陣列(例如，SRAM陣列)及用於正電壓升壓脈衝至該記憶體陣列中記憶體胞元的至少一個正電壓升壓電路；第4圖是例示範例SRAM胞元的示意圖，該範例SRAM胞元可被併入至該IC晶片上的該記憶體陣列中；第5圖是例示以由正電壓升壓電路所提供的正電壓升壓脈衝而運作的SRAM胞元(例如，如第4圖中所顯示的)的快速NFET-緩慢PFET程序角落運作的時序圖；第6圖是例示該IC晶片的一個實施例的數部分的示意圖，該IC晶片包括單一正電壓升壓電路；第7圖是例示該IC晶片的另一個實施例的數部分的示意圖，該IC晶片包括兩個正電壓升壓電路；第8圖是例示該IC晶片的又另一個實施例的數部分的示意圖，該IC晶片包括四個正電壓升壓電路；第9圖是例示範例正電壓升壓電路的示意圖，該正電壓升壓電路可提供正電壓升壓脈衝至該記憶體陣列中的該記憶體胞元；第10圖是例示第9圖中所顯示的不同訊號的時序以及字元線上的電壓的對應時序的時序圖；第11圖是例示記憶體陣列運作方法的實施例的流程圖；第12圖是例示IC晶片製造方法的實施例的流程圖，該IC晶片製造方法包括附接正電壓升壓電路至選定的IC晶片上；以及 第13圖是方塊圖，其例示於決定正電壓升壓電路是否應附接其上以形成第3圖中所顯示的該最終IC晶片結構前，在第12圖的該流程圖的程序1202處所製造並且接續地在程序1204-1210處所測試和分類的IC晶片。
如上方所提到的，就靜態隨機存取記憶體(SRAM)胞元100而言，例如第1圖中所顯示的，尺寸縮放(例如，使用單一半導體鰭式上拉電晶體)、正胞元供應電壓(PVCS)降低、以及程序變化性(例如，在該程序角落處的臨界電壓變化性)的組合可導致跨越該記憶體陣列的一些上拉電晶體101、111具有不充足的頂部空間，以確保資料數值在該寫入運作期間被適當地儲存至儲存節點上。特定言之，當將「1」資料數值寫入至該儲存節點真值105時，該位元線真值131仍然被充電至該PVCS位準，而該位元線補值132被放電至接地122。當該字元線被致動時，該儲存節點真值105上的該電壓位準增加。為了確保該資料數值「1」被儲存至該儲存節點真值105上，此儲存節點真值105上的電壓需要提昇至該PVCS位準並且仍然在那裏。然而，如果該第二上拉電晶體111關閉地不夠快速，並且該第一上拉電晶體101開啟地不夠快速，則由於較低電壓的不充足頂部空間，該儲存節點真值105上的電壓可能不會提昇至該PVCS位準，使得該寫入沒有完成。未完成的寫入將使該胞元在後續讀取運作中不穩定。
舉例來說，考量該PVCS位準相當小(例如，小於0.75V，例如大約0.55V)並且「1」資料數值將被寫入至該儲存節點真值105的案例。如第2A圖中所顯示的該時序圖中所例示的，在該典型的n-型場效電晶體(NFET)-典型的p-型場效電晶體(PFET)程序角落處，該第一和第二上 拉電晶體101和111可具有.365V的臨界電壓(Vt)。在此案例中，該字元線(WL)140被致動(亦即，被充電至該PVCS位準)，並且該第一和第二閘極通過電晶體103和113被開啟，以為了將該儲存節點真值(SN(T))105連接至該位元線真值(BL(T))131(其被預充電至該PVCS位準)以及將該儲存節點補值(SN(C))115連接至該位元線補值(BL(C))132(其被放電至接地)。其結果就是，該儲存節點真值105上的電壓開始增加，以關閉該第二上拉電晶體111。額外地，該儲存節點補值115上的電壓被該第二下拉和閘極通過電晶體112和113下拉。該儲存節點補值115上的低電壓引發該第一上拉電晶體101開啟，藉此確保該儲存節點真值105上的電壓將通過該第一上拉電晶體101而被上拉至該正電壓軌121上的該PVCS位準，並完成儲存該資料數值「1」在那個儲存節點真值105(亦即，完成該寫入運作)上。然而，在該快速NFET-緩慢PFET程序角落處，藉由在該上拉電晶體101和111的臨界電壓(Vt)上施加(舉例來說)6σ失配，它將具有更高的0.515V的有效Vt。在此案例中，如第2B圖的該時序圖中所例示的，該第一上拉電晶體101將努力開啟，以響應該儲存節點補值115處的低電壓。因此，該儲存節點真值105上的電壓將以高轉換(slew)(亦即，緩慢地)被上拉，並且在該寫入運作時間結束之前，可能還沒有到達該PVCS位準(亦即，在該字元線被去致動前)(見項目211-212)。因此，該寫入可能未完成。
並且，考量該PVCS位準相當小(例如，小於0.75V，例如在大約0.55V)並且「0」資料數值被再寫入至該儲存節點真值105的案例。再次地，在該典型的NFET-典型的PFET程序角落處，該第一和第二上拉電晶體101和111可具有.365V的Vt。在此案例中，該字元線(WL)被致動(亦即，被充電至PVCS)並且該第一和第二閘極通過電晶體103和113被開啟，以為了將該儲存節點真值(SN(T))105連接至該位元線真值 (BL(T))131(其被放電至接地)並且將該儲存節點補值(SN(C))115連接至該位元線補值(BL(C))132(其被充電至該PVCS位準)。其結果就是，該儲存節點真值105上的電壓開始減少，以開啟該第二上拉電晶體111，並且藉此將該儲存節點補值115上的電壓上拉至該正電壓軌121上的該PVCS位準。該儲存節點補值115上的高電壓將關閉該第一上拉電晶體101，以確保該儲存節點真值105被下拉至並且仍然在接地(亦即，儲存資料數值「0」)。
然而，在該快速NFET-緩慢PFET程序角落處，舉例來說，藉由在該上拉電晶體101和111的臨界電壓(Vt)上施加6σ失配，它將具有更高的0.515V的有效Vt。在此案例中，如第2B圖的該SRAM胞元時序圖中所例示的，該第二上拉電晶體111將努力開啟，使得該儲存節點補值(SN(C))115上的電壓不會提昇至足以快速將該第一上拉電晶體101完全地關閉的該PVCS位準。因此，該儲存節點真值105上的電壓可能在該寫入運作時間結束之前還沒有到達接地(亦即，在該字元線被去致動前)，並且該寫入可能尚未完成(見項目201-202)。
在任何案例中，該更高有效的臨界電壓，減慢靜態隨機存取記憶體(SRAM)胞元中的該上拉電晶體，導致未完成的寫入「1」或「0」。此將使該胞元在後續的讀取運作中不穩定，並且因此可導致讀取錯誤。有鑑於前述，本文所揭露的是積體電路晶片的實施例，該積體電路晶片包括記憶體陣列(例如，靜態隨機存取記憶體(SRAM)陣列)及至少一個正電壓升壓電路(PVBC)，該PVBC是用來於(舉例來說)該記憶體陣列使用相對低正胞元供應電壓來運作並且該晶片是在該快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體(PFET)程序角落製造時，改進記憶體胞元內的寫入性。該PVBC可運作地連接至該記憶體陣列，並且可在寫入運作期間提供正電壓升壓脈衝至該記憶體胞元中的上拉電晶體的源極，以儲存資料數值至那些 記憶體胞元中，並且，更特定言之，可在該寫入運作期間與字元線去致動實質同時提供這種正電壓升壓脈衝，以確保該寫入運作是完成的並且該儲存的資料數值是穩定的。選擇性地，正電壓升壓脈衝可僅施加至選定的行中的該記憶體胞元(亦即，沒有施加至其它行中的胞元)，以最小化電能消耗。本文也揭露的是記憶體陣列運作方法的實施例，其中，這種正電壓升壓脈衝在寫入運作期間被施加。最後，本文也揭露的是製造方法的實施例，其中，實施後製造測試，以識別具有記憶體陣列(其將受益於這種正電壓升壓脈衝(例如，將在相對低正胞元供應電壓運作的快速NFET-緩慢PFET IC晶片))的IC晶片，並且其中，PVBC是附接至那些識別的晶片的該基底並且運作地連接至該記憶體陣列。
更特別地，參照第3圖，本文所揭露的是積體電路(IC)晶片300的實施例。該IC晶片300可包括基底301。該IC晶片300可復包括在該基底301上的記憶體電路310及至少一個正電壓升壓電路(PVBC)320、以及PVBC控制器325。
該記憶體電路310可包括記憶體陣列311及用於該記憶體陣列311的周邊電路系統312。
舉例來說，該記憶體陣列311可為靜態隨機存取記憶體(SRAM)陣列，其包括配置成數行及數列的SRAM胞元400。舉例來說，該SRAM胞元400可為傳統的六-電晶體(6T)SRAM胞元。如第4圖中所例示的，各個SRAM胞元400均可包括一對互補式儲存節點(亦即，儲存節點真值405及儲存節點補值415)，並可連接至字元線(WL)440及至一對互補式位元線(亦即，位元線真值431及位元線補值432)。特定言之，各個SRAM胞元400可包括交叉耦接的一對反相器。該對的第一反相器可包括串聯連接的第一上拉電晶體401(例如，P-型場效電晶體(PFET))及第一下 拉電晶體402(例如，N-型場效電晶體(NFET))。該第一上拉電晶體401的源極可電性連接至正電壓軌421，該正電壓軌421是耦接至PVBC 320。該第一下拉電晶體402的源極可電性連接至接地軌422。該SRAM胞元400可復包括第一閘極通過電晶體403(例如，NFET)。該第一閘極通過電晶體403的汲極可在該第一上拉和下拉電晶體401-402的汲極之間的介面處連接至儲存節點真值405。該第一閘極通過電晶體403的源極可連接至位元線真值431，相同的特定列中的所有SRAM胞元共享該位元線真值431。該對的第二反相器可包括串聯連接的第二上拉電晶體411(例如，P-型場效電晶體(PFET))及第二下拉電晶體412(例如，N-型場效電晶體(NFET))。該第二上拉電晶體411的源極可電性連接至該正電壓軌421，該正電壓軌421是耦接至該PVBC 320。該第二下拉電晶體412的源極可電性連接至該接地軌422。該SRAM胞元400可復包括第二閘極通過電晶體413(例如，NFET)。該第二閘極通過電晶體413的汲極可在該第二上拉和下拉電晶體411-412的汲極之間的介面處連接至儲存節點補值415。該第二閘極通過電晶體413的源極可連接至位元線補值432，相同的特定列中的所有SRAM胞元共享該位元線補值432。該第一和第二閘極通過電晶體403和413的閘極連接至字元線(WL)440，相同的特定列中的所有該SRAM胞元共享該字元線(WL)440。
該周邊電路系統312可包括電路系統，其可促進將資料數值寫入至該記憶體陣列311內的個別記憶體胞元400及自該記憶體陣列311內的個別記憶體胞元400讀取資料數值。該周邊電路系統312可包括，舉例來說，列位址解碼器313(也稱為字元線位址解碼器)、字元線驅動器314、行位址解碼器315、感測電路316(包括、但不限於感測放大器、選擇性的多工器等)、以及促進寫入及/或讀取運作的任何其它周邊電路系統。上方所 描述及包括在該周邊電路系統312中的組件在本領域中是眾所周知的，並且因此，其細節已從說明書省略，以為了允許讀者聚焦於該揭露的實施例的顯著的態樣。
該正電壓升壓電路(PVBC)320可運作地連接至該記憶體陣列311，以為了僅在寫入運作(其被實施，以為了儲存資料數值至該記憶體胞元中)期間與字元線去致動實質同時提供正電壓升壓脈衝至該記憶體陣列311中的記憶體胞元400。提供這種脈衝，以克服與在(舉例來說)快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體(PFET)程序角落及/或相對低運作電壓處運作的晶片相關聯的寫入性議題。為了此揭露的目的，快速NFET-緩慢PFET程序角落IC晶片可為(舉例來說)具有6σ快速NFET和6σ緩慢PFET的IC晶片或被分類成具有Xσ快速NFET和Xσ緩慢PFET的群組的任何其它IC晶片。也為了此揭露的目的，相對低的運作電壓是指小於0.75V的正胞元供應電壓(PVCS)位準，例如大約0.55V的PVCS位準。
舉例來說，考量特定的SRAM胞元，如第4圖中所顯示的，其在該記憶體陣列311的特定行及特定列中。在讀取運作期間，儲存在該特定的SRAM胞元400的該儲存節點真值405中的資料數值不需要採用該PVBC 320即可被讀取，該PVBC 320是由該PVBC控制器325控制。為了完成這個，該周邊電路系統312運作以將該位元線真值431和該位元線補值432預充電至第一正電壓位準(在本文中稱為該PVCS位準)，並且致動該字元線440(亦即，將該字元線440充電至該相同的第一正電壓位準)，以開啟該第一和第二閘極通過電晶體403和413。在此讀取運作期間，該正電壓軌421及藉此該第一和第二上拉電晶體401和411的源極是保持在該PVCS位準。當資料數值「1」是儲存在儲存節點真值405時，該位元 線真值431將仍然被充電在該PVCS位準，而該位元線補值432將通過該第二下拉和閘極通過電晶體412和413被放電至接地422。當資料數值「0」被儲存在儲存節點真值405時，該位元線真值432將通過該第一下拉和閘極通過電晶體402和403被放電至接地422，而該位元線補值432將仍然被充電在該PVCS位準。該特定行的末端處的感測放大器(未顯示)將感測該位元線真值431或該位元線補值432是否具有更高的電壓位準，並且藉此將感測儲存在該特定的SRAM胞元400中的該資料數值(亦即，「1」，如果該位元線真值431具有該更高的電壓位準，以及「0」，如果該位元線補值432具有該更高的電壓位準)。
在寫入運作期間，資料數值可被儲存至該特定的SRAM胞元400中，而PVBC 320可被採用以確保該寫入運作是完成的，特別地於該PVCS位準是相當小時(例如，小於0.75V，例如在大約0.55V)並且於該晶片正在運作於該快速NFET-緩慢PFET程序角落處時(例如，該上拉電晶體401和411具有0.515V的更高Vt，並且可努力開啟)。
如第5圖的該時序圖中所例示的，為了儲存資料數值「1」至該特定的SRAM胞元400的該儲存節點真值405上，該周邊電路系統312運作，以致於該位元線真值431(BL(T))仍然被充電在該PVCS位準、以致於該位元線補值432(BL(C))被放電至接地422、以及以致於該字元線(WL)440被致動(亦即，通過該正電壓軌421被充電至該PVCS位準)。其結果就是，該第一和第二閘極通過電晶體403和413被開啟，以將該儲存節點真值(SN(T))405連接至該位元線真值(BL(T))431(其被預充電至該PVCS位準)以及將該儲存節點補值(SN(C))415連接至該位元線補值(BL(C))432(被放電至接地)。在此案例中，該儲存節點真值405(SN(T))上的電壓開始增加，以關閉該第二上拉電晶體411。額外地，該儲存節點補 值415(SN(C))上的電壓由該第二下拉和閘極通過電晶體412和413下拉。該儲存節點補值415(SN(C))上的低電壓應引發該第一上拉電晶體401開啟，藉此引發該儲存節點真值405(SN(T))上的電壓通過該第一上拉電晶體401被上拉。然而，為了確保該儲存節點真值405(SN(T))上的電壓於該第一上拉電晶體401正努力完全開啟時被上拉，該PVBC控制器325可引發該PVBC 320施加正電壓升壓脈衝至該正電壓軌421，並且藉此至該上拉電晶體401和411的源極。該正電壓升壓脈衝的施加將該正電壓軌421上的電壓從該PVCS位準(亦即，該第一正電壓位準)增加(例如，25mV-200mV，例如100mV)至PVCS+位準(亦即，高於該第一正電壓位準的第二正電壓位準)，藉此增加該源極電壓且因此增加第一上拉電晶體401的頂部空間，以加速該開啟並且允許該儲存節點真值405(SN(T))在完成該寫入運作前達到至少該PVCS位準。
並且，如第5圖的該時序圖中所例示的，為了儲存資料數值「0」至該儲存節點補值405(SN(C))上，該周邊電路系統312運作，以致於該位元線真值431(BL(T))被放電至接地，該位元線補值432(BL(C))被充電至該PVCS位準，並且該字元線(WL)440被致動(亦即，通過該正電壓軌421被充電至該PVCS位準)。其結果就是，該第一和第二閘極通過電晶體403和413是開啟，以將該儲存節點真值(SN(T))405連接至該位元線真值(BL(T))431(其被放電至接地)、以及將該儲存節點補值(SN(C))415連接至該位元線補值(BL(C))432(其在該PVCS位準)。其結果就是，該儲存節點真值405(SN(T))上的電壓開始減少，以開啟該第二上拉電晶體411，並且藉此將該儲存節點補值415(SN(C))上的電壓上拉至該正電壓軌421上的該PVCS位準。該儲存節點補值415(SN(C))上的高電壓將關閉該第一上拉電晶體401。為了確保當該第二上拉電晶體411努力完全地開啟時，該 儲存節點真值405(SN(T))上的電壓被下拉並且仍然在接地(亦即，儲存資料數值「0」)，該PVBC控制器325可引發該PVBC 320施加正電壓升壓脈衝至該正電壓軌421，並且藉此至該上拉電晶體401和411的源極。該正電壓升壓脈衝的施加將該正電壓軌421上的電壓從該PVCS位準(亦即，該第一正電壓位準)增加至PVCS+位準(亦即，高於該第一正電壓位準的第二正電壓位準)(例如，增加25mV-200mV，例如增加100mV)，並且藉此增加該源極電壓以及因此增加該第二上拉電晶體411的該頂部空間，以加速該開啟並進而確保該儲存節點真值405(SN(T))沒有被上拉高於接地。
藉由增加該上拉電晶體401和411的該頂部空間，如上方所描述的，在該寫入運作期間，該結構確保寫入資料數值「1」或資料數值「0」至特定SRAM胞元400的該儲存節點真值405(SN(T))的該程序在該分配的時間內完成，即使在IC晶片運作在該快速NFET-緩慢PFET程序角落和在低運作電壓(例如，在小於0.75V的PVCS位準，例如在大約0.55V)的案例亦然。應注意到此正電壓升壓脈衝可為相對短脈衝(例如，.2-.5奈秒(ns)脈衝)，並且更特別地，該正電壓升壓脈衝可予以計時，以致於它於該寫入運作期間與該字元線440的去致動(亦即，放電該字元線440至接地)基本上同時發生，以避免施加該正電壓升壓脈衝至該字元線440，並且以致於該脈衝在該位元線真值或位元線補值恢復前(亦即，在該寫入運作的結束時被再充電回PVCS位準)結束。在位元線恢復前在字元線去致動施加該正電壓升壓脈衝並完成該脈衝，確保該脈衝將不會不利地影響胞元穩定性或循環時間。
第6圖是例示IC晶片300A的一個實施例的相關部分的示意圖，其包括由該PVBC控制器325所控制的單一正電壓升壓電路(PVBC)320。如所例示的，該感測電路316包括感測放大器661，其在各 行的末端並且在讀取運作期間比較位元線431-432上的電壓。在此實施例300A中，各個資料位元行包括單一行的記憶體胞元。在此案例中，由該PVBC控制器325所控制的該單一PVBC 320的輸出是連接至該記憶體陣列中的所有該行的該正電壓軌421。因此，跨越該記憶體陣列的所有記憶體胞元在該寫入運作期間，均同時經受在該PVCS+位準的該上述正電壓升壓脈衝。
選擇性地，為了最小化電能消耗，IC晶片可含有多個PVBC，並且各個PVBC均可施加正電壓升壓脈衝至僅特定數行中(亦即，並非所有行)的該記憶體胞元的該正電壓軌421。
舉例來說，第7圖是IC晶片300B的另一個實施例的相關部分的示意圖，其包括兩個PVBC 320(a)和320(b)，其均由該PVBC控制器325所控制。在此實施例300B中，各個資料位元行均可包括一對數鄰近行的記憶體胞元(亦即，偶數行和奇數行)，並且該感測電路316可包括感測放大器661，其在各個行的末端處並且在讀取運作期間比較該位元線431-432上的電壓，也包括多個2-輸入多工器662。各個2-輸入多工器均可運作地連接至對應對的鄰近行。特定言之，各個2-輸入多工器均可接收(作為輸入)從資料位元行的該兩個鄰近行的兩個鄰近感測放大器661所輸出的資料。在此案例中，第一PVBC 320(a)可僅連接至該記憶體陣列311中的該數偶數行的該正電壓軌421，而第二PVBC 320(b)可僅連接至該記憶體陣列311中的該數奇數行的該正電壓軌421。有了此組構，當資料數值正被寫入至偶數行中的特定記憶體胞元時，僅該數偶數行中的該記憶體胞元將於該寫入運作期間同時經受在該PVCS+位準的該上述的正電壓升壓脈衝，而該數奇數行中的該記憶體胞元將保持在該PVCS位準，反之亦然。
類似地，第8圖是例示IC晶片300C的另一個實施例的相關部分的示意圖，其包括由該PVBC控制器325所控制的四個PVBC 320(a)-320(d)。在此實施例300C中，各個資料位元行均可包括四個鄰近行的記憶體胞元(亦即，第一行、第二行、第三行及第四行)，並且該感測電路316可包括感測放大器661，其在該數行的各者的末端並且於讀取運作期間比較該位元線431-432上的電壓，並且也包括多個4-輸入多工器664。各個4-輸入多工器均可運作地連接至對應組的四個鄰近行。特定言之，各個4-輸入多工器均可接收(作為輸入)從資料位元行的該四個鄰近行的四個鄰近感測放大器661所輸出的資料。在此案例中，第一PVBC 320(a)可連接至該記憶體陣列311中的每一個資料位元行中的每一個第一行的該正電壓軌421，第二PVBC 320(b)可連接至該記憶體陣列311中的每一個資料位元行的每一個第二行的該正電壓軌，第三PVBC 320(c)可連接至該記憶體陣列311中的每一個資料位元行的每一個第三行的該正電壓軌，而第四PVBC 320(d)可連接至該記憶體陣列311中的每一個資料位元行的每一個第四行的該正電壓軌。有了此組構，當資料數值被寫入至資料位元行的第一行中的特定記憶體胞元時，僅各個資料位元行的該第一行中的該記憶體胞元將於該寫入運作期間同時經受在該PVCS+位準的該上述正電壓升壓脈衝，而所有其它數行中的該記憶體胞元將保持在該PVCS位準；當資料數值被寫入至資料位元行的第二行中的特定記憶體胞元時，僅各個資料位元行的該第二行中的該記憶體胞元將於該寫入運作期間同時經受在該PVCS+位準的該上述正電壓升壓脈衝，而所有其它數行中的該記憶體胞元將保持在該PVCS位準；依此類推。
第9圖是例示可被併入至第3圖的該IC晶片300(包括併入至第6-8圖中詳細描述的各種不同的實施例300A-300C的任一者)的範例 PVBC 320的示意圖，而第10圖是例示第9圖中所顯示的不同訊號的時序連同該字元線上的對應時序的時序圖。該PVBC 320可包括輸出節點999，該輸出節點保持在該PVCS位準(亦即，該第一正電壓位準)，除了於該寫入運作期間的非常短的時間期間外，在該時間期間，它切換至PVCS+位準(亦即，高於該第一正電壓位準的第二正電壓位準)。該PVBC 320可包括第一反相器910(其包括高臨界電壓電晶體並且連接在第一正電壓供應(在該PVCS位準)與接地之間)及第二反相器920(其類似地包括高臨界電壓(Vt)電晶體並且連接在第二正電壓供應(在該更高的PVCS+位準)與接地之間)。該第一反相器910的第一輸出節點控制一對串聯的低Vt NFET 915-916，其以回授迴圈的方式連接，其中，該第一低Vt NFET 915的汲極連接至該第二Vt NFET 916的汲極，也連接至該輸出節點999，而該第二低Vt NFET的源極也連接至該輸出節點999。該第二反相器920的第二輸出節點控制低Vt PFET 925，其連接在該第一正電壓供應與該回授迴圈之間。
使用多個不同的時脈訊號實施該寫入運作的時序。特定言之，該輸出節點999在這兩個電壓位準於何時切換的時序是基於兩個分別的時脈訊號加以決定：PB_CLK1和PB_CLK0。PB_CLK1可控制該第一反相器910中的該PFET和NFET的閘極，並可由時脈訊號產生器950(a)基於從該PVBC控制器325所接收的控制時脈訊號FSEL_OS_1和行選擇訊號ACN加以產生。PB_CLK0可控制該第二反相器920中的該PFET和NFET的閘極，並可由另一個時脈訊號產生器950(b)基於從該PVBC控制器325所接收的另一個控制時脈訊號FSEL_OS_0和該相同的行選擇訊號ACN加以產生。
該PVBC控制器325與第9圖的該PVBC 320組合以確保該PVCS位準與該PVCS+位準之間的切換在該輸出節點999發生(僅在寫 入運作期間並且與該字元線的去致動(亦即，於該字元線被放電至接地時)基本上同時)，如第10圖的該時序圖中所例示的，並且復確保此切換是針對相對短時間期間，以致於該施加的正電壓升壓脈衝在該位元線被恢復至該PVCS位準前結束。舉例來說，該正電壓升壓脈衝可為.2-.5ns正電壓升壓脈衝。因此，可使用不同的輸入訊號(例如，行選擇訊號ACN和時脈訊號PB_CLK0、及PB_CLK_1)實施該寫入運作。如第5圖的該時序圖中所例示的，這些多個不同的輸入訊號確保寫入「1」運作中的該位元線補值(BL(C))或寫入「0」運作中的該位元線真值(BL(T))的放電和充電分別在第一時間期間501的開始和結束發生，使得該字元線的充電和放電發生在第二時間期間502(其在該第一時間期間501的期間並且短於該第一時間期間501)，並且使得該正電壓升壓脈衝的施加發生在第三時間期間503(其在該第一時間期間501的期間並且短於該第一時間期間501，並且與該第二時間期間502的末端重疊)。如上方所提到的，在字元線去致動施加該正電壓升壓脈衝並且於位元線恢復前完成該脈衝，確保該脈衝不會不利地影響胞元穩定性或循環時間。
雖然在該電路時序圖中未顯示，但額外地或替代地，該IC晶片可包括(在該基底上)負電壓升壓電路(NVBC)，其運作地連接至該記憶體陣列311並且用來於(舉例來說)該記憶體陣列使用相對低正胞元供應電壓運作並且該晶片是在該緩慢NFET-快速PFET程序角落處製造時，改進記憶體胞元內的寫入性。這種NBVC可於寫入運作期間提供負電壓升壓脈衝至該記憶體胞元中的下拉電晶體的源極，以儲存資料數值至這些記憶體胞元中，並且更特定言之，可在該寫入運作期間在字元線去致動前提供這種負電壓升壓脈衝，以確保該寫入運作是完成的，並且該儲存的資料數值是穩定的。
參照第11圖的流程圖，本文也揭露的是記憶體陣列運作方法的實施例。特定言之，該方法可包括提供積體電路(IC)晶片，例如上方所詳細描述且在第3圖中例示的該IC晶片300(見程序1102)。該IC晶片300可具有基底301和在該基底上的記憶體電路310。該記憶體電路310可包括記憶體陣列311(例如，靜態隨機存取記憶體(SRAM)陣列)，其具有數行和數列的記憶體胞元400(例如，靜態隨機存取記憶體(SRAM)胞元，如第4圖中所例示且如上方所詳細描述的)。該記憶體電路310可復包括該周邊電路系統312，其需要用來促進寫入資料數值至該記憶體陣列311內的個別記憶體胞元400及從該記憶體陣列311內的個別記憶體胞元400讀取資料數值。該IC晶片300可復包括至少一個正電壓升壓電路(PVBC)320，其運作地連接至該記憶體陣列311，用來於為了儲存資料數值至該記憶體胞元中所實施的寫入運作期間，與字元線去致動實質同時提供正電壓升壓脈衝至該記憶體陣列311中的記憶體胞元400。
該方法可復包括實施寫入運作，以將資料數值(例如，「1」或「0」)寫入至該記憶體陣列311的特定行和特定列中的特定記憶體胞元，並且，在該寫入運作期間，使用PVBC 320以提供正電壓升壓脈衝，以改進寫入性(見程序1104和第4圖)。特定言之，在該記憶體陣列中，該特定記憶體胞元400可連接至該特定行的位元線真值431和位元線補值432、至該特定列的字元線440、至正電壓軌421、以及至接地軌422。
如第5圖的該時序圖中所例示的，為了儲存資料數值「1」至該特定的SRAM胞元400的該儲存節點真值405上，該位元線真值431(BL(T))可維持在第一正電壓位準(亦即，在本文中稱為該正胞元供應電壓(PVCS)位準)，而該位元線補值432(BL(C))可被放電至接地422(見程序1110)。接下來，該字元線(WL)440可被致動(亦即，通過該正電壓軌421 被充電至該PVCS位準)(見程序1112)。其結果就是，該第一和第二閘極通過電晶體403和413開啟，以將該儲存節點真值(SN(T))405連接至該位元線真值(BL(T))431(其被預充電至該PVCS位準)，並且將該儲存節點補值(SN(C))415連接至該位元線補值(BL(C))432(其被放電至接地)。在此案例中，該儲存節點真值405(SN(T))上的電壓(其保持在VCS)關閉該第二上拉電晶體411。額外地，該儲存節點補值415(SN(C))上的電壓由該第二下拉和閘極通過電晶體412和413下拉。該儲存節點補值415(SN(C))上的低電壓應引發該第一上拉電晶體401開啟，藉此引發該儲存節點真值405(SN(T))上的電壓通過該第一上拉電晶體401被上拉。然而，為了確保該儲存節點真值405(SN(T))上的電壓於該第一上拉電晶體401可能正努力完全開啟時被上拉，正電壓升壓脈衝由PVBC 320被施加至該正電壓軌421，並且藉此至該上拉電晶體401和411的源極(見程序1114)。該正電壓升壓脈衝的施加將該正電壓軌421上的電壓從該PVCS位準增加至PVCS+位準(亦即，高於該第一正電壓位準的第二正電壓位準)(例如，增加25mV-200mV，例如增加100mV)，並且藉此增加該源極電壓並增加第一上拉電晶體401的該頂部空間，以加速該開啟並允許該儲存節點真值405(SN(T))於完成該寫入運作前達到至少該PVCS位準。於該資料數值「1」寫入至該儲存節點真值(SN(T))後，該位元線補值432恢復(亦即，再充電至該PVCS位準)(見程序1116)。
並且，如第5圖的該時序圖中所例示的，為了儲存資料數值「0」在該儲存節點真值405(SN(T))上，該位元線真值431(BL(T))被放電至接地，並且該位元線補值432(BL(C))被充電至該PVCS位準(見程序1120)。接下來，該字元線(WL)440被致動(亦即，通過該正電壓軌421被充電至該PVCS位準)(見程序1122)。其結果就是，該第一和第二閘極通過 電晶體403和413開啟，以將該儲存節點真值(SN(T))405連接至該位元線真值(BL(T))431(其被放電至接地)，並且將該儲存節點補值(SN(C))415連接至該位元線補值(BL(C))432(其在該PVCS位準)。其結果就是，該儲存節點真值405(SN(T))上的電壓開始減少，以開啟該第二上拉電晶體411，並且藉由將該儲存節點補值415(SN(C))上的電壓上拉至該正電壓軌421上的該PVCS位準。該儲存節點補值415(SN(C))上的高電壓將關閉該第一上拉電晶體401。為了確保該儲存節點真值405(SN(T))上的電壓於該第二上拉電晶體411努力完全開啟時是下拉並且仍然在接地(亦即，儲存資料數值「0」)，正電壓升壓脈衝供應至該正電壓軌421，並且藉此至該上拉電晶體401和411的源極(見程序1124)。該正電壓升壓脈衝的施加將該正電壓軌421上的電壓從該PVCS位準增加至該PVCS+位準(例如，增加25mV-200mV，例如增加100mV)，並且藉此增加該源極電壓及增加該第二上拉電晶體411的該頂部空間，以加速該開啟以確保該儲存節點真值405(SN(T))沒有被上拉至超過接地。於該資料數值「1」寫入至該儲存節點真值(SN(T))後，該位元線補值432恢復(亦即，被再充電至該PVCS位準)(見程序1126)。
藉由加速該上拉電晶體401和411的該開啟時間，如上方所描述的，在該寫入運作期間，該方法確保寫入資料數值「1」或資料數值「0」至特定SRAM胞元400的該儲存節點真值405(SN(T))的該程序在該分配的時間內完成，即使在IC晶片運作在該快速NFET-緩慢PFET程序角落和在低運作電壓(例如，在小於0.75V的PVCS位準，例如在大約0.55V)的案例亦然。應注意到此正電壓升壓脈衝可為相對短脈衝(例如，.2-.5ns脈衝)，並且更特別地，該正電壓升壓脈衝可予以計時，以致於它於該寫入運作期間與該字元線440的去致動(亦即，放電該字元線440至接地)基本上 同時發生在程序1114(或1124)，以避免施加該正電壓升壓脈衝至該字元線440，並且以致於該脈衝在該真值或補值其它j位元線在程序1116(或1126)恢復前結束。在程序1114(或1124)施加該正電壓升壓脈衝在(亦即，同時)字元線去致動並在程序1116(或1126)於位元線恢復前完成該脈衝，確保該脈衝不會不利地影響胞元穩定性或循環時間。
該方法可復包括實施讀取運作以讀取該特定的SRAM胞元400的該儲存節點真值405中所儲存的資料數值，並且不需採用該PVBC 320便可這樣作。為了完成這個，該位元線真值431和該位元線補值432被預充電至該PVCS位準，並且該字元線440被致動(亦即，被充電至該相同的PVCS位準)，以開啟該第一和第二閘極通過電晶體403和413。在此讀取運作期間，該正電壓軌421和藉此該第一和第二上拉電晶體401和411的源極被保持在該PVCS位準。當資料數值「1」儲存在該儲存節點真值405中時，該位元線真值431將仍然被充電至該PVCS位準，而該位元線補值432將通過該第二下拉和閘極通過電晶體412和413被放電至接地422。當資料數值「0」儲存至該儲存節點真值405上時，該位元線真值432將通過該第一下拉和閘極通過電晶體402和403被放電至接地422，而該位元線補值432將仍然被充電至該PVCS位準。該位元線真值431與該位元線補值432之間的電壓差可被感測(例如，使用在該數行的末端處的感測放大器)，以決定該特定的SRAM胞元400中所儲存的該資料數值(亦即，「1」，如果該位元線真值431具有該更高電壓位準，以及「0」，如果該位元線補值432具有該更高電壓位準)。
最後，參照第12圖的流程圖，本文也揭露的是製造方法的實施例，其中，實施後製造測試以識別具有記憶體陣列(其將受益於這種正電壓升壓脈衝(例如，快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體 (PFET)程序角落積體電路(IC)晶片(其將運作在相對低正胞元供應電壓))的積體電路晶片，並且其中，附接正電壓升壓電路(例如，貼附、固定、黏住等)至那些識別的晶片的該基底並且運作地連接至該記憶體陣列。特定言之，此方法可包括依據IC設計製造積體電路(IC)晶片(見程序1202及第13圖)。各個IC晶片均可具有基底301及該基底上的記憶體電路310，如上方所詳細描述的。該記憶體電路310可包括記憶體陣列311(例如，靜態隨機存取記憶體(SRAM)陣列)，其具有數行和數列的記憶體胞元400(例如，靜態隨機存取記憶體(SRAM)胞元，如第4圖中所例示的，且如上方所詳細描述的)。該記憶體電路310可復包括該周邊電路系統312，其需要用來促進將資料數值寫入至該記憶體陣列311內的個別記憶體胞元400以及從該記憶體陣列311內的個別記憶體胞元400讀取資料數值。應注意到，在該製造方法的此點上，電壓升壓電路沒有包括在該IC晶片上。
此方法可復包括測試該IC晶片，以決定該IC晶片上該N-型場效電晶體(NFET)和該P-型場效電晶體(PFET)的切換速度，並且特別地，在該記憶體陣列311的該記憶體胞元400中(見程序1204)。舉例來說，實施此測試，以識別具有快速NFET的IC晶片、具有典型的NFET的IC晶片、以及具有緩慢NFET的IC晶片、以及也識別具有快速PFET的IC晶片、具有典型的PFET的IC晶片、以及具有緩慢PFET的IC晶片。測試IC晶片的技術在本領域中是眾所周知的，因此，這種技術的細節從說明書中省略，以為了允許讀者聚焦於該揭露的方法的顯著態樣。
該IC晶片可接著基於該測試的結果分類成群組(見程序1206)。舉例來說，該等群組可包括不同的程序角落群組，並且特別地，含有在一個或更多個不同的程序角落運作的IC晶片的一個或更多個群組。本領域中的熟習技術者將認識到該不同的程序角落一般是包括該快速-快速 程序角落、該緩慢-緩慢程序角落、該典型的-典型的程序角落、該緩慢-快速程序角落、以及該快速NFET-緩慢PFET程序角落。再者，當參照這些程序角落時，該切換速度指示(亦即，快速、緩慢或典型的)參照該NFET，而該第二切換速度指示則參照該PFET。在任何案例中，該IC晶片可分類成群組，並且這些群組可至少包括快速NFET-緩慢PFET程序角落群組，其含有IC晶片(其具有快速NFET和緩慢PFET)。如上方所提到的，為了此揭露的目的，快速NFET-緩慢PFET程序角落IC晶片可為例如具有6σ快速NFET和6σ緩慢PFET的IC晶片、或分類成具有Xσ快速NFET和Xσ緩慢PFET的群組的任何其它IC晶片。
該IC晶片可選擇性地基於產品特定胞元供應電壓規格復分類成次群組(見程序1208)。特定言之，該快速NFET-緩慢PFET程序角落群組內的該IC晶片可基於產品特定正胞元供應電壓規格(亦即，產品特定最大值PVCS位準)分類成次群組。這些次群組可包括具有第一最大值PVCS位準的至少一第一次群組(在本文也稱為第一最大胞元供應電壓)及具有第二最大值PVCS位準的第二次群組(在本文也稱為第二最大胞元供應電壓)，該第二最大值PVCS位準高於該第一最大值PVCS位準。該第一次群組(亦即，該較低PVCS次群組)中的該IC晶片的該第一最大值PVCS位準可例如為小於0.75V。該第二次群組(亦即，該更高PVCS次群組)中的該IC晶片的該第二最大值PVCS可例如為等於或大於0.75V。
此方法可復包括從該等群組及/或次群組選擇一個或更多個IC晶片、及附接(例如，貼附、固定、黏住等)一個或更多個正電壓升壓電路(PVBCs)320及PVBC控制器325至各個選定的IC晶片的該基底301的邊緣(見程序1210及第3圖)。該選定的IC晶片可例如為將受益於PVBC的使用的IC晶片。這種IC晶片將例如包括來自該快速NFET-緩慢PFET 程序角落群組及/或來自該第一次群組(亦即，該較低PVCS位準次群組)的IC晶片。之後，在各個選定的IC晶片上，該PVBC 320可運作地連接至該記憶體陣列311，以於寫入運作期間與字元線去致動實質同時致能施加正電壓升壓脈衝(詳述於上方)至該記憶體陣列中的記憶體胞元，以儲存資料數值至該記憶體胞元中，以為了改進寫入性(見程序1212)。
如上方所詳細描述並且第6圖中所例示的，在一個實施例中，單一PVBC 320可在程序1210-1212中附接(例如，貼附、固定、黏住等)至該基底並且運作地連接至該記憶體陣列。在此案例中，由該PVBC控制器325所控制的該單一PVBC 320的輸出是連接至該記憶體陣列中的該數行的該正電壓軌421。因此，跨越該記憶體陣列的所有記憶體胞元均於該寫入運作期間同時地經受在該PVCS+位準的該上述的正電壓升壓脈衝。
然而，如上方所詳細描述及在第7或8圖中所例示選擇性的，為了最小化電能消耗，多個PVBC可在程序1210-1212中附接(例如，貼附、固定、黏住等)至該基底並且運作地連接至該記憶體陣列，使得各個PVBC施加正電壓升壓脈衝僅至特定數行中的該記憶體胞元的該正電壓軌(亦即，並非所有行)。
應了解到本文所使用的術語是用於描述該揭露的結構和方法的目的，並且不意圖為限制性的。舉例來說，如本文所使用的，該單數型式「一」、「一個」及「該」意圖也包括複數型式，除非上下文清楚地另有指示。額外地，如本文所使用的，術語「包含」及/或「包括」是指陳述的特徵、數字、步驟、運作、元件、及/或組件的出現，但不排除一個或更多個其它特徵、數字、步驟、運作、元件、組件、及/或其群組的出現或加入。再者，如本文所使用的，例如「右」、「左」、「直立」、「水平」、「頂部」、「底部」、「上的」、「下的」、「在下」、「下方」、「下置」、「在上」、「上置」、「平行」、「垂直」等術語意圖描述相對位置，如它們在圖式中 所轉向和例示的(除非另有指示)，並且例如「碰觸」、「直接接觸」、「毗接」、「直接地鄰近」、「立即地鄰近」等術語意圖指示至少一個元件實體地接觸另一個元件(沒有其它元件分離該描述的元件)。術語「側向地」在本文中是用來描述元件的相對位置，並且更特別地，是用來指示元件位在其它元件的上方或下方的另一個元件的側面，如那些元件在圖式中所轉向和例示的。舉例來說，側向地鄰近位於另一個元件的元件將在該其它元件之側，立即地鄰近位於另一個元件的元件將直接地在該其它元件之側，而側向地圍繞另一個元件的元件將鄰近且接壤該其它元件的外部側壁。下方申請專利範圍中的所有手段或步驟加功能元件的對應結構、材料、動作及均等物意圖包括實施該功能的任何結構、材料、或動作，並組合所特定請求的其它請求的元件。
本發明的各種實施例的描述已經呈現為了例示的目的，但不意圖窮盡或限制至該揭露的實施例。許多修飾和變化對於本領域中具有通常技術者而言是明顯的，而沒有偏離該揭露的實施例的範疇和精神。本文所使用的術語經選擇最佳解釋實施例的原則、超過市場上所發現的技術的實際應用或技術改進、或使本領域的其他具有通常技術者了解本文所揭露的實施例。
1102-1126‧‧‧程序

Claims (20)

  1. 一種積體電路晶片，包含：基底；記憶體陣列，在該基底上；以及至少一個正電壓升壓電路，在該基底上，並且運作地連接至該記憶體陣列，其中，該正電壓升壓電路在寫入運作期間與字元線去致動實質同時提供正電壓升壓脈衝至該記憶體陣列中的記憶體胞元，以儲存資料數值至該記憶體胞元中，使得當字元線於寫入運作期間從第一正電壓位準放電至接地時，正胞元供應電壓從該第一正電壓位準增加至高於該第一正電壓位準的第二正電壓位準。
  2. 如申請專利範圍第1項所述之積體電路晶片，其中，正電壓升壓脈衝將該正胞元供應電壓增加25mV-200mV。
  3. 如申請專利範圍第1項所述之積體電路晶片，其中，該正電壓升壓脈衝包含.2-.5ns脈衝。
  4. 如申請專利範圍第1項所述之積體電路晶片，其中，該記憶體陣列包含數行及數列的記憶體胞元，其中，在該記憶體陣列內，特定記憶體胞元是連接至特定行的位元線真值和位元線補值、至特定列的字元線、以及至正電壓軌，其中，在寫入運作以將資料數值寫入至該特定記憶體胞元前，該位元線真值和該位元線補值被充電至該第一正電壓位準，而該字元線被放電至接地，以及其中，在該寫入運作期間，該位元線真值是維持在該第一正電壓位準， 該位元線補值被放電至接地，該字元線被充電至該第一正電壓位準，使得該資料數值的寫入被初始化，以及接續地，該字元線被放電至接地，並且正電壓升壓脈衝被施加至電性連接至該特定記憶體胞元中的上拉電晶體的源極的正電壓軌，其中，該字元線的放電和該正電壓升壓脈衝的施加實質同時發生，以將該正電壓軌上的正胞元供應電壓從該第一正電壓位準增加至高於該第一正電壓位準的該第二正電壓位準，並且確保完成該資料數值的該寫入。
  5. 如申請專利範圍第4項所述之積體電路晶片，其中，該第一正電壓位準小於0.75V。
  6. 如申請專利範圍第4項所述之積體電路晶片，其中，該特定記憶體胞元包含六-電晶體靜態隨機存取記憶體胞元，該六-電晶體靜態隨機存取記憶體胞元包含：第一上拉電晶體，具有連接至該正電壓軌的第一源極和連接至儲存節點真值的第一汲極；第一下拉電晶體，將該儲存節點真值連接至接地軌；以及第一閘極通過電晶體，將該位元線真值連接至該儲存節點真值，其中，該第一上拉電晶體和該第一下拉電晶體形成第一反相器；以及第二上拉電晶體，具有連接至該正電壓軌的第二源極和連接至儲存節點補值的第二汲極；第二下拉電晶體，將該儲存節點補值連接至該接地軌；以及第二閘極通過電晶體，將該位元線補值連接至該儲存節點補值，其中，該第二上拉電晶體及該第二下拉電晶體形成第二反相器，其中，該第一反相器和該第二反相器是交叉耦接，以及其中，該字元線控制該第一閘極通過電晶體和該第二閘極通過電晶體的閘極。
  7. 如申請專利範圍第1項所述之積體電路晶片，復包含：二-輸入多工器，運作地連接至該記憶體陣列中的數行的鄰近對；第一正電壓升壓電路，運作地連接至該記憶體陣列中的數偶數行；以及第二正電壓升壓電路，運作地連接至該記憶體陣列中的數奇數行。
  8. 如申請專利範圍第1項所述之積體電路晶片，復包含：四-輸入多工器，運作地連接至該記憶體陣列中的數組四鄰近行；第一正電壓升壓電路，運作地連接至各組中的每一個第一行；第二正電壓升壓電路，運作地連接至各組中的每一個第二行；第三正電壓升壓電路，運作地連接至各組中的每一個第三行；以及第四正電壓升壓電路，運作地連接至各組中的每一個第四行。
  9. 一種運作積體電路結構的方法，該方法包含：提供積體電路晶片，該積體電路晶片包含記憶體陣列和運作地連接至該記憶體陣列的至少一個正電壓升壓電路；以及實施寫入運作，以將資料數值寫入至該記憶體陣列的特定行和特定列中的特定記憶體胞元，其中，實施該寫入運作包含：將該特定行的位元線真值維持在第一正電壓位準；將該特定行的位元線補值放電至接地；將該特定列的字元線充電至該第一正電壓位準；以及接續地，實質同時將該字元線放電至接地並將正電壓升壓脈衝施加至電性連接至該特定記憶體胞元中的上拉電晶體的源極的正電壓軌，其中，該正電壓升壓脈衝將正胞元供應電壓從該第一正電壓位準增加至高於該第一正電壓位準的第二正電壓位準，並且確保完成該資料數值的寫入。
  10. 如申請專利範圍第9項所述之方法，其中，該正電壓升壓脈衝將該正胞元供應電壓增加25mV-200mV。
  11. 如申請專利範圍第9項所述之方法，其中，該正電壓升壓脈衝包含.2-.5ns脈衝。
  12. 如申請專利範圍第9項所述之方法，其中，該第一正電壓位準小於0.75V。
  13. 如申請專利範圍第9項所述之方法，其中，實施該寫入運作復包含，接著該正電壓升壓脈衝的完成和該資料數值的該寫入後，將該位元線補值再充電至該第一正電壓位準。
  14. 如申請專利範圍第13項所述之方法，其中，該寫入運作是使用多個不同的時脈訊號予以實施。
  15. 如申請專利範圍第9項所述之方法，其中，該特定記憶體胞元包含六-電晶體靜態隨機存取記憶體胞元，該六-電晶體靜態隨機存取記憶體胞元包含：第一上拉電晶體，具有連接至該正電壓軌的第一源極和連接至儲存節點真值的第一汲極；第一下拉電晶體，將該儲存節點真值連接至接地軌；以及第一閘極通過電晶體，將該位元線真值連接至該儲存節點真值，其中，該第一上拉電晶體和該第一下拉電晶體形成第一反相器；以及第二上拉電晶體，具有連接至該正電壓軌的第二源極和連接至儲存節點補值的第二汲極；第二下拉電晶體，將該儲存節點補值連接至該接地軌；以及第二閘極通過電晶體，將該位元線補值連接至該儲存節點補值，其中，該第二上拉電晶體和該第二下拉電晶體形成第二反相器，其中，該第一反相器和該第二反相器是交叉耦接，以及其中，該字元線控制該第一閘極通過電晶體和該第二閘極通過電晶體的閘極。
  16. 一種製造積體電路結構的方法，該方法包含：製造數個積體電路晶片，各個積體電路晶片均包含基底和該基底上的記憶體陣列；測試該等積體電路晶片；將該等積體電路晶片基於該測試的結果分類成數群組，其中，該等群組包含快速n-型場效電晶體(NFET)-緩慢p-型場效電晶體(PFET)程序角落群組；以及將至少一個正電壓升壓電路附接至來自該快速NFET-緩慢PFET程序角落群組的至少一個選定的積體電路晶片，並且將該正電壓升壓電路運作地連接至該選定的積體電路晶片上的該記憶體陣列，以在寫入運作期間，與字元線去致動實質同時致能施加正電壓升壓脈衝至該記憶體陣列中的記憶體胞元，以將資料數值儲存至該記憶體胞元中，使得當字元線於寫入運作期間從第一正電壓位準放電至接地時，正胞元供應電壓從該第一正電壓位準增加至高於該第一正電壓位準的第二正電壓位準。
  17. 如申請專利範圍第16項所述之方法，復包含：將該快速NFET-緩慢PFET程序角落群組內的該等積體電路晶片基於產品特定胞元供應電壓規格分類成數次群組，其中，該等次群組至少包含具有第一最大胞元供應電壓的第一次群組和具有高於該第一最大胞元供應電壓的第二最大胞元供應電壓的第二次群組，其中，正電壓升壓電路附接至該第一次群組中的所有該等積體電路晶片。
  18. 如申請專利範圍第17項所述之方法，其中，該第一最大胞元供應電壓小於0.75V。
  19. 如申請專利範圍第16項所述之方法，其中，正電壓升壓脈衝將該正胞元供應電壓增加25mV-200mV。
  20. 如申請專利範圍第16項所述之方法，其中，該正電壓升壓脈衝包含.2-.5ns脈衝。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626159B2 (en) * 2020-06-12 2023-04-11 Korea University Research And Business Foundation Computing in-memory device supporting arithmetic operations and method of controlling the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310894B1 (en) * 2006-12-04 2012-11-13 Marvell International Ltd. Write-assist and power-down circuit for low power SRAM applications
US20170110184A1 (en) * 2012-12-27 2017-04-20 Intel Corporation Sram bit-line and write assist apparatus and method for lowering dynamic power and peak current, and a dual input level-shifter

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6178136B1 (en) 1998-09-28 2001-01-23 Texas Instruments Incorporated Semiconductor memory device having Y-select gate voltage that varies according to memory cell access operation
US8031549B2 (en) 2008-09-19 2011-10-04 Freescale Semiconductor, Inc. Integrated circuit having boosted array voltage and method therefor
US8432764B2 (en) 2010-05-12 2013-04-30 International Business Machines Corporation Boost cell supply write assist
US8593890B2 (en) 2012-04-25 2013-11-26 International Business Machines Corporation Implementing supply and source write assist for SRAM arrays
US9142275B2 (en) * 2012-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Wordline tracking for boosted-wordline timing scheme
US8861290B2 (en) 2012-12-10 2014-10-14 Nvidia Corporation System and method for performing SRAM write assist
US9460776B2 (en) 2013-01-23 2016-10-04 Nvidia Corporation SRAM voltage assist
US9257177B2 (en) * 2013-02-19 2016-02-09 Agency For Science, Technology And Research Write control circuits and write control methods
US9070432B2 (en) 2013-11-12 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative bitline boost scheme for SRAM write-assist
US9324437B2 (en) * 2014-07-30 2016-04-26 Macronix International Co., Ltd. Systems and methods for trimming control transistors for 3D NAND flash
US9741452B2 (en) * 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US9842634B2 (en) * 2015-02-23 2017-12-12 Qualcomm Incorporated Wordline negative boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods
US9570156B1 (en) * 2015-08-21 2017-02-14 Globalfoundries Inc. Data aware write scheme for SRAM
US9627040B1 (en) * 2015-11-18 2017-04-18 National Tsing Hua University 6T static random access memory cell, array and memory thereof
US10867668B2 (en) * 2017-10-06 2020-12-15 Qualcomm Incorporated Area efficient write data path circuit for SRAM yield enhancement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310894B1 (en) * 2006-12-04 2012-11-13 Marvell International Ltd. Write-assist and power-down circuit for low power SRAM applications
US20170110184A1 (en) * 2012-12-27 2017-04-20 Intel Corporation Sram bit-line and write assist apparatus and method for lowering dynamic power and peak current, and a dual input level-shifter

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