KR100369299B1

KR100369299B1 - 집적 회로에서 데이타를 파이프라이닝하는 방법 및장치

Info

Publication number: KR100369299B1
Application number: KR1019960003430A
Authority: KR
Inventors: 제이. 프로엡스팅 로버트
Original assignee: 로버트 시. 콜웰
Priority date: 1995-02-10
Filing date: 1996-02-10
Publication date: 2003-04-10
Also published as: US6044023A; EP0726576A3; DE69614728T2; EP0726576B1; JPH08249179A; EP1089285B9; DE69628351T2; DE69628351T9; KR960032136A; MY113665A; CN1150462C; DE69614728D1; EP1089285B1; CN1141449A; EP1089285A1; DE69628351D1; EP0726576A2; TW525086B; US5713005A; JP3683019B2

Abstract

본 발명의 데이타를 파아프라이닝하는 방법 및 장치는 해독 싸이클이 클록 입력에 수신된 제 1 클록에 의해 개시되는 동기 집적 메모리 회로에 사용된다. 해독 싸이클과 관련된 데이타는 메모리를 통해 비동기적으로 진행하여 파이프라인 회로로 입력되는 데이타를 발생시킨다. 본 발명의 장치는 해독 싸이클에서 발생된 데이타를 레지스터 여러 분지 중의 표명된 분지로 보내기 위해 정확하게 타이밍하는 조향 회로를 포함한다. 선택 회로는 다음 클록을 수신할 때에 표명된 분지에 저장된 데이타를 출력하기 위해 선택하는 데에 사용된다. 다음 클록은 제 1 클록 다음에 프로그램 가능한 수의 클록을 발생시킨다.

Description

집적 회로에서 데이타를 파이프라이닝하는 방법 및 장치

본 발명은 일반적으로 데이타 처리를 위한 시스템에 관한 것이다.

보다 상세하게는, 본 발명은 회로에서 해독 싸이클이 개시된 후 선택된 수의 클록 후에 회로로부터 출력 데이타를 생산하기 위한 방법 및 장치에 관한 것이다.

반도체 메모리 시스템은 지난 수년간 급속히 발달해 왔다. 메모리 칩당 비트수가 4배로 증가함에 따라 메모리 시스템의 크기가 3년마다 약 2배가 되었다. 그러므로 각기 새로운 디램 생산에 있어서, 한 개의 메모리 시스템에 단지 반수의 칩들만이 필요하다. 시스템에서 메모리 칩 수의 감소와 함께 데이타 출력 핀의 총수도 감소한다. 출력 핀의 감소와 함께 메모리 시스템의 밴드폭도 감소한다. 그러나, 마이크로프로세서와 멀티프로세서 시스템이 발전함에 따라 메모리 시스템에 대한 수요는 계속해서 증가한다. 가장 결정적으로 컴퓨터 시스템은 더욱 더 큰 밴드폭을 요구한다. 즉, 시스템은 더 많은 정보가 여하한 주어진 시간 간격동안 메모리의 출력 패드에 나타나는 것을 요구한다. 그러므로 각각의 메모리 칩의 밴드폭을 증가시키는 것이 필요하다. 이러한 더 큰 밴드폭의 달성은 비트 밀도에 있어서 상당한 이득과 기판 공간을 보존하기 위한 필요성에 의해 복잡하게 된다.

밴드폭을 증가시키기 위한 이러한 필요성은 새로운 유형의 메모리 시스템의 발달을 이끌어 내었다. 한가지 유망한 새로운 메모리 칩의 구조는 동기식 디램 또는 동기식 에스램(SDRAM 또는 SSRAM)이다. 이들 칩들은 데이타 흐름을 제어하기 위해 클록(clock)을 사용하므로써 이전의 메모리 칩에 의해 제공되는 것 이상으로 출력 데이타 밴드폭에 있어서 상당한 증가를 가져온다. 이들 동기식 설계에서, 데이타 출력의 밴드폭을 증가시키기 위해 파이프라이닝이 사용된다. 본 명세서에서, 예시한 에스디램을 통한 (칼럼 어드래스에서 출력까지) 어드래스 접근 시간(address access time)은 15 나노초(ns)이다. 파이프라이닝이 없이 해독 싸이클은 15 나노초마다 발생할 수 있다. 동기식 디램에서 전체적인 데이타 비율을 3배 증가시키기 위해 레이턴시 (또는 파이프라인 깊이) 3이 사용될 수 있다. 즉, 15 나노초의 어드래스 접근 시간을 갖는 에스디램을 위해 해독 리퀘스트와 데이타 출력은 매 5 나노초마다 만들어질 수 있다. 제 1 리퀘스트는 시간 TO에서 만들어질 수 있다. 이 리퀘스트로부터의 데이타는 15 나노초(3클록) 후에 디램의 출력에서 유효하게 될 것이다. 제 2 리퀘스트는 T+5 나노초에서 만들어지고 제3 해독 리퀘스토는 T+10 나노초에서 발생한다. T+10 나노초에서 발생하는 클록은 제 1 해독 싸이클에서 발생된 데이타를 출력에서 나타나도록 명령한다. T+15 나노초에서 제 4 해독 리퀘스트와 일치하여, 제 1 리퀘스트로부터의 데이타가 출력에서 이용가능하다. 이 데이타에 이어 계속되는 해독 싸이클로부터 매 5 나노초마다 새로운 데이타가 뒤따른다. 결과적으로 시스템은 밴드폭을 극적으로 증가시키면서 어드래스 접근 시간보다 훨씬 작은 싸이클 시간을 갖는다.

이러한 동일한 15 나노초 어드래스 접근 시간부가, 만일 7.5 나노초 싸이클 시간으로 동작하면 단지 한 개의 클록 지연으로 데이타를 출력할 수 있다. 즉,제 1해독 싸이클은 T0에서 시작한다. 제 2 해독 싸이클은 T+7.5 나노초에서 시작하며, 그 때 제 1 싸이클로부터의 데이타가 출력되도록 명령된다. 제 1 데이타가 출력에서 유효하게 되어 해독되면서 제 3 싸이클이 T+15 나노초에서 시작된다. 이러한 동작을 레이턴시 2 라 한다. 이 예시한 15 나노초 어드래스 접근 시간부는 너무 느려 5 나노초 싸이클 시간에서 레이턴시 2로 바르게 동작할 수 없다. 고주파수에서 작동하는 디램은 더 큰 레이턴시를 사용해야 한다. 그러므로 여러 다른 작동 주파수에서 최적화된 사용을 허용하며, 특별한 메모리부의 레이턴시를 프로그램하는 능력을 제공하는 것이 바람직하다. 동기식 메모리가 종래의 메모리 설계 이상으로 크게 증가된 밴드폭을 제공할 수 있는 것은 파이프라이닝의 사용 즉, 제 1싸이클의 접근을 완성하기 전에 제 2 및 제 3 싸이클을 시작하는 것에 의해서 가능하다.

그러나, 불행히도 이러한 증가된 밴드폭은 아직까지 다소의 비용이 들지 않고는 달성할 수 없다. 현재의 파이프라인 구축에는 파이프를 통해 데이타를 순환 또는 스텝하기 위해 많은 수의 전송 게이트나 래치의 사용이 요구된다. 대표적인 파이프라인 회로는 엔모스(NMOS)와 피모스(PMOS)로 만든 다수의 전송 게이트로 형성된다. 데이타는 전송 게이트에 의해 정의된 스테이지를 통해 파이프라인 회로가 순차적으로 처리되게 함으로써 파이프라인 회로를 통해 클록된다. 그러므로 레이턴시 2에서, 두 세트의 전송 게이트가 파이프를 통해 데이타를 스텝하도록 사용될 수 있다. 게이트의 제 1 세트는 입력 버퍼에서 받은 데이타를 메모리를 통해 전달하도록 인에이블시킨다. 게이트의 제 2 세트는 데이타 경로의 후미에 위치하며, 새로운 데이타가 입력에서 출발할 때 데이타를 출력으로 전달한다. 마찬가지로 레이턴시 3은 각기 평행한 데이타 경로의 여러 장소에 장착된 세 세트의 전송 게이트를 필요로 한다.

비록 이러한 접근은 동기식 회로로부터의 출력 데이타를 파이프라이닝하는 일반적인 목적을 달성하였으나, 여러 이유로 만족스럽지 못하다. 이러한 접근에서 요구되는 많은 수의 전송 게이트는 역으로 여러 중요한 램 설계 특성에 영향을 미친다. 예를 들어 에스디램에서 중간 전송 게이트는 메모리의 각각의 칼럼 디코더의 출력에 최적으로 위치할 수 있다. 이들 메모리는 많은 수의 칼럼 디코더 출력을 갖는다. 그러므로, 예를 들면 레이턴시 3을 발생하기 위해서는 매우 많은 수의 전송 게이트가 요구된다. 각각의 이들 전송 게이트는 전력을 소비하고, 중요한 기판 영역을 차지하며, 신호 경로에 저항과 캐패시턴스 모두를 증가시키므로써 어드래스 접근 시간으로의 지연을 증가시키게 된다. 결과적으로 통상의 파이프라이닝 기술을 활용하는 동기식 디램 회로는 비슷한 용량의 비동기식 회로보다 실질적으로 더 큰 기판 영역을 차지한다. 또한, 이들 통상의 기술의 사용은 비록 감소된 싸이클 시간이라는 목적을 달성하나, 전력 요구가 증가되고 어드래스 접근 시간이증가된 메모리 장치를 만들어 내게 된다.

프로그램 가능한 레이턴시가 사용되는 경우에도 전송 게이트의 수가 더욱 증가한다. 예를 들면, 만일 선택가능한 레이턴시 2나 레이턴시 3가 전송 게이트를 사용하여 구축된다면, 전체 데이타 경로에서 게이트의 최적 배치는 다른 레이턴시들에 대해 달라진다. 기판 공간이 이러한 접근을 사용하여 급속히 소모된다.

따라서, 데이타 경로에서 다수의 전송 게이트의 필요성을 감소시키거나 제거하는 빠른 속도의 파이프라이닝 기술이 필요하다. 또한, 이 기술은 어떤 원하는 값의 프로그램 가능한 레이턴시를 지원하는 것이 바람직하다. 이러한 필요성은 비트 밀도상의 이득, 기판 영역 및 전력 소비를 현저히 감소시키지 않고 만족되어야 한다.

본 발명은 과도한 기판 영역을 차지하지 않고 매우 높은 주파수에서 데이타를 파이프라이닝할 수 있는 프로그램 가능한 레이턴시를 허용하는 파이프라인 회로를 제공한다.

특히, 본 발명의 데이타를 파이프라이닝하기 위한 방법과 장치가 동기식 시스템에서 사용하기 위해 제공된다. 하나의 특정한 실시예에서, 본 발명의 장치는 클록 입력에서 받은 제 1 클록에 의해 해독 싸이클이 개시되는 메모리 시스템과 접속하여 사용하기 위해 설계된다. 해독 싸이클은 데이타를 비동기적으로 만들어 파이프라인 회로로 입력시킨다. 그 회로는 해독 싸이클에서 만들어진 데이타를 표명된 레지스터의 여러 분지의 하나로 조향하기 위한 조향 회로를 포함한다. 선택 회로는 일련의 클록의 수신시에, 표명된 분지로부터의 출력 데이타를 선택하기 위해 사용된다. 일련의 클록은 제 1 클록 후에 몇몇의 클록을 발생하는 클록이다.

하나의 특정한 실시예에서 제 1 클록 후의 클록의 수는 1이다(즉, 레이턴시 2를 갖는 파이프라인의 효과가 달성된다). 본 발명의 또 다른 실시예에서는 제 1클록 후의 클록 수는 2이다(즉, 레이턴시 3이 달성된다). 그러나 본 발명의 또다른 실시예에서는 프로그램 가능하게 선택된 1 과 3 사이의 레이턴시가 허용된다.

시스템의 각각의 분지들은 한 쌍의 래치를 포함하며, 그 중의 하나는 논리입력 신호 "1"에 응답하며 다른 하나는 논리 입력 신호 "0"에 응답한다. 또한 리셀 회로가 각각의 파이프라인 분지에서 래치쌍을 리셀하기 위해 제공된다. 하나의 특정한 실시예에서, 각각의 분지에서의 래치 쌍은 출력으로부터 그 분지를 해지함으로써 즉시 리셋된다. 각 싸이클 동안 단일 분지가 리셋된다.

동기식 램 어라운드 카운터(wrap-around counter) 시스템이, 데이타가 조향되고 래치되는 분지를 통해 순환하기 위해 조향 회로와 접속하여 작동하도록 제공된다. 또한 카운터는 출력 데이타를 위해 분지를 선택하는데 직접 사용된다. 카운터는 각 클록에 의해 자동으로 시작하고 빠르게 증가한다.

조향 회로가 또한 제공된다. 조향 회로는 순차적으로 한 싸이클 시간과 동등한 한 주기동안 다수의 신호들 중의 하나를 표명하고, 그 일련의 동작은 좁은 데이타 펄스가 도착하기 직전에 증가하도록 시간이 맞추어진다. 데이타 펄스는 클록 싸이클 시간에 대해 좁은 것이 바람직하다. 좁은 데이타 펄스의 도착전의 조향 신호의 표명에 의해 데이타 펄스를 시스템의 여러 분지 중의 하나로 조향하도록 작동된다. 공통 타이밍 신호(common timing signal)는 데이타 펄스의 도착 바로 직전에 조향 신호 표명의 정확한 상대적 타이밍을 가능하게 하도록 사용된다. 하나의 특정한 실시예에서, 공통 타이밍 신호는 많은 프리디코드(predecode) 신호 라인 중의 하나 위에서 펄스의 출현을 검출하므로써 발생한다. 공통 타이밍 신호는 그 후에 스트로브(strobe) 감지 증폭기에 사용되고 (그리하여 데이타 펄스를 발생시킴) 또한 조향 신호의 정확한 타이밍도 제공한다. 시스템의 경로에서 이러한 공통 타이밍 신호를 늦게 사용하면 고주파수에서 데이타 신호가 조향될 수 있다. 그러한 배열은온도, 전원 공급 전압등의 변화에 의해 초래되는 타이밍상의 변화를 조절한다.

또한 회로는 싸이클 체제에 의해 싸이클상에서 시스템의 출력을 무력하게 하도록 제공된다. 본 발명의 다른 특정한 실시예는, 비록 데이타가 이용가능하게 되기 전에 데이타가 출력을 위해 선택되지만 파이프 라인의 출력의 순간적인 이상을 방지하기 위한 특징을 포함한다.

그 결과가 프로그램 가능한 레이턴시를 갖는, 작고 효율적인 고속의 파이프라인 회로이다. 데이타를 생산하고 정보를 여러 레지스터의 하나로 조향하기 위해 공통 타이밍 신호를 활용하므로써 정확한 타이밍이 이루어진다. 데이타는 전송 게이트를 사용하지 않고 메모리 회로의 입력으로부터 파이프라인의 입력으로 비동기적으로 흐른다. 본 발명의 특징과 장점들을 더욱 더 완전하게 이해하기 위해서는 다음의 첨부된 도면과 설명들을 참고하여야 할 것이다.

제 1 도에는, 본 발명에 따른 레이턴시 조향 회로 (100)가 도시되어 있다. 이 회로는 제 2도에서 도시한 세 개의 동일한 부분들 또는 분지들 중의 하나이다. 그것은 제 2 도의 회로에 비해서 다소 간략화되었으며, 전체적인 작동의 개관을 이해하기 위해 제 6, 8, 및 11 도에서 도시한 다른 회로들의 기능을 포함한다. 조향 회로 (100)는 컴플리먼트(compliment) 또는 진정(true) 입출력 라인(이하 I/O 및 I/O#으로 표기함)으로부터 각각 한 표명된 분지의 노드 NO1나 NO4로, 그리고 이로부터 예를 들어 보인 동기식 메모리의 출력 패드(150)로 데이타 신호를 조향하기 위해 사용된다. 회로는 I/O 라인으로부터의 데이타를 정밀한 타이밍에 의해 출력 패드(150)로 전달하는 것을 보장하기 위해 많은 수의 제어 신호를 사용한다. 신호들의 조향은 메모리 장치로부터의 출력 데이타를 빠르고 정확하게 파이프라인시키는 데에 사용될 수 있다. 당 업자라면 본 발명이 디램, 에스램, 롬, 프래시 메모리 등을 포함하는 여하한 동기식 메모리 장치에 접속하여 사용될 수 있음을 이해할 수 있을 것이다. 또한, 본 발명의 파이프라이닝 설계는 효율적이고 고속의 파이프라인이 요구되는 다른 응용분야에 사용하기 위해 변형될 수 있다.

본 명세서를 통해, 본 발명의 특정한 실시예를 설명한다. 특히 디램 시스템의 출력 데이타 경로에서 사용하기 위해 설계된 실시예가 설명한다. 이 특정 실시예에서, 데이타는 펄스의 형태(예를 들어 1-5 나노초 폭의 펄스)로 디램을 통해 전달된다. 바람직한 실시예에서, 회로는 참고 자료로 사용되며, 이건 출원과 함께 계류중인 미합중국 특허 제 08/269,451호(발명의 명칭: " Fast Propagation Technique In CMOS Integrated Circuits"; 1994. 6. 10. 자 출원)에 기재된 것과 같은 빠른 전송 시모스(CMOS) 논리를 사용하여 구현될 수 있다. 당업자들은 다른 수단들이 또한 사용될 수 있음을 알 것이다.

이 특정 실시예에서 해독 싸이클을 개시하는 클록 싸이클은 네 가지의 동작을 발생시킨. 첫째, 회로의 분지의 두 개의 저장 노드(제 1도에서 보인 분지의 노드 NO1와 NO4)가 리셋된다. 다음으로, 동시에, 통상적인 해독 접근이 개시되어 I/O 또는 I/O# 라인 중 어느 것 위에서의 데이터 펄스로 끝난다. 셋째, 해독 싸이클이 비동기식 데이타 펄스의 도착 직전에 표명되어질 조향 신호를 발생시킬 것이다. 마지막으로, 조향 신호가 I/O나 I/O#으로부터의 데이타가 적절한 저장 노드으로 조향되도록 하며, 저장 노드 중의 하나를 세팅한다. 계속되는 클록 싸이클은 이 데이타가 출력 되도록 선택한다. 데이타는 여러 수신 회로들(예를 들어, 프로세서, 캐시 메모리 등) 중의 어느 것으로도 출력될 수 있다.

레이턴시 2를 이루기 위해서는 적어고 두 개의 회로 (100)이 필요하며, 레이턴시 3을 이루기 위해서는 적어도 세 개의 회로 (100)가 평행하게 존재해야 한다. 더 큰 레이턴시는 더 많은 수의 회로 (100)을 제공하므로써 얻어진다. 하나의 특정한 실시예에서, 본 발명의 파이프라인 회로는 레이턴시 1부터 3까지의 사용자 사양을 허용한다. 제 1 도의 레이턴시 조향 회로(100)의 어떤 면들은 회로의 동작 설명을 간략화 하기 위해 일반화시켰다. 더욱 상세한 것은 다음의 도면들과 관련하여 설명한다.

하나의 특정한 실시예에서, 메모리 장치로부터의 I/O 신호는 대기하는 동안 고레벨(high)이다. 그러므로 어느 라인 상의 저레벨(low) 신호는 데이타의 출현을 나타낸다. 이 신호들은 일반적으로, 예를 들어 2 나노초 폭의 음(negative)의 데이타 펄스이다. 하나의 특정한 실시예에서, I/O 신호는 메모리 해독 접근 리퀘스트에 뒤따르는 약 10 나노초의 비동기 지연 후에 발생된다. 그러나 파이프라이닝의 사용으로 메모리 리퀘스트는 접근 시간보다 다 작은 간격으로 만들어질 수 있다. 레이턴시 2는 I/O신호가 매 7.5 나노초마다 발생하고 새로운 데이타가 매 7.5 나노초마다 출력 패드 (150) 상에 위치하도록 데이타를 파이프라인할 것이다. 레이턴시 3은 I/O 신호와 새로운 데이타가 5 나노초 간격으로 발생하도록 할 것이다.

(102), (104) 같은 피모스 트랜지스터를 나타내는 부호은 게이트에 원(거품)을 포함한다. (114), (116) 같은 엔모스 트랜지스터를 나타내는 부호는 그러한 원을 갖지 않는다. 피모스 트랜지스터 (102), (104)의 소스(source) 위의 짧은 수평선은 양극 전원 Vcc를 나타낸다. 엔모스 트랜지스터 (114), (116)의 소스는 접지에 접속된다.

I/O나 I/O#라인이 저레벨로 펄스되면 피모스 트랜지스터(102)나 (104)는 켜진다. 이때, PIPECNTDEL0이 데이타를 받기 위해 인에이블된 한 회로(100)에서 저레벨로 표명된다(그리고 PIPECNTDEL1과 PIPECNTDEL2가 다른 회로(100)에서 고레벨이다). PEPECNTDEL0상의 저레벨과 조합된 I/O나 I/O#상의 저레벨 펄스는 미리 저레벨로 리셋된 노드 N01 또는 N04를 세트시키며, 즉, 양극 전원 공급 전압 Vcc로 끌어올린다. 노드 NO1과 NO4는 필수적으로 한 쌍의 데이타 래치로 구성된다. 노드 N01은 수신된 논리"1"에 의해 고레벨로 설정되고 노드N04는 수신된 논리 "0"에 의해 고레벨로 설정된다.

PIPECNTDEL0 은 회로(110)에 의해 발생되는 신호로서, 제 7, 8 및 9 도와 연관하여 이하 상술한다. PIPECNTDEL0 신호의 표명 타이밍은 회로(110)에 의해 제어된다. 일반적으로, PIPECNTDEL 신호는 I/O 라인 상의 신호의 도달과 연관되어 발생하도록 타이밍된다. PIPECNTDEL 신호는, 상대적으로 긴 기간을 가지며, 그 안에 I/O 신호가 발생할 수 있는 윈도우(window)를 발생시킨다.

대응하는 신호들(예를 들어, PIPECNTDEL1과 2)이 본 도면에서 도시하지 않은 대응하는 회로 분지에 제공된다. 데이타를 수신하기 위해 어느 PIPECNTDEL(0, 1 또는 2)가 인에이블될 것인지의 선택은 싸이클부터 싸이클까지 변화하며 선택되어지는 레이턴시(예를 들어, 2, 3 또는 그 이상)와 카운터(PIPECNT)의 상태에 달려있다. 그 선택은 회로(112)에 의해 제어된다. 회로(110 및 112)에 대해서는 제 8 도와 관련하여 나중에 더욱 자세히 설명될 것이다. 이들 회로(110 및 112)는 I/O# 또는 I/O라인으로부터 네거티브 데이타 펄스를 수신하기 위해 인에이블된 회로(100)의 노드 NO1이나 NO4로 네거티브 데이타 펄스를 조향한다. "조향"에 의해서 만일 한 신호(예를 들어, 네거티브 펄스 형태의)가, 신호 PIPECNTDEL0가 저레벨로 표명될 때, 데이타 수신을 위해 분지 0을 인에이블하면서 라인 I/O# 상에 나타난다면, 그 신호는 다른 회로(100)에서의 대응하는 노드들에 영향을 미치지 않고 노드 NO1을 고 레벨로 설정하면서 노드 NO1으로 조향될 것을 의미하게 된다. 만일 네거티브 펄스가 I/O라인 상에 도달하고, 신호 PIPECNTDEL0가 저레벨로 표명되면, 그 데이타는 노드 NO4로 조향되고, 그것을 고레벨로 설정된다. 만일 신호가 라인 I/O나 I/O#의 하나에 도달하고 PIPECNTDEL0가 저레벨로 표명되지 않는다면(PEPECNTDEL1이나 2가 저레벨로 표명되기 때문에), 그 데이타는 다른 분지로 조향되고 노드 NO1 과 NO4 모두 변하지 않을 것이다. 이러한 특징은 연속적인 싸이클에서 단일 세트의 I/O 라인 상에 도달하는 신호들이 파이프라이닝 효과를 얻기 위해 다른 분지의 많은 다른 노드로 조향되도록 한다.

일단 데이타가 특정한 노드(예를 들어, 제 1 도의 노드 NO1이나 NO4)으로 적절하게 조향되면, 데이타는 적절한 클록 입력이 도달할 때까지 그 곳에서 대기한다. 적절한 클록입력이 도달하면, PCNT0는 빠르게 고레벨로 선택된다. 이는 그 후에 데이타가 출력 패드(150)으로 전송되도록 한다. PCNT0 신호는 본질적으로, 제 7 도와 관련하여 설명될 카운터에 의해 발생되는 PIPECNT0 신호에서 기인한다. 카운트 신호 PIPECNT0가 고레벨로 선택된 경우 및 출력이 이 싸이클을 인에이블할 수 있을 때에만 PCNT0 신호가 고레벨로 선택된다. 하나의 특정한 실시예에서, 출력 제어 회로는 출력을 차단(개방 회로)하므로써 메모리 출력 패드를 비워 다른 신호를 취할 수 있게 하는 특징을 포함한다. 이 제어 회로는 제 6 및 11 도와 관련하여 아래에서 더욱 자세히 설명될 것이다.

PCNT0의 선택은 엔모스 트랜지스터(126, 134, 140)을 작동케한다. 이는, 노드 NO1이나 N04 상에서 "설정된" 고레벨과 조합되어 출력패드(150)을 고 또는 저레벨로 만든다. 예를 들면, 만일 네거티브 펄스가 라인 I/O에 도달하고, PIPECNTDEL0 신호가 저레벨로 표명될 때, 트랜지스터(104 및 108)은 동시에 노드 N04를 고레벨(노드 N01과 N04가 이미 저레벨로 리셋되어 있음)로 설정하기 위해 작동될 것이다. 노드 N04는 엔모스 트랜지스터(128)의 게이트에 결합된다. 노드 N04가 고레벨로 됨에 따라, 트랜지스터(128)이 작동된다. 클록 입력의 수신(이 해독 싸이클을 개시하게 하는 입력 후)은 엔모스 트랜지스터(126)을 작동케하는 PIPECNT0와 PCNT0(인에블된 출력)를 선택하게 한다. 양 트랜지스터(128)과 (126)이 작동함에 따라, 피모스 트랜지스터(132 및 142)의 게이트는 접지에 연결되며 트랜지스터를 작동시킨다. PIPECNT0가 고레벨로 선택된 경우, PIPECNT1은 선택되지 않으며, 즉 저레벨이 된다. 더욱 자세히 설명하겠지만, 이들 PIPECNT 신호들은 고속의 동기식 랩-어라운드 카운터에 의해 발생된다. 이 신호PIPECNT0-2 중의 단 하나만이 특정 주어진 시간에서 고레벨로 선택된다. PIPECNT1이 저레벨이 되면, 피모스 트랜지스터(130 및 144)가 작동된다. 피모스 트랜지스터(130 및 132)가 작동하면, 노드 PULLDN이 Vcc 로끌어내어져서, 엔모스 출력 트랜지스터(148)를 작동하게 한다. 피모스 트랜지스터(144 및 142)가 작동하면, 노드 PULLUP 도 Vcc 로 끌어내어져서, 피모스 출력 트랜지스터(146)를 작동시킨다. 그리하여 출력 패드(150)가 접지로 끌어내려진다. 이때, 노드 N01 은 아직 리셋되어 있어 엔모스 트랜지스터(136 및 138)이 차단된다. 비슷한 방법으로, 데이타가 라인 I/O# 상에 도달하면, 노드 N01은 피모스 트랜지스터(102, 106)에 의해 고레벨로 설정되고, 노드 N04는 아직 저레벨로 리셋되어 있다. 이 경우, PCNT0가 고레벨로 선택된 때, 라인 PULLUP 및 PULLDN은 트랜지스터(140, 138) 및 (134, 136)에 의해 접지로 끌어내려진다. 이것은 피모스 트랜지스터(146)을 작동시키고, 엔모스 트랜지스터(148)을 차단하며, 출력 패드(150)을 고레벨로 끌어올린다.

신호들이 시스템을 통해 전송되는 빠른 속도로 인하여, 라인 PULLUP 및 PULLDN은 출력에서 잠재적으로 전기적 이상이 발생하기 쉽다. 출력에서의 전기적 이상을 피하기 위해 여러 특징들이 제공된다. 첫째, 현재 PIPECNT(출력) 싸이클이 완성되자마자, 다음 클록 입력을 수신한 결과로서, 다음의 파이프 카운트, PIPECNT1이 빠르게 고 레벨로 선택되어지기 때문에, 피모스 트랜지스터(130 및 144)는 작동하지 않게 될 것이다. 또한 이때, 저레벨의 PCNT0의 해제에 의해 엔모스 트랜지스터(126, 134 및 140)는 차단될 것이다. 엔모스 트랜지스터(134, 140) 그리고 피모스 트랜지스터(130, 144)가 모두 차단되면, 이 특정 분지는 더 이상 PULLUP 또는 PULLDN의 상태에 영향을 주지 않을 것이다. 결과적으로, PULLUP 및 PULLDN은 다음의 선택된 분지에 의해, (또는 출력 무력화 회로에 의해) 새로운 전압으로 될 때까지 현재의 전압으로 남게 된다. 만일, 현재의 분지의 해제와 다음의 분지의 선택이 동시에 행해질때, 데이타가 다음 분지의 노드 N01이나 N0에 상당하는 것들(예를 들면, 분지1의 노드 N02 및 N05)에 아직 도달하지 않았다면, 출력에서 전기적 이상이 발생하지 않는다. 대신에, 다음 분지가 선택되기 때문에 아직 아무것도 발생하지 않는다. 오직 데이타가 다음 분지의 노드 N02나 N05를 설정하기 위해 도달할 때만이, 노드 PULLUP 이나 PULLDN의 전압이 변화된다. 그러므로 다음 데이터가 출력을 위해 이용가능할 때까지 출력은 고레벨, 저레벨, 또는 개방 회로로 남는다. 만일 다음 데이타가 현재 데이타와 같다면, 비록 다음 PIPECOUNT가 전의 데이타가 이용가능하게 되기 전에 데이타를 선택하더라도, 노드 PULLUP 및 PULLDN은 전압을 바꾸지 않고 그러므로써 출력은 전기적 이상을 갖지 않는다.

당업자들은, 피모스 트랜지스터(146)을 엔모스 트랜지스터(148)가 작동하는 것보다 빠르게 차단시키면서, PULLUP을 PULLDN이 상승하는 것보다 빠르게 상승하도록 설계할 수 있다는 것 알 것이다. 마찬가지로 엔모스 트랜지스터(148)를 피모스 트랜지스터(146)이 작동하는 것보다 빠르게 차단시키면서, PULLDN을 PULLUP이 떨어지는 것보다 더 빠르게 떨어지도록 설계할 수 있다. 이는 전력 소모를 줄이는 결과를 가져온다.

유효 신호가 노드 N01과 N04에 위치하는 것을 보장하기 위해 RESET0 신호도 또한 제공된다. 한 특정한 실시예에서, 이 신호는, 분지0 (PIPECNT0에 의해 데이타를 출력하기 위한 분지)을 위해, PIPECNT1 신호가 고레벨로 선택되는 싸이클의 시작부에서 (즉, PIPECNT0가 데이타를 출력하기 위해 선택된 싸이클 직후에) 포지티브 펄스로서 선택된다. RESET0 신호는 엔모스 트랜지스터(114 및 116)의 게이트에 결합된다. 포지티브 펄스를 가진 신호의 표명은 노드 N01과 N04를 접지로 리셋하며, 이들 노드에서 데이타가 아직 이용가능하지 않음을 나타낸다. 신호는 또한 인버터(120)에 의해 역전되며 그 출력은 피모스 트랜지스터(132 및 142)의 게이트를 고레벨로 리셋하는 피모스 트랜지스터(124)를 작동시키며, 데이타가 아직 이용가능하지 않음을 나타낸다. 일단 각각의 이들 노드들이 적절하게 리셋되면, 회로는 I/O또는 I/O#에서 네거티브 펄스의 형태로 새로운 데이타를 받을 준비가 되며 다음에 PIPECNTDEL0가 다시 데이타를 분지0으로 조향한다.

이 새로운 데이타가 출력될 것이며 다음에 PIPECNT0가 고레벨로 선택된다. I/O 또는 I/O#상의 새로운 데이타가 PIPECNTDEL0에 의해 이 특정 분지(분지0)로 조향되기 전에 리셋 타이밍은 종료되어야 하는 것을 주의하여야 한다. 본 발명의 하나의 특정한 실시예에서, 레이턴시가 3으로 설정된 경우, 새로운 데이타가 노드에 도착하기 전에 RESET 펄스를 개시 또는 정지하기 위한 10 나노초의 윈도우가 존재한다. 이 시간은 클록 싸이클 시간에 대해 독립적이다. 레이턴시 2에서는 훨씬 더 많은 시간을 이용할 수 있다. 당업자는 이 윈도우의 범위내에서 RESET 펄스의 타이밍을 조정할 수 있을 것이다.

비록 회로(100)이 어느 정도 간략화되었으나, 본 발명의 여러 측면들을 도시하였다. 우선, PIPECNTDEL0 신호가 I/O 또는 I/O# 신호가 나타나는 시간에 저레벨로 표명되지 않는한, I/O 라인 상에 나타난 신호들은 노드 N01 또는 N04로 전송(조향)되지 않는다. I/O 신호들은 빠른 간격(어떤 실시예에서는 5 나노초)에서 발생하는, 예를 들어 2 나노초 넓이의 펄스일 수 있기 때문에 PIPECNTDEL0의 적절한 타이밍이 필요하다. 이 타이밍은 지연 회로(110)의 사용에 의해 조절된다. 어떤 PIPECNTDEL 신호가 주어진 어느 싸이클 동안에 표명되어야 할지의 선택은 해독 리퀘스트가 개시되는 시간에 PIPECNT 카운터의 상태와 선택된 레이턴시에 의해 결정된다. 이는 제 8 도의 회로(440)에 의해 달성된다. 일단 데이타가 노드 N01이나 N04를 고레벨로 설정하면, PIPECNT0가 선택되는 경우에만 차례로 발생하는 PCNT0가 선택되는 때에만 출력을 위해 데이타가 선택된다(그리고 데이타 출력은 출력 인에이블 회로(118)에 의해 인에이블된다). 즉, 몇개의 클록 뒤에 PCNT0 신호가 선택될 때까지는, 노드 N01이나 N04로부터의 데이타는 출력 패드(150)에 위치하지 않는다. 이러한 게이팅(gating) 효과는 데이타의 파이프라이닝을 제어하는 데에 사용된다. 제 1 도의 회로(100)을 N회 복제하므로써 2에서 N까지의 깊이를 갖는 데이타 파이프라인이 형성될 수 있다.

제 2 도에는 본 발명에 따른 조향 회로(200)의 한 특정한 실시예가 도시되어 있다. 이 회로는, 동일한 세개의 분지들을 갖고, 레이턴지 2 또는 3을 지원한다. 레이턴시 1은 나중에 설명될 별개의 회로에 의해 달성된다. 세 개의 분지 각각은 대체로 제 1 도에서 보인 회로(100)의 복제판이다. 당업자들은 보다 높은 레이턴시는 더 많은 수의 분지들을 사용하여 얻을 수 있음을 깨달을 것이다. 제 1 도에 포함된, 지연 회로(110), 레이턴시 선택 회로(112), 출력 제어 회로(118), 그리고 출력 트랜지스터(146 및 148) 같은 특징들은 제 2 도의 다이어그램에는 도시하지 않는다. 대신에, 이들 특징들의 특정 실시예들이 아래에서 설명될 것이다.

제 1 도에 포함되지 않은 본 발명의 하나의 특정 실시예의 여러가지 특징들을 제 2 도에서 도시하였다. 보다 상세하게는, 각각의 저장 노드 N01-N06은 한 쌍의 인버터에 의해 형성된 래치 262A-C, 260A-C를 포함한다. 이들 래치들은, 시스템이 누설 전류가 문제가 될 수 있는 저주파수에서 작동될 때 조차도, 정보가 이들 노드 각각에 보유됨을 보장하기위해 사용된다. 이들은 충분히 높은 임피던스를 갖도록 형성되어 그 개개의 리셋 펄스나 I/O 또는 I/O# 상의 새로운 데이타에 의해 과전력이 부하될 수 있도록 보장되지만, 각각의 노드에서는 누설 전류를 극복하기 위해 충분히 낮은 임피던스를 갖는다. 본 명세서에 있는 유사한 래치들은 그 개개의 입력 신호들에 의해 과전력이 부하될 수 있다.

이들 노드 상에 래치를 제공하므로써, 저주파수에서 작동하는 것이 지원된다. 추가의 피모스 래치(264A-C)는 노드 N013-N015를 고레벨로 하기 위해 위치된다. 일단 이들 노드이 고레벨로 설정되면, 신호의 변화가 일어날 때까지 래치(264A-C)는 고레벨로 유지된다. 그들 개개의 RESET 신호가 표명되면, 노드 N013-N015 는 피모스 트랜지스터(224A-C)에 의해 고레벨로 리셋된다. RESET 기능은 라인 PULLUP 또는 PULLDN에서 신호를 리셋하지 않는다는 것에 주의해야 한다. 대신에, 그들 신호는 새로운 출력 데이타에 의해 대체될 때까지 유지된다. 이는 전기적 이상이 없는 출력을 보장하는 데 도움이 된다. 예를 들어, 제 1 싸이클에서, I/O#으로 부터의 네거티브 데이타 펄스가 트랜지스터 (202A)의 게이트상에 수신되고, 트랜지스터(206A)를 통해 분지0의 저장 노드 N01으로 조향되며, PCNT0가 고레벨로 선택될 때 PULLUP과 PULLDN을 접지로 끌어낸다고 가정한다. 만일, 다음 싸이클에서데이타가 라인 I/O#에 다시 나타나면, 그것은 분지1의 노드 N02로 조향되고, 노드 N02를 고레벨로 설정할 것이다. 이 것은 트랜지스터(236A, 238B)로 하여금 라인 PULLUP 및 PULLDN 을 접지로 끌어오게 할 것이다(일단 신호 PCNT1 이 선택됨). 그러나, 라인은 이미 접지되어 있으며, 따라서 마지막 데이타 출력은 고레벨로 남는다. 비록 데이타가 노드 N02 를 고레벨로 설정하기 위해 도착하기 전에 PCNT1이 선택되더라도 이러한 경우가 된다.

분지 1로부터의 출력 싸이클을 위해 PULLUP과 PULLDN 을 고레벨로 끌어올릴 필요가 있을 때, (즉, 데이타가 진정 I/O라인상에 들어오고 노드 N05를 고레벨로 설정하기 위해 조향되는 경우), 노드 N014는 일단 PIPECNT1과 PCNT1이 선택되면 접지에 끌어내어진다. 이것은, 피모스 트랜지스터(230B 및 244B)가 작동되기 때문에 PULLUP과 PULLDN을 고레벨로 끌어올린다. PIPECNT1이 고레벨로 선택될 때 마다 PIPECNT2가 저레벨로 해제되기 때문에 그들이 작동한다. 또한, 이미 선택된 피모스 트랜지스터(230, 244)와 이미 선택된 엔모스 트랜지스터(226, 234 및 240)을 차단하므로써 라인 PULLUP과 PULLDN을 격리하는 것에 의해 각각의 PIPECNT 싸이클의 마지막이 완성된다. 예를 들어, PIPECNT2가 고레벨로 선택될 때 PIPECNT1이 저레벨로 해제되어 분지 1을 해제하기 때문에 이들 트랜지스터는 동시에 차단된다. PULLUP과 PULLDN이 한 싸이클의 마지막에서 한 분지로부터 격리되면, 이들 노드은 다음 분지에 의해 제공된 것과 같이 새로운 데이타를 즉시 취할 수 있다.

본 회로는, 비록 새로운 데이타가 도달 전에 요구된다 하더라도, 싸이클에서 싸이클까지 전기적이상 없는 (그러나 지연된) 천이를 제공한다. 해독 싸이클의 개시로부터 I/O 또는 I/O# 상의 네거티브 펄스의 발생까지 비동기 지연은 10 나노초라 다시 가정한다. 이 실시예에서, 데이타는 분지 0에 조향된다. 또한 해독 레이턴시 2, 즉 관계되는 해독 싸이클을 개시하는 클록에 이어지는 제 1 클록을 수신하면서 출력할 데이타가 선택된다고 가정한다. 만일 클록 싸이클 시간이 10 나노초보다 크면, 데이타는 출력을 위해 선택되기 전에 메모리를 통해 비동기적으로 전송될 것이다. 즉, PCNT0가 고레벨로 선택되기 전에 노드 N01 또는 N04가 고레벨로 설정될 것이다. 다음의 외부 클록을 수신하자마자 즉시, PCNT0(또는 다음 싸이클을 위한 PCNT1 또는 PCNT2)는 고 레벨로 선택되고 새로운 데이타는 이미 설명한 것처럼 출력에 나타난다.

다른 한편으로, 만일 싸이클 시간이 10 나노초보다 작다면, 데이타는 이용가능하기 전에 요구된다. 즉, PIPECNT0는 노드 N01이나 N04의 하나가 고레벨로 설정되기 전에 고레벨로 설정되며 양 노드의 리셋은 저레벨 상태이다. 이 경우, 다음 클록에 의한 PIPICNT0의 선택은 비 동기적으로 전송하는 데이타가 도달할 때까지 출력에 변화를 일으키지 않는다. 즉, 노드 PULLUP과 PULLDN이 그들의 이전의 상태로 남고 출력은 새로운 데이타가 도달할 때까지 그의 이전의 상태, 고레벨, 저레벨 또는 개방회로로 남는다. I/O 또는 I/O#의 네거티브 데이타가 마지막으로 발생할 때, 노드 N04 또는 N01은 고레벨로 설정되고, 이 새로운 데이타는 즉시 출력으로 전송되며, PIPECNT0는 여전히 고레벨로 선택된다. 다시, 만일 새로운 데이타가 과거의 것과 동일하면, 출력은 전기적 이상없이 그대로 남는다. 그리고 만일 출력이 바뀌면, 이전의 데이타를대체하여 새로운 데이타를 사용할 수 있을 때까지 이전의데이타를 유효하게 보유한다. 출력의 상태는 두가지 조건이 충족될 때까지 변하지 않는다: 데이타가 출력에서 이용될 수 있도록 메모리를 통해 비동기식으로 전송되며 적절한 클록이 출력을 위해 이 데이타를 선택하도록 수신된다. 어느 것이 먼저 일어나는냐는 중요하지 않다. 그러나, PIPECNT가 다음 클록에서 출력을 위해 그 데이타의 선택을 시도하면서 진행할 때 만일 메모리를 통해 비동기적으로 전송되는 데이타를 아직 이용할 수 없다면 클록으로부터의 접근 시간은 증가한다.

다른 레이턴시에서 회로(200)의 작동을 설명한다. 데이타가 메모리를 통해 비동기적으로 전송되어 노드 N01이나 N04를 고레벨로 설정하는 데에 10 나노초가 걸린다고 다시 가정한다. 또한, 예를 들어, N04 또는 N01이 고레벨로 설정되고 PIPECNT0가 고레벨로 선택된 후에 출력이 유효하게 되는데 5 나노초가 걸린다고 가정한다. 제 3 도에는 레이턴시 2의 타이밍 다이어그램이 도시되어 있다. 본 실시예에서, 데이타 리퀘스트들은 대략 11 나노초마다 만들어진다. 제 3 도의 다이어그램은 제 2 도의 회로(200)의 단일 분지를 거쳐 출력 신호를 전송하도록 요구되는 신호들의 상호 작용을 도시한다. 상세히 말하면, 데이타는(네거티브 펄스가 I/O# 또는 I/O 상에 발생하는지에 따라) 노드 N01이나 N04 중의 하나를 고레벨로 설정하기 위해 PIPECNTDEL0 에 의해 조향되는 것으로 도시된다. PIPECNT0 및 PCNT0에 의해 선택된 이 분지를 분지 0 이라 한다. 화살표는 신호간의 관계를 가리킨다(예를 들면, 한 신호의 상승 또는 하강 면(edge)는 둘째 신호의 천이를 일으킨다). 나중에 제 11 도를 참고하면 명백해질 것인 바, PCNT 신호들은 보통은 개개의 PIPECNT 신호와 등강이다. 단지 출력이 무력화 될때만 차이가 있다. 그러므로 이에 대한 설명을 위해, PIPECNT 신호들이 참조될 것이다.

제 3 도에서 보인 바와 같이, 특정 시간에 PIPECNT0-2 신호중 단 하나의 신호만이 선택(고레벨)된다. 신호간 천이는 각 클록 싸이클의 상승면에서 시작된다. 예를 들어, PIPECNT0가 고레벨인 경우, 바로 다음에 나타나는 클록의 상승 단부에서 PIPECNT1는 고레벨로, PIPECNT0는 저레벨로 될 것이다. 또한 그러한 클록 신호의 상승 단부에서 리셋 신호가 구동된다. 하나의 특정한 실예에서, RESET0 신호는 PIPECNT1의 상승면에서 발단되는 데 이때 PIPECNT1은 분지 0의 노드 N01과 N04를 저레벨로 리셋하고 노드 N013은 고레벨로 리셋한다. 마찬가지로 PIPECNT0의 상승면에서 RESET2 신호가 생성되는 반면, PIPECNT2의 상승면에서는 RESET1 신호가 생성된다. 이러한 신호의 생성과 타이밍은 제 10 도와 관련하여 더욱 상세히 논의될 것이다.

메모리 해독 접근 리퀘스트은 특정 클록에서 생성된다. 이 특정 클록은 편의상 클록 0이라 지정하고, 추가로 개시 해독 싸이클(start read clcle)로서 지정된다. 이 싸이클은 I/O 또는 I/O#에서의 네거티브 펄스와 같이 메모리로부터 출력되게 하는데, 이는 그러한 리퀘스트가 개시된 시간으로부터 약 10 나노초의 비동기 전송 지연이 있은 후이다. 제 3 도의 예와 같이 개시 해독 싸이클은 PIPECNT2의 상승 단부가 생성되는 싸이클에서 발생된다. 이것은, 해독 싸이클의 개시후에 어떠한 부가적인 클록들이 수신되었는지에 관계없이, 해독 싸이클의 개시후에 어느 시간에서 PIPECNTDEL0를 저레벨로 표명되게 한다(PIPECNTDEL1 보다 PIPECNTDEL0를 표명하는 선택은 레이턴시 2를 선택한 결과에 의한 것으로 뒤에서 설명한다). 하나의 특정 실시예에서 이러한 예로서, PIPECNTDEL0는 클록 0에서 해독 싸이클을 개시한지 8.5 나노초 후에 저레벨로 표명된다. 그러므로 클록 주파수와 무관하게 이 데이타는 분지 0으로 조향된다; 즉, 노드 N01 또는 N04의 하나를 (신호가 I/O# 또는 I/O 중 어디에 발생하는지에 따라) 고레벨로 설정하도록 한다. PIPECNTDEL0 신호는 PIPECNT2 신호의 선택후 특정한 시간에, 더 자세하게는 데이타 펄스가 I/O 또는 I/O# 에 도달하기 직전에 표명 된다. 현재의 PIPECNTDEL 신호(여기서는, PIPECNTDEL0)에 의해 정의된 윈도우의 내부에서 I/O 신호가 도달함을 보장하기 위해 충분한 여유가 주어진다. 이 여유는 온도, 전력, 또는 다른 영향들에 의해 초래되는 신호 타이밍의 변화를 허용한다. PIPECNTDEL 신호의 발생과 타이밍은 뒤에 제 8 도와 관련하여 더 자세히 설명될 것이다.

이 해독 싸이클과 관계되는 네거티브 I/O 데이타 펄스가 PIPECNTDEL0 신호가 저레벨을 표명하는 동안 발생하기 때문에, 데이타는 분지 0의 노드 (즉, 노드 N01 또는 N04)로 조향된다. 네거티브 펄스의 조향은 노드 N01이나 N04중의 하나를 저레벨 상태의 리셋으로부터 고레벨로 설정한다. 그 노드는 후에 RESET0 펄스에 의해 리셋될 때까지(예를들어, 데이타가 완성되었음을 판독하는 싸이클 다음에) (한 실시예에서 래치 덕분에) 고레벨로 남는다. 그 다음의 외부 클록 입력인 클록 1이 수신된 때, 다음 파이프카운트인 PIPECNT0가 가능한 빨리 고레벨로 선택되고 이미 선택된 파이프카운트인 PIPECNT2가 빠르게 저레벨로 해제된다. 이는 새로운 분지를 선택하고 이미 선택된 분지와의 연결을 끊는다. PIPECNT0가 고레벨로 선택된 경우, 트랜지스터(234A, 226A 및 240A)가 작동되며, 노드N04가 고레벨로 설정되면 노드PULLUP과 PULLDN이 고레벨로 끌어올려지고 노드 N01이 고레벨로 설정되면 PULLUP과 PULLDN이 저레벨로 끌어내려진다. 그후 이들 신호들은 메모리 장치의 출력 패드(150)으로 전송된다.

카운터가 증가할 것이고 PIPECNTDEL1 신호가 저레벨로 표명될 것이기 때문에 I/O라인 상에 도달하는 다음 데이타는 분지 1의 노드 N02 또는 N05로 조향될 것이다. 이 데이타는 클록 2의 직후에 PIPECNT1이 선택된 때 라인 PULLUP 및 PULLDN을 구동할 것이다.

한 싸이클 후에, I/O 라인에서 수신된 데이타는 신호 PIPECNTDEL2의 네거티브 표명에 의해 분지 2의 노드 N03 나 N06으로 조향될 것이다. 클록 3의 수신에 의해 신호 PIPECNT2가 선택된 경우, 라인 PULLUP과 PULLDN은 다시 새로운 데이타를 받을 것이다. 이러한 처리는 계속해서 데이타를 분지 0,1,2,0,1,2,0 등으로 조향한 다음 이로부터 데이타를 복구한다. 제 1 데이타는 해독 싸이클이 개시될 때 존재하는 카운트에 따라 분지들의 어느 것에나 조향될 수 있다. 마지막 해독 싸이클의 완성 후에, 출력은 개방회로가 될 수 있다. 이를 달성하기 위한 회로는 제 5, 6 및 11도와 관련하여 아래에 설명될 것이다.

제 3 도의 타이밍 다이어그램은 출력이 선택되기 전, 즉 10 나노초 이상의 싸이클 시간의 I/O 또는 I/O#에 도달하는 데이타를 도시한다. 그러나 후술하는 바와 같이 7.5 나노초의 싸이클 시간도 선택될 수 있다.

제 4 도에서는, 레이턴시 3의 예시적인 타이밍 다이어그램이 도시되고 있다. 레이턴시 3에서, 데이타는 해독 싸이클의 개시후 두 클록 뒤에 출력되기 시작하며,이는 보다 고주파수에서의 작동을 허용한다. 이 다이어그램은 다시 제 2 도의 회로(200)를 참고한다. 어느 PIPECNTDEL 신호가 어느 PIPECNT 신호에 의해 표명되는가가 다르게 선택됨으로써 레이턴시 3 을 달성하는 데에 동일한 회로 (200)를 사용할 수 있다.

제 4 도는 레이턴시 3과 약 5.5. 나노초의 싸이클 시간에 의한 작동을 도시한다. 다시, 제 4 도에서의 클록 신호의 상승면은 PIPECNT 신호간의 천이를 일으킨다. 또 다시, 타이밍 다이어그램은 데이타가 분지 0의 노드 N01 또는 N04로 조향되는 것을 도시한다(즉, I/O 라인상의 네거티브 펄스가 PIPECNTDEL0 신호의 저레벨을 표명하는 동안 발생한다). I/O# 이나 I/O 상의 어느 하나 위의 저레벨 펄스와 PIPECNTDEL0 상의 저레벨 신호의 조합은 노드 N01 이나 N04를 고레벨로 설정하기 위해 데이타를 조향한다. PIPECNT0 신호의 선택은 이 데이타의 전송을 노드 PULLUP 과 PULLDN로 전송되게 하며, 메모리부의 패드(150)상에 출력으로서 계속하여 나타난다. 그러나 레이턴시 3에서 PIPECNT0는 해독 싸이클을 개시하는 클록에 이어지는 두번째의 클록(즉, 클록2)까지는 발생하지 않는다. PIPECNTDEL0는 선택된 레이턴시가 3일때 PIPECNT1을 고레벨로 선택하고 난 후 고정된 시간 후에 저레벨로 표명되고, 반면에 PIPECNTDEL0는 레이턴시 2일때 PIPECNT2를 고레벨로 선택하고 난 후 동일한 고정된 시간 후에 저레벨로 표명되었음을 주목해야 한다. 10 나노초의 비동기 지연을 갖는 한 특정한 실시예에서, PIPECNTDEL0 신호는 PIPECNT1의 선택하고 난 후 8.5 나노초후에 저레벨로 표명될 것이다(반면에 PIPECNT2는 고 레벨로 동시에 비표명(unasserted)된다).

제 2 도의 조향 회로(200)의 작동은 출력 데이타가 빠르고 효과적으로 파이프라인되는 것을 허용한다. 고주파수에서의 작동이 지원된다. 특정 시스템에 대한 적절한 레이턴시의 선택은 사용자나 메모리 디자이너로 하여금 메모리 작업을 최적화할 수 있게 한다.

레이턴시 2 에서, 해독 싸이클의 개시 후에 제 2 클록에서 회로(200)으로부터 데이타가 출력된다. 즉, 클록 0 은 해독 싸이클을 개시하고, 클록 1 은 이 해독 싸이클로부터의 데이타가 출력되도록 선택하며, 클록 2 는 유효한 출력 데이타를 수신 회로로 래치시킨다. 회로(200)는 데이타를 다수의 수신 회로 중의 측정 회로에 출력하는 데에 사용할 수 있다. 예를 들어, 데이타를 캐쉬 시스템(cache system) 또는 중앙 처리 유니트에 공급할 수 있다. 해독 싸이클의 개시와 노드 N01 또는 N04 상으로의 데이타 도달 사이 비동기적 지연이 10 ns 이고, 출력 버퍼를 통한 비동기적 레이턴시가 5 ns 인 실시예에서는, 데이타가 출력시 해독 싸이클 개시 후에 15 ns 보다 일찍 유효하게 될 수는 없다. 즉, 클록 0 과 클록 2 사이의 시간은 보정 데이타를 수신 회로에 의해 수신하기 위해 적어도 15 ns 가 되어야 한다. 그러므로, 레이턴시 2에 있어서, 싸이클 시간은 7.5 ns 와 같거나 이보다 커야 한다. 7.5 ns 싸이클 시간에 의해 PIPFCNT0 는 해독 싸이클 개시한지 1 클록 (또는 7.5 ns) 후에, 데이타가 노드 N01 또는 N04 를 고레벨로 설정하기 2.5ns 전에 새로운 데이타를 불러낸다는 것을 주목해야 한다. 출력에는 오류가 없으나,'대신에 데이타가 최종적으로 노드 N01 또는 N04 에 도달하는 경우에만, 클록 1 이 출력을 위해 이 데이타를 선택한 지 2.5 ns 후에 절환을 개시한다. 데이타는 출력에서 클록2 에 의해 약 5 ns후에 유효화된다.

한편, 레이턴시 3의 경우에는, 데이타는 클록수 3 에서 수신 칩으로 래치된다. 다시, 레이턴시 2에서, 데이타는 해독 싸이클의 개시로부터 10 ns 의 비동기적 레이턴시가 있은 다음에 노드 N01 또는 N04 를 고 레벨로 설정하여 5 ns 에 출력 버퍼를 통과할 수 있다. 그러나, 레이턴시 3에서는 이 15 ns 의 간격 동안에 3 개의 클록이 있다. 그리하여, 각 클록 기간은 5 ns 정도로 짧아질 수 있다. 이 레이턴시 3 및 5 ns 의 싸이클 시간으로 해독 싸이클 개시 10 ns 후에 클록수 2 에서 출력을 위해 데이타가 선택된다. 클록 0 으로부터 10 ns 의 비동기적 레이턴시 이후로 고레벨로 설정된 노드 N01 또는 N04 및 클록 0 이후 10 ns 에 클록 2 에 의해 선택된 PIPECNT0 에 의해, 데이타는 출력 5 ns 후에 (즉, 15ns 에) 유효하게 된다. 이것은 제 3 클록과 동시에 발생되며, 데이타를 수신 회로 (예를 들어, CPU, 저장부 등)로 래치시킨다.

레이턴시 2 에서의 작동과 레이턴시 3 에서의 작동간의 1 차적 기능 차이는 어떤 표명된 PIPECNTDEL 이 어떤 선택된 PIPECNT 를 따르는가 하는 논리적 선택에 있다. 이 선택에서는 출력할 데이타를 선택하기 전에 발생하는 클록의 수를 결정한다. 또 다른 차이는 어떤 싸이클이 출력을 무능화시키는지를 제어하는 것이다.

클록 주파수가 증가함에 따라서, 최소 사용가능한 레이턴시도 증가한다. 상기 실시예에서, 5 ns 의 싸이클 시간에서의 작동은 (최소한) 3의 레이턴시가 요구된다. 7.5 ns 싸이클 시간에서의 작동은 (적어도) 2의 레이턴시가 요구된다. 적어도 15 ns 의 싸이클 시간에 대해 레이턴시 1 의 작동(후술하는 회로를 사용함)이가능하다는 것을 알 수 있다. 접근 시간을 최소화시키기 위해서, 시스템 설계자는 표적 작동 주파수로 작동하는 최소 레이턴시를 선택하여야 한다. 본 발명의 효과적인 프로그램 가능한 레이턴시는 레이턴시를 선택할 수 있게 하여, 설계자로 하여금 특정 요구에 따라 시스템을 최적화시킬 수 있게 한다. 이러한 유연성은 속도, 파워 및 기판 영역과 같은 다른 메모리 설계 파라미터에 있어서의 장점을 손상시키기 않고도 달성된다.

하나의 특정 구현예에서, 조향 회로(200)는 레이턴시 1 을 지원하기 위해 설계된 추가의 회로를 부가할 수 있다. 제 5 도에서는, 레이턴시 1 이 필요한 곳에 사용할 수 있는 회로(280)를 도시하였다. 단일 메모리 부분에 이들 회로를 함께 사용함으로써, 사용자는 훨씬 더 넓은 출력 레이턴시 범위를 선택할 수 있다. 회로(200)에서와 같이, 회로(280)는 PULLUP 및 PULLDN 신호의 상태를 구동시킨다. 시스템(또는 설계자)가 2 또는 그 이상 보다는 레이턴시 1 을 사용하도록 선택하는 경우에 회로(280)를 사용할 수 있다. 목적하는 레이턴시가 1 이상일 경우에는, 신호 CL1 (Column Read Latency=1)가 저레벨로 추진되어 NAND 게이트(284)의 출력이 고레벨이 되고, NOR 게이트(286 및 288) 모두의 출력이 저레벨로 되며 인버터(290)의 출력이 고레벨로 된다. 4개의 트랜지스터(292, 294, 296 및 298) 모두는 차단된다. 그럼으로써 회로(280)는 하나 이상의 레이턴시에 대해 무능화된다.

그러나, 레이턴시 1 을 원하는 경우에는, 제 2 도의 회로(200)가 무능화되고 제 5 도의 회로(280)는 인에이블된다. 회로(280)가 인에이블되는 경우에는 그 작동은 입력 신호 OUTOFF 의 상태에 의존한다. OUTOFF 가 논리 1 인 경우에는,인버터(282)는 0 을 출력하고, HAND 게이트(284)는 1 을 출력하며, NOR 게이트(286, 288)는 0 을 출력한다. 트랜지스터(292, 294, 296 및 298)은 모두 차단된다. 이것은 후술하는 바와 같이 제 6 도의 회로(300)로 하여금 출력을 회로개방할 수 있게 한다. OUTOFF 가 논리 0 이고 CL1 이 논리 1 인 경우에는, HAND 게이트(284)가 저레벨로 되어, 각 NOR 게이트(286, 288)로 저레벨의 입력을 제공함으로써 회로 (280)을 인에이블시킨다. 또 다시, 데이타는 I/O 또는 I/O# 상에서 저레벨의 펄스를 제공하는 메모리를 통해 비동기적으로 흐르게 된다. 라인 I/O 상에서 저레벨의 펄스가 전송되는 경우에는, NOR 게이트 (286)는 고레벨의 펄스를 출력하고, 인버터(290)는 PMOS 트랜지스터 (292, 294) 를 작동시키는 저레벨의 펄스를 출력할 것이다. 이 저레벨의 펄스는 충분히 길게 지속되므로 PULLUP 및 PULLDN 모두를 Vcc 로 끌어낸다. 이들은 다음 싸이클이 이들을 절환시킬 때까지 (제 6 도의 회로(300)에 포함된 래치로 인해) Vcc 에 남아 있을 것이다. Vcc 의 PULLUP 및 PULLDN 모두에 의해서 출력은 접지로 추진된다. 마찬가지로, 라인 I/O# 에서의 저레벨의 펄스는 NOR 게이트(288)로부터 고레벨의 펄스를 출력시킴으로써, NMOS 트랜지스터(296 및 298)을 작동시킨다. 이것은 PULLUP 및 PULLDN 을 모두 접지로 끌어내어, 출력을 Vcc 로 추진한다. PULLUP 및 PULLDN 은 다음 싸이클에 의해 고레벨로 절환될 때까지 접지에 남아 있을 것이다.

레이턴시 1에 의해서는 파이프라이닝이 일어나지 않는다. 즉, I/O 또는 I/O# 상에서 네거티브 펄스 형태로 데이타가 발생되는 순간, 이 데이타는 비동기적으로 계속 출력된다. 출력을 절환시키기 전에는 제 2 또는 제 3 클록이 도달하는 것을기다리지 않는다.

신호 PULLUP 및 PULLDN 은 메모리 장치의 출력 패드에 결합할 수 있는 출력 신호 OUT_TTL 를 구동시키는 데에 사용된다. 하나의 특정 실시예에서 OUT_TLL 은 제 6 도의 출력 회로(300)에 의해 발생된다. 이 회로(300)는 제 5 도의 (레이턴시 1에 대한) 회로(280) 및 제 2 도의 (하나 이상의 레이턴시에 대한) 회로(200)로부터 출력된 PULLUP 및 PULLDN 신호를 받을 수 있다. PULLUP 및 PULLDN 모두가 회로 (200) 또는 (280) 중의 하나에 의해 Vcc 로 추진되는 경우, PMOS 트랜지스터(314)는 차단되고 NMOS 트랜지스터(318)는 작동되어 출력은 접지로 추진된다. 회로 (200) 또는 (280) 중의 하나에 의해 모두가 접지로 추진되는 경우에 PMOS 트랜지스터(314)는 작동되고 NMOS 트랜지스터(318)는 차단되어 출력은 Vcc 로 구동된다. 출력 패드를 신속하게 추진하기 위해서는, PMOS(314) 및 NMOS(318) 모두가 상대적으로 큰 채널 폭을 갖는 것이 바람직하다. 예를 들어, 하나의 특정 실시예에서, PMOS(314)는 400 μ 의 채널 폭을 가지며 NMOS(318)는 250μ 의 채널 폭을 갖는다.

OUTOFF가 고레벨로 표명되는 경우에는, 인버터(302)의 출력은 저레벨로 되어 PMOS 트랜지스터(304)가 작동된다. 이것은 PULLPU을 Vcc 로 끌어내어, PMOS(314)를 차단시킨다. 동시에, NMOS(316)이 작동되어 PULLDN 을 접지로 끌어낸다. 이는 NMOS 트랜지스터(318)를 차단한다. 트랜지스터(314 및 318) 모두가 차단됨으로써, 출력부는 개방 회로가 된다. 인버터(306 및 308)는 PULLUP 상태를 래치시키고, 인버터(310 및 312)는 PULLDN 상태를 래치시켜서, 새로운 데이타가 도달할 때까지 특정 주어진 상태를 무한하게 유지시킨다. 신호 OUTOFF 는 필수적으로 PMOS(314)및 NMOS(318) 모두를 차단하도록 제공된 출력 무능화 명령으로서의 기능을 한다.

그리하여, 선택된 레이턴시가 1 인 경우에는, I/O 라인에서 신호가 발생하는 순간, 이 신호는 어떠한 추가의 클록도 기다리지 않고 출력 패드(OUT_TLL) 상에 놓이게 된다. 즉, 데이타는 출력까지 계속하여 비 동기적으로 흐른다. 선택된 레이턴시가 2 인 경우에는, 클록 0 에 의해 개시된 해독 싸이클로부터의 출력 신호는 다음 클록(즉, 클록 1)을 수신한 후에만 출력 패드 상에 놓이게 된다. 선택된 레이턴시가 3 인 경우에는, 클록 0 에 의해 개시된 해독 싸이클로부터의 출력 신호는 클록 2 를 수신한 후에만 출력 패드 상에 놓이게 된다. 그 결과로 예를 들어, 동기적 메모리 장치로부터 출력을 위한 레이턴시를 선택적으로 결정하는 능력을 갖게 된다. 높은 레이턴시를 선택함으로써, 시스템은 매우 높은 작동 주파수를 지원할 수 있게 된다. 해독 싸이클의 개시로부터 출력에 이르기까지의 접근 시간은 데이타가 입력에서 PIPECNTDEL 신호에 의한 조향까지 계속하여 비동기적으로 흐르기 때문에 신속하다. 신호는 중간 전송 게이트의 서열을 통과함에 의해 늦어지지 않는다. 대신에, 신호는 단일 (예를 들어, PMOS) 조향 게이트를 통과한다. 그러나 회로는 상대적으로 단순하며, 작은 기판 영역을 차지한다. 동기 DRAM 과 연결되어 사용하는 경우에는, 예를 들어, 본 발명에 따르는 시스템은 출력 파이프라인 기능에 다른 유사한 비동기 DRAM 과 대략 동일한 크기의 칩을 제공한다.

제 7 도에서는 PIPECNT 발생 회로(330)를 도시하였다. PIPECNT 발생 회로(330)는 제 2 도의 조향 회로(200)에대한 파이프카운트를 발생시키는 데에 사용된다. 개괄적으로 말하면, PIPECNT 회로(330)는 고성능, 3 분할된 랩-어라운드의동기 카운터이다. 3 의 카운트법은 특정한 최대 레이턴시 조건, 이 경우에는 3 을 지원하기 위해 선택된 것이다.

DRAM 시스템에서 사용하는 하나의 특정 실시예에서, 회로(330)는 RAS 가 활성화되지 않는 경우, 회로를 무능화시키기 위해 사용할 수 있는 LRAS 입력부를 포함한다. 이러한 특성은 불활성 RAS 싸이클 동안, 해독이 불가능한 경우에 전력을 절약해준다. 라인 LRAS 에서의 저레밸의 신호는 NMOS 트랜지스터(346)를 차단하며 PMOS 트랜지스터(352)를 통해 노드 N20 을 고레벨로 끌어낸다. 이것은 카운터가 카운트를 높이는 것을 방지하며, 대신에 그 기존 카운트에 고정시킨다. 그러나, RAS 가 활성화되는 경우에는, LRAS 상의 고레벨의 신호가 NMOS 트랜지스터(346)을 작동시킴으로써 회로(330)를 인에이블시키고, 카운트를 각 새로운 클록으로 진행시키도록 인에이블시킨다. LRAS 신호는 RAS 가 충분한 다수의 싸이클에 대해 불활성화되어 회로(200)의 분지에 저장되어 있는 데이타를 출력한 후에 활성화된 상태로 남아 있어야 한다.

레이턴시 1을 사용하는 경우에는, 카운트 회로(330)가 필요없다. 그러므로, 회로는 CL1 신호를 고레벨로 표명함으로써 무능화될 수 있다. 이것은 NOR 게이트(334)로 하여금 저레벨의 신호를 출력하게 한다. 그리하여 논리 0 이 각 NAND 게이트(368, 362 및 358) 의 입력 중의 하나에 위치한다. 이는 노드 N15-N17 모두가 저레벨로 남고 NMOS 트랜지스터(372, 366 및 360)가 모두 차단되게 한다. 동시에 NOR 게이트(334)의 저레벨의 출력으로 인하여 NAND 게이트(378, 396, 및 414)가 고레벨의 출력을 하고, 그 역전된 출력은 PMOS 트랜지스터(374, 392 및410)을 작동시킨다. 그리하여, 노드 N21, N22 및 N23 이 고레벨이 되어, PMOS 트랜지스터(384, 402 및 420)가 차된된다. 인버터(338)의 출력은 NMOS 트랜지스터(340, 342 및 434)에 고레벨의 입력을 제공한다. PIPECNT0, 1 및 2 모두는 접지에 남아서 전력이 절약된다.

또한, 메모리 장치가 아직 기판 바이어스를 갖지 않은 (즉, 전원 상승 신호가 아직 고레벨로 표명되지 않은) 경우에는, 회로(330)는 무능력화된다. 이것은 인버터(332)를 통해 NOR 게이트(334)로 전원 상승 신호를 송달하여, 레이턴시 1에 대해 설명한 바와 같이 회로(330)를 무능화시킴으로써 달성된다. 당업자라면 회로가 기판 바이어스(DRAM 에서와 같이)로만 작동되도록 하였지만 기판 바이어스가 발생되기 전에 작동시키려는 경우에 래치-업이 일어난 수 있다는 것을 알 것이다.

파이프카운트 회로(330)는 필수적으로 clkt2 에서 PIPECNT0, 1 또는 2 상의 천이까지 최소로 지연되는 자가-시동 동기 카운터이다. clkt2 는 클록의 상승면이 입력된 직후에 발생하는 단기의 포지티브 펄스이다. 다음은 LRAS 가 고레벨로 표명되고, CL1 이 낮고, 전력 상승이 고레벨인 경우를 가정한다. 즉, 회로(330)가 인에이블된다. clkt2상의 포지티브 펄스의 결과로서 카운트가 시작된다. clkt2 의 상승면에서는 NMOS 트랜지스터(344)는 작동되도, 노드 N20 를 접지로 끌어내어 진다. NMOS 트랜지스터(344)가 작동되는 경우에는, NMOS 트랜지스터 (360, 366 및 372) 원은 접지로 끌어내어 진다. 이때에는 노드 N15, N16, 또는 N17 중의 하나가 고레벨이다. 설명상, clkt2 발생시에 노드 N15 가 고레벨이라 가정한다. 이것은 PIPECNT2 가 clkt2 를 수신하기 전에 고레벨로 선택되는 경우(PIPECNT0 및 1 은 저레벨임) 이다. NMOS 트랜지스터(372)의 게이트에서 논리 1 은 트랜지스터를 전도성이 되도록하여, 노드 N21 로 하여금 신속하게 노드 N20 를 따라 접지로 가게 한다. 후술하는 바와 같이, 이 때에 PMOS 트랜지스터(374)는 차단된다. 인버터(380 및 382)로부터 형성된 래치는 노드 N21 가 반대 상태로 추진될 때까지 어느 상태로든지 유지되도록 한다. 래치는 쉽게 과전력화되도록 설계한다. 노드 N21 가 저레벨인 경우에는 매우 큰 PMOS 트랜지스터(384)를 작동시켜, 신속하게 신호 라인 PIPECNT0를 고레벨로 선택한다. 인버터(386, 388)로부터 형성된 또 다른 래치는 PIPECNT0 상에서 고레벨의 신호를 유지한다. PIPECNT0 가 고레벨로 되는 경우에는, 미리 선택된 라인 PIPECNT2 는 큰 NMOS 트랜지스터(426)을 통해 저레벨로 해지된다. 이것은 예를 들어, 2 내지 0 의 카운트로부터 매우 신속한 천이를 확보한다.

PIPECNT0 상의 높은 신호는 인버터(388)의 저레벨의 출력을 유발하여, NAND 게이트(378)의 고레벨의 출력을 유발하고, 인버터(376)의 저레벨의 출력을 유발한다. 이들 논리 게이트의 적은 지연 다음에, PMOS 트랜지스터(374)가 작동된다. 이것은 clkt2 상의 펄스의 하강면 다음에 발생한다. 결과적으로, PMOS 트랜지스터(374)는 노드 N21 을 고레벨로 리셋하고, PIPECNT0 이 고레벨로 절환된 후에만 PMOS 트랜지스터(384)를 차단한다. PMOS 트랜지스터(384)가 차단됨으로써, PIPECNT1이 고레벨로 되면서 다음 클록에서 NMOS 트랜지스터(390)을 통해 PIPECNT0 를 신속하기 접지로 끌어낼 수 있다. PIPECNT0를 고레벨로 선택함으로써 논리 1 를 NAND 게이트(362)로의 입력에 위치하게 한다. NOR 게이트(334)는 NAND 게이트(362)의 다른 입력에 논리 1 을 제공한다. 그러므로, NAND 게이트(362)는 논리 0을 출력할 것이다. 인버터 스트링(364)으로부터의 지연(clkt2 상의 펄스 폭보다 크게 선택된 지연) 이후에, 노드 N16, NMOS 트랜지스터(366)의 게이트는 다음 클록을 대비하여 고레벨로 끌어 올려질 것이다. 마찬가지로, 노드 N15, NMOS 트랜지스터(372)의 게이트는 PIPECNT0 이 고레벨로 선택되기 때문에 다음 클록 이전에 저레벨로 끌어내려져, NOR 게이트(336)의 출력을 저레벨로 끌어내린다. 이 다음 클록은 트랜지스터(372)가 차단되기 때문에 노드 N21 에는 영향을 미치지 않는다. 그러나, 트랜지스터(366)은 작동되므로 노드 N22 를 저레벨로 끌어내린다. PMOS 트랜지스터(402)는 신속하게 PIPECNT1 을 고레벨로 선택한다. PIPECNT1 을 고레벨로 선택함으로써, NMOS 트랜지스터(390)은 PIPECNT0 을 저레벨로 해지된다.

PIPECNT 신호에서의 고속 포지티브 천이는 각 PIPECNT 신호에 결합된 논리 및 와이어와 연결된 상대적으로 높은 캐퍼시턴스를 신속하게 끌어올리도록 큰 채널 폭(예를 들어, 1000 μ 단위)을 갖는 PMOS 트랜지스터(384, 402, 및 420)을 사용함으로써 부분적으로 달성된다. 레이턴시를 더욱 감소시키기 위해서는, 이들 PMOS 트랜지스터가 노드를 고레벨로 끌어올리기 시작하기 전에, 그 반대 NMOS 트랜지스터 (390, 408 및 426)를 미리 차단한다. 즉, 예를 들어, PMOS 트랜지스터(384)는 PIPECNT1 (NMOS(390)의 게이트)가 저레벨인 때에 PIPECNT0를 고레벨로 끌어올린다. NMOS 트랜지스터 (390, 408, 및 426)에도 고속의 네거티브 천이를 달성하도록 상대적으로 넓은 채널 폭을 제공한다. 또한, 이들 NMOS 트랜지스터는 PMOS 트랜지스터가 제한-기간 펄스 동안에 ON 상태로 있기 때문에, 그 반대의 PMOS 트랜지스터가 이미 차단된 동안에 작동한다. 또한, 고속 작동을 달성하기 위해서는, clkt2 상에서의 캐퍼시턴스은 clkt2 로 하여금 단일 트랜지스터, NMOS 트랜지스터(344) 만을 추진하도록 요구함으로써 최소화된다. 카운터가 통상의 3 개의 NAND 게이트로서 그중 하나가 노드 N21, N22 및 N23 각각을 발생시키는 게이트를 사용하여 실행시키려는 경우에는, 3 개의 별개의 NMOS 및 3 개의 PMOS 트랜지스터를 노드 clkt2 에 결합시킨다. 이것은 clkt2 의 캐퍼시턴스에 유의적으로 부가된다.

새로운 PIPECNT 의 선택과 클록 사이의 매우 짧은 레이턴시는 클록에서 출력까지 매우 낮은 접근 시간을 초래한다. 제 3 및 4 도의 예시적인 타이밍 다이아그램에 도시된 바와 같이, 파이프카운트 회로(330)에 의해 발생되는 신호는 짧은 천이를 가지며, 외부적으로 수신된 클록을 고레벨로 천이시키고 두 인버터 지연 후에 clkt2 이 고레벨로 천이된 후 두 인버터 지연이 있은 후에만 고레벨로 천이시킨다. 각 신호 PIPECNT0-PIPECNT2 는 1 클록 싸이클에 대해 고레벨로 선택되며, 2 클록 싸이클에 대해서는 저레벨로 선택되고 다른 것들은 교대로 선택된다. 이들 신호는 특정 쌍의 래치, 즉 분지 0 의 저장 노드 N01 및 N04 에 저장된 데이타를 메모리 장치로부터의 출력 데이타로서 나타내도록 선택하기 위해 제 2 도의 조향 회로(200)와 결합하여 사용된다. 파이프카운트 회로(330)는 자가-시동된다. 특정 싸이클에서, PIPECNT0 및 PIPECNT1 모두를 선택하지 않는 경우에는 (PIPECNT2 가 선택되건 선택되지 않건 간에), NOR 게이트(336), NAND 게이트(368), 레이턴시(370) 및 트랜지스터(372)는 PIPECNT0 이 다음 싸이클을 선택하게 할 것이다. 이 다음에는 다음의 싸이클로 PIPECNT1, PIPECNT2, PIPECNT0, PIPECNT1 등이 온다.

PIPECNT 신호도 제 8 도를 참조하여 이하 설명하는 파이프카운트 지연 회로(440)와 연결하여 사용할 수 있다. 상기 제 1 및 제 2 도와 연관하여 설명한 바와 같이, 본 발명의 I/O 라인으로부터 데이타를 조향하여 저장 노드 N01-N06 중의 하나를 고레벨로 설정하기 위해서는 두 이벤트의 발생이 요구된다. 특히, 저레벨의 펄스가 라인 I/O 또는 I/O# 상에 나타나야 하며 단일한 PIPECNTDEL 신호가 저레벨로 표명되어야 한다. PIPECNTDEL0 이 저레벨로 표명되는 경우에는, 데이타는 분지 0 의 노드 N01 또는 N04 로 조향된다. PIPECNTDEL1 또는 PIPECNTDEL2 가 저레벨로 표명되는 경우에는, 데이타는 각 분지 1 또는 2 의 노드 N02 또는 N05 또는 노드 N03 또는 N06으로 조향될 것이다. 파이프카운트 지연 회로(440)는 PIPECNTDEL 신호가 적당한 시간에 발생하는 것을 보장하고 적당한 분지로 조향시키는 데에 사용한다. 고 주파수에서는 이것은 특히 어려운 문제이다. 하나의 특정 실시예에서, 각 PIPECNTDEL 신호는 해독 싸이클의 개시 후 약 8.5 ns 후에 증가하며 (역전된 신호는) 선택된 레이턴시에 따라서 PIPECNT 출력 중의 특정한 하나를 따른다.

파이프카운트 지연 회로(440)는 여러 입력에 기초하여 목적하는 레이턴시를 나타내는 정보를 포함하는 PIPECNTDEL 신호를 발생시킨다. 레이턴시 1이 사용되는 경우에는, 이 전체 회로가 필요한 것이 아니며, 따라서 무능화된다. 회로는 신호 CL1 을 고레벨로 포명함으로써 무능화된다. 이것은 인버터(442)가 저레벨의 신호를 출력하게 함으로써, PMOS 트랜지스터(526, 528 및 530)가 작동한다. 또한, NAND 게이트(444)로 하여금 고레벨의 신호를 출력하게 하고, 인버터(446)으로 하여금 저레벨의 신호를 출력하게 함으로써, NMOS 트랜지스터(514, 518, 522)가 차단된다. 인버터(448)의 고레벨의 출력은 PMOS 트랜지스터(516, 520 및 524)를 차단한다. 트랜지스터(514 및 516)을 차단하고 트랜지스터(526)을 작동시킴으로써, 인버터(534)의 입력은 인버터(538 및 542)의 입력과 같이 고레벨로 된다. 이것은 조향 회로(200)가 I/O 라인으로부터 로드 N01-N06 으로 데이타를 조향하지 않도록 신호 PIPECNTDEL0-2 로 하여금 표명되지 않은 고레벨에 설정되게 한다. 제 5 도의 교호 회로(alternate circuit)는 어떠한 추가의 클록을 기다리지 않고 I/O 라인으로부터 출력 패드로 데이타를 비동기적으로 전파시키도록 인에이블될 수 있다.

그러나, 2 또는 3 의 레이턴시를 사용하는 경우에는, 라인 CL1 상에 0 이 입력된다. 또한, 2 또는 3 의 레이턴시 중의 하나를 프로그램할 수 있도록 특정화하기 위해서는 모드 레이지스터 등을 사용할 수 있다. 예를 들어, 하나의 특정 실시예에서, mreg 4 라인 상의 논리 0 은 레이턴시 2를 선택하고, 논리 1 은 레이턴시 3을 선택한다. 레이턴시 2가 선택되는 경우에는 트랜지스터 478/480, 486/488, 및 494/496 으로부터 형성되는 멀티플렉서와 상반부가 인에이블된다. 레이턴시 3이 선택되는 경우에는 트랜지스터 482/484, 490/492, 및 498/500 으로부터 형성되는 멀티플렉서의 하반부가 인에이블된다. 더 많은 분지를 갖는 실시예에서 사용되는 다른 선택 방법을 많은 가능한 레이턴시를 갖는 회로를 만들기 위해 사용할 수 있다. 메모리 설계는 사용자에게 모드 레지스터 등에서의 수치를 겹쳐씀으로써 설치된 부분의 레이턴시를 변화시키도록 하는 방식으로 수행할 수 있다.

신호 PIPECNT0 및 PIPECNT1 는 제 7 도의 PIPECNT 회로(330)로부터 수신된다. 대치되는 PIPECNT2 신호는 NOR 게이트(564)에 의해 발생되며 PIPECNT0 또는PIPECNT1 중의 어느 것도 고레벨로 선택되지 않는 경우에 고레벨로 선택된다. 신호 PIPECNT0, PIPECNT1, 또는 PIPECNT2 는 클록에서 출력까지 고속 접근 시간을 달성하기 위해 clkt2 펄스를 고레벨로한 후에 매우 신속하게 상태를 변화시킨다. clkt2 펄스는 제 7 도의 인버터 스트링(350)에 의해 지연되며 제 8 도의 인버터 스트링(562)에 의해 더욱 지연되어 clkt2 후 약 3.3 ns 후에 포지티브 펄스를 제공한다. 이 지연은 회로의 메모리 부분을 통해 데이타 펄스의 비동기적 전파 지연을 찾아내며 그 지연의 약 1/3 에 해당한다. 이 펄스는 PIPECNT 신호가 증가를 마친 다음에 발생하며 이들이 다시 증가하기전, 5 ns 후에 종료된다. 이 포지티브 펄스는 각 PIPECNT 출력의 새로운 상태를 트랜지스터 쌍 452/454, 456/458 및 460/462 에 의해 형성되는 멀티플렉서를 통해 전파되게 한다. 멀티플렉서 출력부에서의 카운트 데이타는 clkt2 신호가 제 7 도의 파이프카운트 회로로 입력된 지 약 3.4 ns 후에 증가한다. 인버터(468, 472, 및 476)은 약 0.1 ns 후에 노드 N25, N26 및 N27 로 이 새로운 데이타를 전파시킨다. 즉, 노드 N25-N27 는 지연(350 및 562) 및 멀티플렉서 452/454 및 인버터(468) 등에 의해 3.5 ns 지연되는 PIPECNT0, 1, 2 의 역전 천이 다음에 온다. 멀티플렉서를 통과한 신호는 인버터 쌍 466/468, 470/472 및 474/476 으로부터 형성된 래치에 의해 유지된다. 노드 N25-27 에서의 데이타는 노드 N28-30 으로 비동기적으로 전파되지만, 입력 N25-27 는 선택된 레이턴시에 따라서 주어진 출력 N28-30 를 발생시킨다. 예를 들어, 레이턴시 2가 선택되는 경우에는, 노드 N25 로부터의 신호는 노드 N28 를 통과한다. 노드 N26 에서의 신호는 노드 N29 를 통과하고 노드 N27 에서의 신호는 노드 N30 을 통과할 것이다. 즉, 신호 PIPECNTDEL1 는 적절한 지연 후에, PIPECNT0 의 고레벨의 선택에 의해 저레벨로 표명될 것이다. PIPECNTDEL2 는 PIPECNT1 의 선택에 의해 유발되며 PIPECNTDEL0 는 PIPECNT2 다음에 온다. 이 신호 배열이 제 2 도의 조향 회로(200)와 연관되어 사용될 경우에는, 그 결과로 데이타는 해독 싸이클 개시후 제 1 클록을 수신하면서, 즉 제 3도에 도시된 레이턴시 2 를 갖고 출력 패드(150) 상에 배치된다.

레이턴시 3이 선택되는 경우에는, 노드 N25-N27 에서의 신호는 멀티플렉서의 하반부를 통과할 것이다. 즉, 노드 N25 로부터의 데이타는 노드 N29 를 통과하고, 노드 N26 로부터의 데이타는 노드 N30 를 통과하며, 노드 N27 로부터의 데이타는 노드 N28 를 통과한다. 이 경우, 신호 PIPECNTDEL1 는 PIPECNT2 의 선택에 의해 8.5 ns 먼저 표명될 것이다. PIPECNTDEL2 는 PIPECNT0 다음에 오고 PIPECNTDEL0는 PIPECNT1 다음에 온다. 이것은 데이타가 해독 싸이클의 개시한지 2 클록 후, 즉 제 4 도에 도시된 레이턴시 3을 갖고 회로(200)에 의해 출력 패드 상에 배치되게 한다.

상이한 레이턴시를 선택하는 효과는 제 3 및 제 4 도의 타이밍 다이아그램을 참조하여 알 수 있다. 제 4 도에서는 레이턴시 3을 선택하고, 신호 PIPPECNTEDEL0이 신호 PIPECNT1 을 선택함으로써 8.5 ns 일찍 저레벨로 표명된다. 클록 0 은 이 해독 싸이클을 개시하고, 클록 1 은 분지 2 (사용가능하다면)로부터 데이타를 선택하며, 클록 2 는 이 해독 데이타가 조향되는 분지 0 으로부터 데이타를 선택한다. 그리하여, 3 의 목적 레이턴시가 달성된다. 제 3 도에서는 레이턴시 2가 선택되며, 신호 PIPECNTDEL0 이 신호 PIPECNT2 을 선택함으로써 8.5 ns 일찍 고레벨로 표명된다. 이 경우, 클록 0 은 이 해독 싸이클을 개시하고, 분지 0 으로 데이타를 조향한다. 클록 1 은 출력하기 위해 분지 0 에서 이 데이타를 선택하여, 레이턴시 2를 달성한다. 신호 경로의 이러한 배열은 상이한 레이턴시 간에 매우 효율적이며 간단한 선택을 가능하게 한다. 물론, 어떤 PIPECNTDEL 이 어떤 PIPECNT 다음에 올 것인지는 선택하는 데에는 다른 논리 수단을 사용할 수 있다. 예를 들어, NAND 또는 NOR 게이트와 같은 조합 논리를 유사한 방식으로 신호를 선택하기 위해 사용할 수 있다.

일단 적절한 신호가 노드 N28, N29 또는 N30에 도달하면, (트랜지스터 쌍 514/516, 518/520 및 522/524 로부터 형성된) 다른 세트의 멀티플렉서의 나머지 부분으로 진행되고, 타이밍은 타이밍 신호 COUNTDEL 에 의해 제어된다. 이 타이밍 신호는 다음 PIPECNTDEL 신호를 표명하고 메모리가 해독 리퀘스트를 한 후에 적절한 시간에 미리 표명된 PIPECNTDEL 신호를 표명하지 않도록 설계된다. 바람직한 실시예에서는 이들 신호가 I/O 라인 상에 데이타가 도달하기 직전에 천이된다. 고주파수로 작동하는 경우에는, 정확한 타이밍은 절대 필수적이다. 다음 회로는 이 시스템에 요구되는 정확한 타이밍을 제공한다. COUNTDEL 신호를 발생시키는 타이밍 회로(600)의 하나의 특정 실시예를 제 9 도에 도시하였다.

I/O 데이타를 다양한 분지의 회로(200)(제 2 도)로 조향시키는 PIPECNTDEL 신호는 정확한 타이밍을 요구한다. 이 타이밍은 I/O 라인위의 네거티브 데이타 펄스와 연관되어 발생하도록 조향되어야 한다. (DRAM 의) 칼럼 디코더 출력이 선택되는 경우에는, 접근 트랜지스터는 선택된 칼럼의 비트 및 비트# 라인을 동일한 전압으로 미리 평형된 로컬 I/O 및 I/O# 라인에 결합시킨다. 비트 또는 비트# 라인중의 하나는 높고 다른 하나는 낮다. 상이한 전압에서의 발생되는 노드로의 상이한 전도로 인하여 상이한 전압이 진정 및 컴플리멘트 로컬 I/O 라인 사이에 서서히 발달하게 한다. 충분한 아날로그 신호가 발달한 다음에, 동적 차동 감지 증폭기(622)는 이 상이한 전압에 의해 나타나는 데이타를 스트로빙한다. 감지 증폭기 스트로브는 좁은 펄스이며, 로컬 I/O 및 I/O# 로부터 수신된 차동 전압의 극성에 따라서 진정 또는 컴플리멘트(글로벌) I/O 라인 상에 좁은 음의 펄스를 출력시킨다. 감지 증폭기를 스트로빙하기 전에 확실한 작동을 위한 충분한 신호를 갖도록 충분히 오래 기다리는 것이 중요하다. 그러나, 메모리의 어드래스 접근 시간에 부가되기 때문에 필요한 이상 길게 기다릴 필요는 없다. 정확한 감지 증폭기 스트로브 타이밍을 달성하기 위해서는, 이 타이밍은 선택된 칼롭의 표명후 고정된 지연, 로컬 I/O 차동 신호를 발달시키도록 하는 신호 다음에 실제로 근접하여 오게 한다. 하나의 특정 실시예에서, 이 고정된 지연은 회로(600)를 사용하여 제어된다.

하나의 특정 실시예에서, 타이밍 회로(600)는 단일 NOR 게이트(614)가 수반되는 4 개의 NOR 게이트(602-608), 두 개의 NAND 게이트(610, 612)로 구성된 논리 NOS 회로에서 함께 OR 된 8 개의 프리디코더 출력을 수용한다. 당업자라면 감지 증폭기 스트로브 타이밍 신호를 발생시키도록 많은 칼럼 디코더의 출력을 OR 시키는 것이 실용적이지 않다는 것을 알 것이다. 그러나, 최종 칼럼 디코더 출력이 고레벨로 펄스되기 조금 전에 그 중의 하나가 고레벨로 펄스되는 한 세트의 8 개의 8개-중-하나 프리디코드 출력과 함께 OR 시키는 것을 실용적이다. 당업자라면 논리NAND 회로가 선택된 라인이 고레벨인 대신에 저레벨로 펄스되는 경우 프리디코드 라인에서 신호를 검출하는데에 사용할 수도 있다는 것을 알 것이다.

글로벌 Y-어드레스 중의 하나가 고레벨인 경우에는, NOR 게이트(602-608) 중의 하나의 출력은 저레벨로 펄스되어, NAND 게이트 (610 또는 612) 중의 하나가 고레벨로 펄스됨으로써 NOR 게이트(614)로 하여 금 저레벨의 펄스 출력을 발생시키게 한다. 그 전에, NOR 게이트(614)의 출력은 고레벨로 되고 인버터 체인 (616)의 출력은 저레벨로된다. 그리하여, NOR 게이트(614)의 출력이 저레벨로 천이되는 경우에는, (인버터 체인(616)의 지연과 동일한) 짧은 기간 동안 NOR 게이트(618)는 고레벨의 펄스를 출력한다. 이 펄스는, 예를 들어 1 ns 폭 펄스일 수 있다. 이 좁은 펄스는 I/O 라인 상에서 좁은 데이타 펄스가 가능하도록 선택된다. I/O 라인 상에서 좁은 데이타 펄스는 후술하는 타이밍 마진을 개선한다. 이 펄스의 전연(leading edge)은 최종 칼럼 디코드의 표명과 대략 일치하는 프리디코더 입력 중의 하나를 표명한 후에 4 의 논리 지연을 발생시킬 수 있다.

COUNTDEL 의 출력 상의 포지티브 펄스는 버퍼 및 선택 논리(620)에 의해 선택된 메모리 배열의 선택된 감지 증폭기 만을 스트로브하도록 버퍼되고 논리적으로 선택된다. 감지 증폭기 스트로브는 칼럼을 표명하는 동일한 신호(GYA0-GYA7 중의 하나)에 의해 표명되기 때문에, 칼럼 선택에 대한 그 타이밍이 매우 좋다. 감지 증폭기 스트로브 신호는 칼럼이 차동 신호를 발달시키는 시간을 허용하도록 표명된지 약 2.5 ns 후에 발생된다. 감지 증폭기 및 그 출력 버퍼의 지연 후에, 진정 또는 콤플리멘트 (글로벌) I/O 라인 상의 2 ns 폭의 음의 데이타 펄스가 COUNTDEL 상의포지티브 펄스의 약 4 ns 후에 발생한다.

상기한 바와 같이, PIPECNTDEL 신호는 매우 정확한 타이밍으로 진행되어야 한다. 요구되는 타이밍의 정확성을 달성하기 위해서는, 두개의 별개의 개념을 사용한다. 첫째, I/O 상의 데이타는 가능한한 기간이 짧은 펄스로서 발생한다. 이 짧은 펄스는 PIPECNTDEL 가 오차를 수반하지 않고 증가될 수 있는 동안의 시간의 윈도우(window)를 최대화 시킨다. 이 윈도우는 2 ns 펄스 및 5 ns 싸이클 시간에 대해 3 ns 폭이다. 대신에 감지 증폭기가 (펄스와 대비되는) 논리 수준을 출력하는 경우에는, PIPECNTDEL 는 데이타 증가와 정확히 동시에 증가되어 오차의 여지를 남기지 않는다. 그리고, 두번째로, (I/O 또는 I/O# 중의 하나에서 음의 펄스를 발생시키는) 감지 증폭기 스트로브 타이밍을 설정하는 동일한 COUNTDEL 신호를 PIPECNTDEL 신호의 진행 타이밍을 설정하는 데에 사용할 수도 있다. 물론, COUNTDEL 이외의 신호를 사용할 수도 있다. 데이타의 적절한 조향에 중요한 것은 I/O 펄스를발생시키고 PIPECNTDEL 를 진행시키는 데에 모두 동일한 신호를 사용하는 것이다.

제 8 도로 다시 돌아가서, COUNTDEL 펄스는 NAND 게이트(444)를 작동시키는 데에 사용한다. 레이턴시 1이 선택되지 않고 COUNTDEL 신호가 고레벨로 펄스되는 경우에는, NAND 게이트(444)는 네거티브 펄스를 출력한 다음, 인버터(446)에 의해 역전된다. 그리하여, 아마도 1 ns 기간의 포지티브 펄스가 인버터(446)의 출력시에 발생한다. 이 포지티브 펄스는 트랜지스터 쌍 514/516, 518/520 및 522/524로부터 형성된 멀티플렉서가 노드 N28-N30 로부터의 데이타를 전파하여 신호 PIPECNTDEL1,2, 또는 0 이 되도록 한다. 즉, PIPECNTDEL0 가 저레벨로 표명되는 경우에는, 논리 0 은 NAND 게이트(512)로부터 출력되어, 트랜지스터(522 및 524)로부터 형성된 멀티플렉서를 통해 (특정 시간에)전파되어, 인버터 래치 (540/542)에 의해 래치되고, 인버터 (542-560)에 의해 버퍼링되어 PIPECNTDEL0 으로 출력된다. COUNTEL 로부터 PIPECNTDEL0 (또는 PIPECNTDEL1 또는 2)까지의 전체 지연은 약 2.5 ns 이다. 이것은 NAND 게이트(444), 인버터(446), NMOS 트랜지스터(522), 및 인버터(542, 556, 558, 및 560)를 통한 지연이다. 이 2.5 ns 의 지연은 특히 COUNTDEL 로부터 좁은 I/O 데이타 펄스의 전연까지의 4.0 ns 지연 보다 작게 되도록 선택된다. 그리하여 PIPECNTDEL 신호는 I/O 라인이 저레벨로 펄스되기 조금 전에 증가한다. PIPECNTDEL 신호는 상대적으로 긴 기간이며 완전 클록 싸이클 시간 동안 유효하게 남아 있다. 이것은 I/O 펄스가 그 안에 도달할 수 있는 윈도우를 발생시키도록 제공된다.

제 8 도의 회로(440)의 하나의 특정 실시예의 다양한 노드의 타이밍은 다음과 같이 요약할 수 있다. PIPECNT0, 1, 2 는 클록의 각 상승면 직후에 나타난다. 멀티플렉서 452/454 등은 클록의 상승면의 약 3.3 ns 후에 인에이블된다. NAND 게이트 (504-512)의 출력은 멀티플렉서 542/454 등이 인에이블된지 약 1.2 ns 후, 또는 클록의 상승면 이후 약 4.5 ns 후에 증가된다. 별도의 경로에서, 신호 COUNTDEL 펄스는 양으로 펄스하며, 클록을 표명한지 약 6 ns 후에 상승하고, 1 ns 후에 하강한다. 인버터(446)는 클록 후 6.5 ns 후에 개시하는 포지티브 1 ns폭 펄스를 출력한다. 이 때에, 멀티플렉서 514/516 등은 2.0 ns 일찍(클록후 4.5 ns 후) 유효하게 되는 NAND 게이트 (504, 508, 512)로부터 데이타를 통과시키도록 인에이블된다. 최종적으로 PIPECNTDEL 출력은 멀티플렉서 514/516 등이 인에이블된 후 2 ns 후, 클록 후 8.5 ns 후에 증가된다. 더욱 중요하게는, 이들은 2 ns 폭 I/O 펄스가 도달하기 1.5 ns 전에 증가한다. 5 ns 의 싸이클 시간에서 PIPECNTDEL 신호는 다시 5 ns 후, 또는 2 ns-폭 데이타 펄스가 끝난지 약 1.5 ns 후에 증가한다. 그리하여, 5 ns 싸이클 시간에, 각 PIPECNTDEL 는 I/O 데이타를 적절히 조향하도록 I/O 데이타 펄스의 양측에서 완전한 1.5 ns 동안 유효화되거나, 표명하거나, 표명하지 않는다. 좁은 2 ns 폭 데이타 펄스는 이 1.5 ns 타이밍 마진을 최대화한다. 이 펄스는 저항적인 I/O 라인의 최말단에서 다소 느린 상승 및 하강 시간으로 인하여 대략 1 ns 폭이 아닌 2 ns 폭이다. 마찬가지로, 인버터 (504-512)의 출력은 인버터(446)의 출력부에서 1 ns 폭 펄스의 양측에서 전 2 ns 동안 유효하다. 그러므로 NAND 게이트(504, 508, 512)의 출력시 데이타의 도달은 PIPECNTDEL 타이밍을 변화시키기 않고 2 ns 빨리 또는 늦을 수 있다. 이 마진은 PIPECNTDEL 신호의 타이밍의 조절을 가능하게 하며, 이 파이프라이닝 방법을 실용적이도록 해준다.

제 8 도의 회로(440)의 하나의 특정 실시예에서, 해독 신호는 NAND 게이트 (504, 508, 및 512)의 출력부를 인에이블하는 데에 사용할 수 있다. 즉, 해독 싸이클이 활성화되지 않는 경우에는, 신호 라인 READ 상에 배치된 낮은 신호는 NAND 게이트(504, 508 또는 512) 모두가 논리 1을 출력하도록 한다. 어떤 PIPECNTDEL 신호도 저레벨로 표명되지 않으므로, 이들 신호를 절환시키는 데에 전력이 소모되지 않을 것이다.

제 10 도에서는, 본 발명에 따르는 리셋 회로(630)의 하나의 특정 실시예를도시하고 있다. 파이프라인 리셋 회로(630)는 본 발명의 조향 회로(200)로 입력되는 RESET0-2 신호를 발생시키는 데에 사용된다. RESET0 신호 (포지티브 펄스)는 회로(200)(제 2 도)의 노드 N01 및 N04 를 저레벨로 리셋하고, 노드 N013 를 고레벨로 리셋한다. 분지 0에 대한 이 리셋은 분지 0 으로부터 데이타를 출력하는 싸이클 다음의 싸이클 초기에 발생한다. 즉, 그것은 분지 0 이 더이상 출력을 위해 선택되지 않게 된 직후, 출력용 분지 1 을 선택하는 싸이클 초기에 발생한다. 그러나, RESET 펄스는 새로운 데이타가 I/O 또는 I/O# 로부터 분지 0 으로 조향되기 전에 종료된다. 회로(630)는 상기한 바와 같이 싸이클 초기 포지티브 펄스를 출력하는 클록 신호 clkt2 에 의해 추진된다. 인버터 채인(644)에 의해 지연이 추가된다. 체인의 인버터 수는 파이프카운트가 다음 카운트에 나타난 후에 리셋 신호가 발생되도록 하기위해 선택된다. 예를 들어, 제 2도의 회로(200)의 저장 노드 N01 및 N04 는 PIPECNT0 이 설정되지 않은 후의 어떤 시점에서 저레벨로 설정될 필요가 있으나 노드 N01 또는 N04 를 고레벨로 설정하기 위해서 PIPECNTDEL0 에 의해 새로운 데이타가 조향되기 전에 종료되어야 한다. 하나의 특정 실시예에서, 리셋 회로(630)은 인버터 스트링(644)의 출력부에서의 포지티브 펄스가 클록 수신 대략 3 ns 후에 발생하도록 조절된다. 이 때에, 신호 PIPECNT0, 1 또는 2 중의 하나는 고레벨로 선택된다. 그리하여, NAND 게이트 (632-636) 중의 하나의 출력은 저레벨로 펄스될 것이다. 예를 들어, PIECNT1 이 고레벨로 선택되고, NAND 게이트(632)는 저레벨의 펄스를 출력하고 RESET0 은 고레벨의 펄스를 출력하는 경우에는, 새로운 데이타 이전에 종료되는 이 펄스들 분지 0 으로 조향된다. 다른 RESET 신호 (1 및 2)는 이 싸이클에서 리셋 펄스를 발생시키지 않는다. 마찬가지로, PIPECNT2 신호의 선택은 RESET1 신호의 발생을 유도하며 PIPECNT0 신호의 선택은 RESET2 신호를 발생시킨다. RESET 신호 발생의 상대적인 타이밍은 변화시킬 수 있다. 그러나, 각 RESET 신호는 그 분지가 더 이상 출력에 선택되지 않은 다음에 발생하여야 하며 새로운 데이타가 그 분지에 도달하기 전에 종료되어야 한다.

래이턴시 1이 선택되는 경우에는, 인버터(631)는 저레벨의 출력을 제공하며 각 RESET0-2 는 고레벨의 출력을 갖는다. 이 경우, 제 2도의 디스에이블된 회로(200)의 모든 노드 N01, N02, N03, N04, N05, 및 N06 는 저레벨로 리셋된 채로 남는다. 리셋 신호의 전압 변화는 없으므로, 전력이 절약된다.

대부분의 메모리 회로는 출력이 때때로, 예를 들어, 이 칩과 평행한 다른 유사한 메모리 칩이 선택되는 경우에 개방 회로가 된다. 주어진 클록 싸이클이 데이타를 출력하는지, 개방 회로 조건을 제공하는지를 결정하는 논리는 당업자에게는 공지된 것이다. 본 발명에서는, 싸이클이 효과를 발휘하기 전에 이 정보가 유효화 될 필요가 있다. 싸이클의 끝에서 (고레벨로) 표명되는 경우에, OUTEN (인에이블된 출력)라고 하는 신호는 다음 유효 데이타를 상기한 바와 같이 다음 클록 상으로 출력시킨다. 그러나, 무능화된 경우에는, OUTEN 은 출력으로 하여금 다음 클록의 수신시 신속하게 회로를 개방하게 한다. 개방 회로 출력을 달성하기 위해서는, 제 6 도의 회로(300)에서 OUTOFF 가 고레벨로 표명된다. 이 고레벨은 인버터(302)에 의해 역전되어 PMOS 트랜지스터(304)로의 저레벨의 입력을 발생시킨다. 이것은 노드 PULLUP 을 고레벨로 끌어올려서, 출력 PMOS 트랜지스터(314)를 끈다. OUTOFF 상의고레벨은 NMOS 트랜지스터(316)을 작동시켜 노드 PULLDN 을 저레벨로 끌어내려, 출력 NMOS 트랜지스터(318)을 차단한다. 트랜지스터(314 및 318)을 차단함으로써 출력은 회로를 개방한다.

전력을 절약하기 위해, 이 출력 디스에이블 싸이클 동안에는 트랜지스터가 PULLUP 을 저레벨로 끌어내리거나 PULLDN 을 고레벨로 끌어올리지 않는 것이 요구된다. 제 2 도의 회로(200)로 순간적으로 복귀하여, PIPECNT (PIPECNT0 에서 PIPECNT1 까지)가 나타나는 경우에는, PIPECNT1 가 신속하게 고레벨로 선택하여 분지 0 의 PMOS 트랜지스터(230A 및 244A)를 차단하고 PIPECNT0 가 신속하게 저레벨로 해지시킴으로서 분지 0 의 NMOS 트랜지스터(234A, 226A 및 240A)를 차단한다. 즉, 회로(200)의 상기 선택 분지 0 가 계속하여 PULLUP 을 저레벨로 끌어내리거나 PULLDN 을 고레벨로 끌어올리는 것이 방지된다. 그러나, PIPECNT1 선택 동안에 분지 1 로부터의 데이타는 이 출력 디스에이블 싸이클 동안에 PULLUP 을 저레벨로 끌어내리거나 PULLDN 을 고레벨로 끌어올리지 않을 것이 요구된다. 이는 이 출력 디스에이블 싸이클 동안에 PIPECNT1 이 고레벨로 선택되더라도 PCNT1 을 저레벨로 유지함으로써 달성된다. PIPECNT1 는 상기한 바와 같이 미리 선택된 분지의 PMOS 트랜지스터 (230A 및 244B)를 차단하기 위해서 고레벨로 선택되어야 한다. 개방 회로 출력을 갖는 싸이클에서는 신호 PIPECNT0-2 중의 하나가 고레벨로 선택되는 경우에도 모든 PCNT0-2 가 저레벨이다.

PCNT0-2 신호는 제 11 도의 회로(650)에서 PIPECNT0-2 신호로부터 유래한다. 후술하는 바와 같이, OUTEN 이 하나의 싸이클의 끝에서 고레벨로 되는 경우에는,신호 PCNT0-2 는 다음 클록 상에서 상대적으로 고레벨로 신호 PIPECNT0-2 를 뒤따른다. 이것은 1 이상의 래이턴시에 대해 상기한 작동을 제공한다. 그러나, OUTEN 이 하나의 싸이클의 끝에서 저레벨인 경우에는, 신호 PCNT0-2 는 그 해당 신호 PIPCNT0-2 가 다음 싸이클을 고레벨로 선택하는 경우에 저레벨로 남게된다.

PIPECNT0 이 고레벨로 선택되는 싸이클의 끝에서, OUTEN 은 다음 싸이클에 대한 출력을 각각 인에이블하거나 디스에이블하도록 고레벨이 되거나 저레벨이 된다. OUTEN이 저레벨이고 PIPECNT0가 고 레벨인 경우에는, 트랜지스터(668)은 작은 인버터(674)에 과전압을 가하여 노드 N42 를 저레벨로 끌어내린다. 이 때에, NMOS 트랜지스터(672)는 차단되고, 인버터(676)는 노드 N43 을 고레벨로 추진한다. 인버터(674 및 676)는 PIPECNT0 가 저레벨로 천이된 후에 이 조건을 래치하고 유지시킨다. 대신에 OUTEN 이 고레벨이고 PIPECNT0 이 고레벨인 경우에는, NMOS 트랜지스터(670 및 672)는 모두 작동되고, 인버터(676)에 과전압을 가하여, 노드 N43 을 접지로 끌어내린다. 인버터(674)는 노드 N42를 고레벨로 추진하여, PIPECNT0 이 저레벨로 천이된 후에 이 조건을 래치 및 유지한다. 그리하여, PIPECNT0 이 다음 클록에서 저레벨인 경우에는, 인버터(674 및 676)로 구성된 래치는 더이상 변화할 수 없으나, 대신에 PIPECNT0 이 저레벨로 절환되기 직전에 OUTEN 의 값을 대표하는 데이타를 유지한다.

PIPECNT0 이 (PIPECNT1 이 표명되는 경우에 출력을 무능화하도록) 저레벨로 천이되는 경우에 OUTEN 이 저레벨이면, 노드 N42 는 저 레벨로 되고 N43 는 고레벨로 된다. N42 가 낮으면 NMOS 트랜지스터(678)은 차단되고, N43 이 고레벨이면,PMOS 트랜지스터(680)도 차단된다. 그러므로, PIPECNT1및 PCNT1 사이에는 연관이 없다. 동시에, N43 이 고레벨이면, NMOS 트랜지스터(688)는 작동하여 PCNT1 을 저레벨로 유지한다. 그리하여 앞의 싸이클의 끝에서 OUTEN 이 저레벨이며, PCNT1 는 다음 싸이클에서 고레벨의 PIPECNT1 뒤에 오지 않아서, 회로(200)(제 2 도)의 출력부에서 분지 1로부터 새로운 데이타가 나타나지 않는다. PIPECNT1이 고레벨이 됨에 따라서, 도시되지 않은 다른 회로가 회로(300)(제 6 도)의 OUTOFF 를 고레벨로 추진한다. 이것은 출력부 회로를 개방하도록 PULLUP 을 고레벨로 추진하며, PULLDN 을 저레벨로 추진한다.

한편, OUTEN 이 앞의 싸이클(PIPECNT0 이 고레벨인 경우)을 끝에서 고레벨인 경우에는, 노드 N42 는 고레벨이고 노드 N43 은 저레벨이다(제 11 도). 이 경우, 트랜지스터(678 및 680)는 작동하고 트랜지스터(688)은 차단된다. 그러므로, PCNT1 은 고레벨의 PIPECNT1 뒤에 오며, 다음 싸이클의 끝에서 저레벨의 PIPECNT1 (PIPECNT0 은 아직도 저레벨임) 뒤에 온다. PCNT1 이 고레벨이면, 회로(200)(제 2 도)의 세트 저장 노드 N02 또는 N05 로부터의 데이타는 데이타를 출력하기 위해 PULLUP 및 PULLDN 을 모두 고레벨로 추진하거나 모두 저레벨로 추진한다. 마찬가지 방식으로, PCNT0 및 2 중의 하나는 각각 선택되는 경우에 PIPECNT0 및 2 뒤에 오거나 오지 않는다.

그리하여, 회로(650)는 그 PIPECNT 신호가 선택되는 경우에 출력 데이타를 제공하기위헤 회로(200)의 분지를 인에이블하거나 그 PIPECNT 신호가 선택되는 경우에 분지를 디스에이블 하기 위해 효율적이고 콤팩트한 회로를 제공한다.

이상에서 본 발명의 특정 실시예를 충분히 설명하였으나 다양한 변화를 줄 수 있다. 예를 들어, 시스템에는 또 다른 회로 분지를 제공할 수 있으며 1 내지 4 의 래이턴시를 갖는 메모리 시스템으로부터 출력의 발생이 가능하다. 또한, 상기한 회로는 다수의 래이턴시중의 어떤 것을 지지하도록 복제될 수도 있다. 파이프라인은 다수의 동기적 메모리 장치와 함께 사용할 수 있다. 회로는 저레벨로 활성화되거나 고레벨로 활성화된 신호로 기능을 하도록 채택할 수 있다. 또한 회로는 양 및/또는 음의 변연이 되도록 채택할 수 있다. 특정 채널 폭에 대해 몇가지 예를 들었지만, 이들 파라미터는 단지 본 발명에 따르는 하나의 특정 실시예와 관련된 것이다. 당업자라면, 이들 개시 내용에 따라서 필요에 적합하도록 채널 폴 및 트랜지스터 형을 변화시킬 수 있을 것이다.

따라서, 본 발명의 범위는 상기 실시예에 한정되는 것이 아니며, 하기 특허 청구의 범위에 의해 정해져야 한다.

제 1 도는 본 발명의 하나의 특정한 실시예에 따른 조향(steering) 회로의 간략화된 회로도.

제 2 도는 본 발명의 한 특정한 실시예에 따른 조향 회로의 회로도.

제 3 도는 레이턴시(latency) 2가 선택된 경우의 제 2 도 회로의 타이밍도.

제 4 도는 레이턴시 3이 선택된 경우의 제 2 도 회로의 타이밍도.

제 5 도는 레이턴시 1이 선택된 경우의 신호를 조향하기 위한 대체 회로.

제 6 도는 제 2 도 및 5 도의 회로의 출력을 출력패드로 전달하기 위한 출력회로.

제 7 도는 제 2 도의 회로에서 사용하는 파이프카운트를 발생시키는 파이프카운터 발생회로.

제 8 도는 제 2 도의 회로에서 사용하는 지연 신호를 발생시키는 파이프카운터 지연 회로.

제 9 도는 본 발명의 한 실시예와 접속하여 사용하는 타이밍 신호를 발생시키는 카운트 지연 회로.

제 10 도는 제 2 도 회로를 리셋(reset)하는데 사용하는 리셋 발생 회로.

제 11 도는 제 2 도의 회로와 접속하여 사용하기 위한 파이프라인인에이블(enable) 회로.

Claims

제 1 클록에 의해 개시된 해독 싸이클로부터 발생된 데이타를 복수의 레지스터의 분지 중의 표명된 분지로 조향시키는 조향 수단; 및

다음 클록을 수신하여 상기 표명된 분지에 저장된 상기 해독 싸이클로부터의 상기 데이타를 출력하기 위해 선택하는 선택 수단으로 이루어짐을 특징으로 하여, 상기 데이타를 발생시키는 해독 싸이클이 클록 입력에서 수신된 제 1 클록에 의해 개시되는 동기 메모리 시스템에 사용하는 집적 회로.
제 1 항에 있어서, 상기 데이타가 펄스의 형태임을 특징으로 하는 회로.
제 3 항에 있어서, 상기 각 분지가 추가로 제 1 및 제 2 래치를 포함하며, 상기 제 1 래치는 논리 "1"에 응답하고, 상기 제 2 래치는 논리 "0" 에 응답함을 특징으로 하는 회로.
제 3 항에 있어서, 상기 제 1 및 제 2 래치가 해독 회로의 개시시에 리셋됨을 특징으로 하는 회로.
제 1 항에 있어서, 추가로 상기 클록의 매 싸이클마다 변화하는 출력 카운트를 발생시키는 랩-어라운드 카운터로 이루어짐을 특징으로 하는 회로.
제 5 항에 있어서,

상기 카운터로부터의 제 2 카운트 상태가 상기 제 1 클록에 의해 발생되며 상기 제 1 카운트 상태가 상기 조향 수단으로 하여금 상기 레지스터 상기 복수의 분지 중의 상기 표명된 하나로 데이타를 조향하도록 하고,

상기 카운터로부터의 제 2 카운트 상태가 상기 표명된 분지에 저장된 상기 데이타를 출력시키기 위해 선택하는 상기 선택 수단에 의해 사용되며, 상기 제 1 클록 후 몇 번의 클록 싸이클 후에 발생함을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 1 임을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 2 임을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 프로그램 가능하게 설정될 수 있음을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 1 또는 2 로 프로그램 가능하게 설정될 수 있음을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 0. 1 또는 2 로 프로그램 가능하게 설정될 수 있음을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 1 이상일 수 있음을 특징으로 하는 회로.
제 6 항에 있어서, 상기 클록 싸이클 수가 1 이상으로 프로그램 가능하게 설정될 수 있음을 특징으로 하는 회로.
제 5 항에 있어서, 상기 카운터로부터의 제 1 카운트 상태가 상기 제 1 클록에 의해 발생되고 상기 제 1 카운트 상태가 상기 조향 수단을 상기 레지스터 상기 복수의 분지 중의 표명된 분지로 조향하는 데에 사용되며;

상기 카운터로부터의 제 2 카운트 상태는 상기 제 2 클록에 의해 발생되고 상기 제 2 카운트 상태가 상기 조향 수단을 상기 레지스터 상기 복수의 분지 중의 제 2 표명된 분지로 조향하는 데에 사용되고;

상기 카운터로부터의 제 3 카운트 상태는 상기 표명된 분지에 저장된 상기 데이타를 출력시키기 위해 선택된 상기 선택 수단에 의해 사용되며;

상기 카운터로부터의 제 4카운트 상태는 상기 제 2 표명된 분지에 저장된 상기 제 2 데이타를 출력시키기 위해 선택된 상기 선택 수단에 의해 사용됨을 특징으로 하는 회로.
제 14 항에 있어서, 상기 제 3 카운트 상태가 상기 제 2 카운트 상태와 동일한 클록 싸이클에서 발생함을 특징으로 하는 회로.
제 14 항에 있어서, 상기 제 3 카운트 상태가 상기 제 2 카운트 상태 다음의 특정 클록 싸이클에서 발생함을 특징으로 하는 회로.
제 1 항에 있어서, 상기 시스템이 DRAM 임을 특징으로 하는 회로.
제 1 항에 있어서, 상기 시스템이 SRAM 임을 특징으로 하는 회로.
제 1 항에 있어서, 상기 시스템이 해독 전용 메모리임을 특징으로 하는 회로.
제 1 항에 있어서, 상기 시스템이 불휘발성 메모리임을 특징으로 하는 회로.
제 5 항에 있어서, 상기 랩-어라운드 카운터가 자기 시동형 카운터임을 특징으로 하는 회로.
제 5 항에 있어서, 상기 랩-어라운드 카운터가 단일 트랜지스터의 게이트를 표명함으로써 기동된 출력 카운트를 변화시킴을 특징으로 하는 회로.
제 5 항에 있어서, 상기 램-어라운드 카운터가 복수의 노드 중의 하나를 반대 인력 없이 논리 수준으로 끌어당김으로써 출력 카운트를변화시킴을 특징으로 하는 회로.
제 5 항에 있어서, 상기 랩-어라운드 카운터가 단일 트랜지스터의 게이트를 표명함으로써 출력 카운트를 변화시키고, 상기 단일 트랜시스터는 복수의 노드에 결합되며 상기 노드 중의 하나를 반대 인력 없이 논리 수준으로 끌어당김을 특징으로 하는 회로.
클록의 싸이클에 의해 변화되는 출력 카운트 상태를 발생시키는 램-어라운드 카운터;

상기 출력 카운트 상태를 하나의 입력으로서 수신하고 지연 신호를 또다른 입력으로서 수신하며, 상기 제 1 클록에 의해 개시된 상기 해독 사이크로부터의 상기 데이타를 레지스터 복수의 분지중의 표명된 분지로 조향하는 조향 신호를 발생시키는 조절 회로; 및

순차적인 클록을 수신하여 상기 표명된 분지에 저장된 상기 해독 싸이클로부터의 상기 데이타를 출력시키기 위해 선택된, 상기 출력 카운트 상태에 의해 추진되는 선택 회로로 이루어짐을 특징으로 하여, 해독 싸이클이 클록 입력부에서 수신된 제 1 클록에 의해 개시되며 출력될 데이타를 발생시키는 동기식 메모리 시스템에서 사용되는 집적 회로.
제 25 항에 있어서, 상기 각각의 분지가 추가로 제 1 및 제 2 래치를 포함하며, 상기 제 1 래치가 논리 "1"에 응답하고 상기 제 2 래치가 논리 "0"에 응답함을 특징으로 하는 회로.
제 26 항에 있어서, 상기 제 1 및 제 2 래치가 해독 싸이클의 개시시에 리셋됨을 특징으로 하는 회로.
제 25 항에 있어서, 추가로 상기 집적 회로의 출력을 무능화시키기위해 디스에이블 회로로 이루어짐을 특징으로 하는 회로.
제 28 항에 있어서, 상기 각 분지가 상기 집적 회로의 출력를 무능화시키는 경우를 출력하기 위해 선택되는 것을 방지함을 특징으로 하는 회로.
제 25 항에 있어서, 상기 동기 메모리 시스템의 데이타 경로의 신호 라인에 데이타 펄스의 존재를 검출함으로써 상기 지연 신호의 시간 조절을 합을 특징으로 하는 회로.
제 30 항에 있어서, 상기 지연 신호가 상기 신호 라인상의 데이타 펄스보다더 짧은 기간의 펄스임을 특징으로 하는 회로.
제 30 항에 있어서, 추가로 상기 지연 신호에 기초하여 스트로브되는 복수의 감지 증폭기로 이루어짐을 특징으로 하는 회로.
제 32 항에 있어서, 상기 감지 증폭기가 한 쌍의 데아터 라인중 하나에서 데이타 펄스를 발생시킴을 특징으로 하는 회로.
제 30 항에 있어서, 상기 데이타 펄스가 상기 메모리 시스템의 최소 싸이클 시간에 비해 좁은 펄스임을 특징으로 하는 회로.
제 25 항에 있어서, 추가로 상기 집적 회로의 출력부를 회로개방하는 수단으로 이루어짐을 특징으로 하는 회로.
제 25 항에 있어서, 상기 조향 수단이 추가로 레이턴시 2와 레이턴시 3간에 선택하기 위한 레이턴시 선택 입력부; 및

상기 조향 신호에 대한 경로를 선택하기 위해 상기 레이턴시 선택에 반응하는 경로 선택 수단으로 이루어짐을 특징으로 하는 회로.
제 36 항에 있어서, 상기 경로 선택 수단이 멀티컴플렉서로 이루어짐을 특징으로 하는 회로.
제 25 항에 있어서, 상기 조향 회로가 추가로 선택 신호 경로를 따라서 상기 조향 신호의 진행을 시간 조절하는, 상기 지연 신호에 응답하는 게이팅 수단으로 이루어짐을 특징으로 하는 회로.
제 25 항에 있어서, 추가로 레이턴시 1 로 데이타를 출력하는 추가의 회로로 이루어짐을 특징으로 하는 회로.
제 39 항에 있어서, 상기 조향 회로가 레이턴시 1을 선택하는 경우에 무능화됨을 특징으로 하는 회로.
제 39항에 있어서, 상기 추가의 회로가 2 또는 그 이상의 레이턴시를 선택하는 경우 무능화됨을 특징으로 하는 회로.
제 25 항에 있어서, 상기 랩-아라운드 카운터가 3 카운트 상태간을 회전함을 특징으로 하는 회로.
다수의 프리디코드 라인을 갖는 메모리에 있어서,

상기 수의 프리디코드 라인 중 특정 라인에서의 데이타 펄스를 검출하는 단계;

스트로브 신호를 발생시키는 단계; 및

출력 신호를 발생시키는 상기 감도 증폭기를 스트로빙하는 단계로 이루어짐을 특징으로 하여, 감도 증폭기를 스트로브하는 시간 조절을 하는 방법.
제 43 항에 있어서, 상기 출력 신호가 펄스임을 특징으로 하는 방법.
제 43 항에 있어서, 상기 스트로브 신호가 상기 데이타 펄스보다 더 짧은 기간의 펄스임을 특징으로 하는 방법.
제 43 항에 있어서, 상기 프리디코드 신호의 서브세트가 논리 NOR 회로로 입력됨을 특징으로 하는 방법.
제 43 항에 있어서, 상기 프리디코드 신호의 서브세트가 논리 NAND 회로로 입력됨을 특징으로 하는 방법.
콜록 입력부에서 제 1 데이타를 발생시키는 제 1 해독 싸이클을 개시하는 제 1 클록 신호를 수신하는 단계;

상기 제 1 해독 싸이클에 의해 발생되는 상기 제 1 데이타를 레지스터 복수의 분지 중의 제 1 표명된 분지로 조향하는 단계;

상기 클록 입력부에서 상기 제 2 데이타를 발생시키는 제 2 해독 싸이클을 개시하는 상기 제 2 클록 신호를 수신하는 단계; 및

상기 제 2 해독 싸이클에 의해 발생되는 상기 제 2 데이타를 레지스터 복수의 분지 중의 제 2 표명된 분지로 조향하는 단계로 이루어짐을 특징으로 하여 동기 메모리 시스템으로부터 데이타를 파이프라이닝하는 방법.
제 48 항에 있어서, 상기 각 분자가 추가로 논리 "1"에 응답하는 제 1 래치 및 논리 "0"에 응답하는 제 2 래치를 포함함을 특징으로 하는 방법.
제 49 항에 있어서, 특정 분지의 상기 제 1 및 제 2 래치가 데이타를 상기 특정 분지로 조향하기 전에 리셋됨을 특징으로 하는 방법.
제 48 항에 있어서, 추가로 상기 제 2 클록 신호를 수신할 경우, 출력을 위해 제 1 데이타를 선택함을 특징으로 하는 방법.
제 51 항에 있어서, 추가로 제 3 클록 싸이클의 수신시에 출력을 위해 상기 제 1 데이타를 무능화시킴을 특징으로 하는 방법.
제 48 항에 있어서, 추가로 클록 입력부에서 제 3 데이타를 발생시키는 제 3 해독 싸이클을 개시하는 제 3 클록 신호를 수신하는 단계;

상기 제 3 해독 싸이클에 의해 발생된 상기 제 3 데이타를 상기 레지스터 상기 복수의 분지중의 제 3 표명된 분지로 조향하는 단계; 및

상기 제 3 클록 신호를 수신함으로써 출력용 상기 제 1 데이타를 선택하는 단계로 이루어짐을 특징으로 하는 방법.
제 53 항에 있어서, 제 4 클록 싸이클을 수신할 때에 출력용 상기 제 1 데이타를 무능화시킴을 특징으로 하는 방법.
제 48 항에 있어서, 상기 시스템이 추가로 적어도 3 개의 출력을 갖고, 그 중의 하나가 주어진 싸이클 동안에 표명되는 랩-어라운드 카운터 ; 및

적어도 3 개의 출력을 갖고 무능력화 신호를 수신하는 디스에이블 회로로 이루어지며;

상기 디스에이블 회로 중의 상기 적어도 3 개의 출력이 상기 무능화 신호가 표명되지 않는한 상기 카운터의 적어도 3 개의 출력에 따름을 특징으로 하는 방법.
데이타가 레지스터에 도달할 때까지 리셋 상태로 남아있는 상기 레지스터 모두를 리셋하는 단계;

상기 레지스터 중의 하나를 설정하는 입력 신호를 수신하는 단계; 및

출력을 위해 상기 레지스터 모두를 동시에 선택하는 단계로 이루어지며;

상기 데이타 출력이 상기 제 1 레지스터가 설정되고 출력을 위해 선택됨으로써 "1"로 절환시키고;

상기 데이터 출력이 상기 제 2 레지스터가 설정되고 출력을 위해 선택됨으로써 "0"로 절환시키며;

상기 데이타 출력은 상기 레지스터가 출력을 위해 선택되고 상기 레지스터 중의 하나가 설정될 때까지 절환되지 않음을 특징으로하여, 논리 "1"를 수신할 때에 설정되는 제 1 레지스터 및 논리 "0"를 수신할 때에 설정되는 제 2 레지스터를 갖고, 데이타 출력을 하는 시스템으로부터 오류없는 출력을 달성함을 특징으로 하는 방법.