JPH05342857A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05342857A JPH05342857A JP4174836A JP17483692A JPH05342857A JP H05342857 A JPH05342857 A JP H05342857A JP 4174836 A JP4174836 A JP 4174836A JP 17483692 A JP17483692 A JP 17483692A JP H05342857 A JPH05342857 A JP H05342857A
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Abstract
(57)【要約】
【目的】 比較的安価に、かつ高速に複数画面に対する
画像処理ができる半導体メモリ装置を得る。 【構成】 ＲＡＭ部のメモリアレイをそれぞれｎ本のラ
ンダム入出力ピンを有する複数のブロックに分割し、各
メモリブロックのデータ入出力ピンに対応するｎ本のデ
ータ出力ピンを有するＳＡＭ部と、各メモリブロックと
ＳＡＭ部との間のデータ転送を制御する制御手段とを備
えた構成とした。 【効果】 ＲＡＭ部に複数画面分のデータを入力するこ
とができ、コスト高を招くことなく、複数の画面の画像
処理を高速に行なうことができる。
画像処理ができる半導体メモリ装置を得る。 【構成】 ＲＡＭ部のメモリアレイをそれぞれｎ本のラ
ンダム入出力ピンを有する複数のブロックに分割し、各
メモリブロックのデータ入出力ピンに対応するｎ本のデ
ータ出力ピンを有するＳＡＭ部と、各メモリブロックと
ＳＡＭ部との間のデータ転送を制御する制御手段とを備
えた構成とした。 【効果】 ＲＡＭ部に複数画面分のデータを入力するこ
とができ、コスト高を招くことなく、複数の画面の画像
処理を高速に行なうことができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置に関
し、特にデータの転送方法を改良した半導体メモリ装置
に関するものである。
し、特にデータの転送方法を改良した半導体メモリ装置
に関するものである。
【０００２】
【従来の技術】図４は、例えば画像メモリとして用いら
れる従来の半導体メモリ装置の概略構成を示す図であ
り、図において、ＲＡＭはランダムアクセスメモリ部、
ＳＡＭはシリアルアクセスメモリ部、ＷＩＯはランダム
入出力ポート（ランダム入出力ピン）、ＳＩＯはシリア
ル入出力ポート（シリアル出力ピン）である。この従来
例は、ＲＡＭ部のメモリアレイを４つの領域に分けて、
そのそれぞれの領域に対応して４つのランダム入出力ポ
ートＷＩＯ0 〜ＷＩＯ3 を設け、かつＳＡＭ部をＲＡＭ
部の各領域に対応する４つの領域に分けて、そのそれぞ
れの領域に対応して４つのシリアル入出力ポートＳＩＯ
0 〜ＳＩＯ3 を設けている。このように、従来の半導体
メモリ装置では、１つのシリアル出力ピンは１つのラン
ダム入出力ピンに一対一に対応している。
れる従来の半導体メモリ装置の概略構成を示す図であ
り、図において、ＲＡＭはランダムアクセスメモリ部、
ＳＡＭはシリアルアクセスメモリ部、ＷＩＯはランダム
入出力ポート（ランダム入出力ピン）、ＳＩＯはシリア
ル入出力ポート（シリアル出力ピン）である。この従来
例は、ＲＡＭ部のメモリアレイを４つの領域に分けて、
そのそれぞれの領域に対応して４つのランダム入出力ポ
ートＷＩＯ0 〜ＷＩＯ3 を設け、かつＳＡＭ部をＲＡＭ
部の各領域に対応する４つの領域に分けて、そのそれぞ
れの領域に対応して４つのシリアル入出力ポートＳＩＯ
0 〜ＳＩＯ3 を設けている。このように、従来の半導体
メモリ装置では、１つのシリアル出力ピンは１つのラン
ダム入出力ピンに一対一に対応している。
【０００３】また、図５は図４に示す従来の半導体メモ
リ装置の全体の構成を示すブロック図、図６は図５の半
導体メモリ装置の転送サイクルを示すタイミングチャー
ト図である。図において、／ＲＡＳはロウアドレススト
ローブ信号、／ＣＡＳはコラムアドレスストローブ信
号、Ａ0 〜Ａ8 はアドレス入力、／ＷＢ／／ＷＥはライ
トパービット，ライトイネーブル信号、／ＤＴ／／ＯＥ
はデータ転送，出力イネーブル信号、ＤＳＦは特殊ファ
ンクション信号、／ＳＥはシリアルイネーブル信号、Ｓ
Ｃはシリアルクロックである。
リ装置の全体の構成を示すブロック図、図６は図５の半
導体メモリ装置の転送サイクルを示すタイミングチャー
ト図である。図において、／ＲＡＳはロウアドレススト
ローブ信号、／ＣＡＳはコラムアドレスストローブ信
号、Ａ0 〜Ａ8 はアドレス入力、／ＷＢ／／ＷＥはライ
トパービット，ライトイネーブル信号、／ＤＴ／／ＯＥ
はデータ転送，出力イネーブル信号、ＤＳＦは特殊ファ
ンクション信号、／ＳＥはシリアルイネーブル信号、Ｓ
Ｃはシリアルクロックである。
【０００４】次に動作について説明する。ランダム入出
力ポートＷＩＯからＲＡＭ部にデータを書き込む方法は
一般のＤＲＡＭのデータ書き込み動作と同様である。一
方、ＲＡＭからＳＡＭへのデータの転送は、以下のよう
にして行なわれる。ロウアドレスストローブ信号／ＲＡ
Ｓが“Ｈ”から“Ｌ”に変化するとき、ライトパービッ
ト，ライトイネーブル信号／ＷＢ／／ＷＥは“Ｈ”であ
り、このとき、データ転送，出力イネーブル信号／ＤＴ
／／ＯＥが“Ｌ”、特殊ファンクション信号ＤＳＦが
“Ｌ”であれば、転送モードに入り、ＲＡＭからＳＡＭ
へのデータの転送が行なわれる。この転送動作ではラン
ダムアクセスメモリ部のデータのうち、ロウアドレスス
トローブ信号／ＲＡＳが“Ｈ”から“Ｌ”に変化した時
に選択されるロウアドレス(ROW ADDRESS) 一行のデータ
（図４に斜線で示す部分）がシリアルアクセスメモリ部
（図５のブロック図ではData Reg. -1，Data Reg.-2）
に転送される。また、コラムアドレスストローブ信号／
ＣＡＳが“Ｈ”から“Ｌ”に変化するときに選択される
コラムアドレスによりＳＡＭのシリアル出力のスタート
番地(SAM TAP ADDRESS) を決定する。これによりＲＡＭ
から転送されたデータは、スタート番地のデータから順
にシリアル出力ピンＳＩＯより出力される。
力ポートＷＩＯからＲＡＭ部にデータを書き込む方法は
一般のＤＲＡＭのデータ書き込み動作と同様である。一
方、ＲＡＭからＳＡＭへのデータの転送は、以下のよう
にして行なわれる。ロウアドレスストローブ信号／ＲＡ
Ｓが“Ｈ”から“Ｌ”に変化するとき、ライトパービッ
ト，ライトイネーブル信号／ＷＢ／／ＷＥは“Ｈ”であ
り、このとき、データ転送，出力イネーブル信号／ＤＴ
／／ＯＥが“Ｌ”、特殊ファンクション信号ＤＳＦが
“Ｌ”であれば、転送モードに入り、ＲＡＭからＳＡＭ
へのデータの転送が行なわれる。この転送動作ではラン
ダムアクセスメモリ部のデータのうち、ロウアドレスス
トローブ信号／ＲＡＳが“Ｈ”から“Ｌ”に変化した時
に選択されるロウアドレス(ROW ADDRESS) 一行のデータ
（図４に斜線で示す部分）がシリアルアクセスメモリ部
（図５のブロック図ではData Reg. -1，Data Reg.-2）
に転送される。また、コラムアドレスストローブ信号／
ＣＡＳが“Ｈ”から“Ｌ”に変化するときに選択される
コラムアドレスによりＳＡＭのシリアル出力のスタート
番地(SAM TAP ADDRESS) を決定する。これによりＲＡＭ
から転送されたデータは、スタート番地のデータから順
にシリアル出力ピンＳＩＯより出力される。
【０００５】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されており、これを画像処理に用
いる場合にＲＡＭ側には画像データを１画面分しか入力
することができず、複数の画面について画像処理をする
場合、ＲＡＭのデータを全て書き換える必要があり、Ｒ
ＡＭにデータを書き込むのに時間がかかるため、画像処
理が遅くなるという問題点があった。
置は以上のように構成されており、これを画像処理に用
いる場合にＲＡＭ側には画像データを１画面分しか入力
することができず、複数の画面について画像処理をする
場合、ＲＡＭのデータを全て書き換える必要があり、Ｒ
ＡＭにデータを書き込むのに時間がかかるため、画像処
理が遅くなるという問題点があった。
【０００６】なお、同様の構成のＲＡＭを複数個用いれ
ば、上述のような、複数の画面について画像処理をする
場合に画像処理が遅くなるという問題点は解消できる
が、コストが高くなるという問題点があった。この発明
は上記のような問題点を解消するためになされたもの
で、比較的安価に、かつ高速に画像処理ができる半導体
メモリ装置を得ることを目的とする。
ば、上述のような、複数の画面について画像処理をする
場合に画像処理が遅くなるという問題点は解消できる
が、コストが高くなるという問題点があった。この発明
は上記のような問題点を解消するためになされたもの
で、比較的安価に、かつ高速に画像処理ができる半導体
メモリ装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、記憶情報をランダムにアクセス可能な第１
のメモリと、記憶情報をシリアルに読み出し可能な第２
のメモリとを有し、上記メモリ間でデータの転送が可能
な半導体メモリ装置において、上記第１のメモリは、そ
れぞれｎ本のデータ入出力ピンを有する複数のメモリブ
ロックを備え、上記第２のメモリは、上記各メモリブロ
ックのデータ入出力ピンに対応するｎ本のデータ出力ピ
ンを備え、上記第１のメモリの各メモリブロックと第２
のメモリとの間のデータ転送を制御する制御手段を備え
たものである。
モリ装置は、記憶情報をランダムにアクセス可能な第１
のメモリと、記憶情報をシリアルに読み出し可能な第２
のメモリとを有し、上記メモリ間でデータの転送が可能
な半導体メモリ装置において、上記第１のメモリは、そ
れぞれｎ本のデータ入出力ピンを有する複数のメモリブ
ロックを備え、上記第２のメモリは、上記各メモリブロ
ックのデータ入出力ピンに対応するｎ本のデータ出力ピ
ンを備え、上記第１のメモリの各メモリブロックと第２
のメモリとの間のデータ転送を制御する制御手段を備え
たものである。
【０００８】
【作用】この発明における半導体メモリ装置では、ＲＡ
Ｍ部のメモリアレイをそれぞれｎ本のランダム入出力ピ
ンを有する複数のブロックに分割し、各メモリブロック
のデータ入出力ピンに対応するｎ本のデータ出力ピンを
有するＳＡＭ部と、各メモリブロックとＳＡＭ部との間
のデータ転送を制御する制御手段とを備えた構成とした
から、ＲＡＭ部に複数画面分のデータを入力することが
でき、コスト高を招くことなく、複数の画面の画像処理
を高速に行なうことができる。
Ｍ部のメモリアレイをそれぞれｎ本のランダム入出力ピ
ンを有する複数のブロックに分割し、各メモリブロック
のデータ入出力ピンに対応するｎ本のデータ出力ピンを
有するＳＡＭ部と、各メモリブロックとＳＡＭ部との間
のデータ転送を制御する制御手段とを備えた構成とした
から、ＲＡＭ部に複数画面分のデータを入力することが
でき、コスト高を招くことなく、複数の画面の画像処理
を高速に行なうことができる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体メモリ装置
の概略構成を示す図であり、図において、ＲＡＭ（Ａ）
はランダム入出力ポートＷＩＯ0 〜ＷＩＯ7 のデータが
書き込まれるランダムアクセスメモリ（ＲＡＭ）のＡブ
ロックであり、ＲＡＭ（Ｂ）はランダム入出力ポートＷ
ＩＯ8 〜ＷＩＯ15のデータが書き込まれるＲＡＭのＢブ
ロックである。ＳＷはシリアルアクセスメモリ部（ＳＡ
Ｍ）に対しＲＡＭのＡブロックＲＡＭ（Ａ）のデータを
転送するか、ＲＡＭのＢブロックＲＡＭ（Ｂ）のデータ
を転送するかを切り換えるスイッチである。また、／Ｒ
ＡＳはロウアドレスストローブ信号、／ＣＡＳはコラム
アドレスストローブ信号、Ａ0 〜Ａ8 はアドレス入力、
／ＷＢ／／ＷＥはライトパービット，ライトイネーブル
信号、／ＤＴ／／ＯＥはデータ転送，出力イネーブル信
号、ＤＳＦは特殊ファンクション信号、／ＳＥはシリア
ルイネーブル信号、ＳＣはシリアルクロックである。
する。図１は本発明の一実施例による半導体メモリ装置
の概略構成を示す図であり、図において、ＲＡＭ（Ａ）
はランダム入出力ポートＷＩＯ0 〜ＷＩＯ7 のデータが
書き込まれるランダムアクセスメモリ（ＲＡＭ）のＡブ
ロックであり、ＲＡＭ（Ｂ）はランダム入出力ポートＷ
ＩＯ8 〜ＷＩＯ15のデータが書き込まれるＲＡＭのＢブ
ロックである。ＳＷはシリアルアクセスメモリ部（ＳＡ
Ｍ）に対しＲＡＭのＡブロックＲＡＭ（Ａ）のデータを
転送するか、ＲＡＭのＢブロックＲＡＭ（Ｂ）のデータ
を転送するかを切り換えるスイッチである。また、／Ｒ
ＡＳはロウアドレスストローブ信号、／ＣＡＳはコラム
アドレスストローブ信号、Ａ0 〜Ａ8 はアドレス入力、
／ＷＢ／／ＷＥはライトパービット，ライトイネーブル
信号、／ＤＴ／／ＯＥはデータ転送，出力イネーブル信
号、ＤＳＦは特殊ファンクション信号、／ＳＥはシリア
ルイネーブル信号、ＳＣはシリアルクロックである。
【００１０】図からわかるように、本実施例ではＲＡＭ
部のメモリアレイを１６の領域に分けて、そのそれぞれ
の領域に対応して各１本、全部で１６本のランダム入出
力ポートＷＩＯ0 〜ＷＩＯ15を設けている。そしてＲＡ
Ｍ部を、１６本のランダム入出力ポートのうち上位８本
のランダム入出力ポートＷＩＯ0 〜ＷＩＯ7 に対応する
８つのメモリ領域からなるＡブロックと、下位８本のラ
ンダム入出力ポートＷＩＯ8 〜ＷＩＯ15に対応する８つ
のメモリ領域からなるＢブロックとの２つのブロックに
分けている。一方、ＳＡＭ部はＲＡＭ部の各ブロックを
構成する８つの領域に対応する８つの領域に分けて、そ
のそれぞれの領域に対応して各１本、全部で８本のシリ
アル入出力ポートＳＩＯ0 〜ＳＩＯ7 を設けている。即
ち、本実施例の半導体メモリ装置では、１本のシリアル
出力ピンは２本のランダム入出力ピンに対応している。
部のメモリアレイを１６の領域に分けて、そのそれぞれ
の領域に対応して各１本、全部で１６本のランダム入出
力ポートＷＩＯ0 〜ＷＩＯ15を設けている。そしてＲＡ
Ｍ部を、１６本のランダム入出力ポートのうち上位８本
のランダム入出力ポートＷＩＯ0 〜ＷＩＯ7 に対応する
８つのメモリ領域からなるＡブロックと、下位８本のラ
ンダム入出力ポートＷＩＯ8 〜ＷＩＯ15に対応する８つ
のメモリ領域からなるＢブロックとの２つのブロックに
分けている。一方、ＳＡＭ部はＲＡＭ部の各ブロックを
構成する８つの領域に対応する８つの領域に分けて、そ
のそれぞれの領域に対応して各１本、全部で８本のシリ
アル入出力ポートＳＩＯ0 〜ＳＩＯ7 を設けている。即
ち、本実施例の半導体メモリ装置では、１本のシリアル
出力ピンは２本のランダム入出力ピンに対応している。
【００１１】次に転送動作について説明する。ランダム
入出力ポートＷＩＯからＲＡＭ部にデータを書き込む方
法は一般のＤＲＡＭのデータ書き込み動作と同様である
が、本実施例ではＲＡＭ部が、各々８本のランダム入出
力ポートを有する２つのブロックに分けられているの
で、それぞれのブロックに１画面ずつ、即ち、２画面分
の画像データを入力することができる。各ブロックに１
画面ずつの画像データを入力した後、以下の転送，シリ
アル出力動作を行ない、各画面について画像処理を行な
う。
入出力ポートＷＩＯからＲＡＭ部にデータを書き込む方
法は一般のＤＲＡＭのデータ書き込み動作と同様である
が、本実施例ではＲＡＭ部が、各々８本のランダム入出
力ポートを有する２つのブロックに分けられているの
で、それぞれのブロックに１画面ずつ、即ち、２画面分
の画像データを入力することができる。各ブロックに１
画面ずつの画像データを入力した後、以下の転送，シリ
アル出力動作を行ない、各画面について画像処理を行な
う。
【００１２】図２はＲＡＭブロックのＡブロックＲＡＭ
（Ａ）のデータが転送されるタイミングを示す図であ
る。ロウアドレスストローブ信号／ＲＡＳが“Ｈ”から
“Ｌ”に変化するときに、コラムアドレスストローブ信
号／ＣＡＳが“Ｈ”、ライトパービット，ライトイネー
ブル信号／ＷＢ／／ＷＥが“Ｈ”、データ転送，出力イ
ネーブル信号／ＤＴ／／ＯＥが“Ｌ”、特殊ファンクシ
ョン信号ＤＳＦが“Ｌ”であり、また、シリアルイネー
ブル信号／ＳＥが“Ｌ”であるときは、メモリブロック
Ａの転送が行われる。このときの行アドレス(ROW ADDRE
SS) で指定されるＲＡＭ部のＡブロックの一行がＳＡＭ
部へ転送され、コラムアドレスストローブ信号／ＣＡＳ
が“Ｈ”から“Ｌ”に変化するとき、シリアルメモリの
読み出しスタート番地(SAM TAP ADDRESS) を指定する。
これによりＲＡＭ部のＡブロックから転送されたデータ
は、スタート番地のデータから順にシリアル出力ピンＳ
ＩＯより出力される。
（Ａ）のデータが転送されるタイミングを示す図であ
る。ロウアドレスストローブ信号／ＲＡＳが“Ｈ”から
“Ｌ”に変化するときに、コラムアドレスストローブ信
号／ＣＡＳが“Ｈ”、ライトパービット，ライトイネー
ブル信号／ＷＢ／／ＷＥが“Ｈ”、データ転送，出力イ
ネーブル信号／ＤＴ／／ＯＥが“Ｌ”、特殊ファンクシ
ョン信号ＤＳＦが“Ｌ”であり、また、シリアルイネー
ブル信号／ＳＥが“Ｌ”であるときは、メモリブロック
Ａの転送が行われる。このときの行アドレス(ROW ADDRE
SS) で指定されるＲＡＭ部のＡブロックの一行がＳＡＭ
部へ転送され、コラムアドレスストローブ信号／ＣＡＳ
が“Ｈ”から“Ｌ”に変化するとき、シリアルメモリの
読み出しスタート番地(SAM TAP ADDRESS) を指定する。
これによりＲＡＭ部のＡブロックから転送されたデータ
は、スタート番地のデータから順にシリアル出力ピンＳ
ＩＯより出力される。
【００１３】メモリブロックＢを転送する場合は、図３
に示すタイミングに従い、ロウアドレスストローブ信号
／ＲＡＳが“Ｈ”から“Ｌ”に変化したときに、コラム
アドレスストローブ信号／ＣＡＳが“Ｈ”、ライトパー
ビット，ライトイネーブル信号／ＷＢ／／ＷＥが
“Ｈ”、データ転送，出力イネーブル信号／ＤＴ／／Ｏ
Ｅが“Ｌ”、特殊ファンクション信号ＤＳＦが“Ｌ”で
あり、また、シリアルイネーブル信号／ＳＥが“Ｈ”で
あるとき、図１のスイッチＳＷがメモリブロックＢ側に
切り換わり、メモリブロックＢのデータが転送される。
このときの行アドレス(ROW ADDRESS) で指定されるＲＡ
Ｍ部のＢブロックの一行がＳＡＭ部へ転送され、コラム
アドレスストローブ信号／ＣＡＳが“Ｈ”から“Ｌ”に
変化したとき、シリアルメモリの読み出しスタート番地
(SAM TAP ADDRESS) を指定する。これによりＲＡＭ部の
Ｂブロックから転送されたデータは、スタート番地のデ
ータから順にシリアル出力ピンＳＩＯより出力される。
に示すタイミングに従い、ロウアドレスストローブ信号
／ＲＡＳが“Ｈ”から“Ｌ”に変化したときに、コラム
アドレスストローブ信号／ＣＡＳが“Ｈ”、ライトパー
ビット，ライトイネーブル信号／ＷＢ／／ＷＥが
“Ｈ”、データ転送，出力イネーブル信号／ＤＴ／／Ｏ
Ｅが“Ｌ”、特殊ファンクション信号ＤＳＦが“Ｌ”で
あり、また、シリアルイネーブル信号／ＳＥが“Ｈ”で
あるとき、図１のスイッチＳＷがメモリブロックＢ側に
切り換わり、メモリブロックＢのデータが転送される。
このときの行アドレス(ROW ADDRESS) で指定されるＲＡ
Ｍ部のＢブロックの一行がＳＡＭ部へ転送され、コラム
アドレスストローブ信号／ＣＡＳが“Ｈ”から“Ｌ”に
変化したとき、シリアルメモリの読み出しスタート番地
(SAM TAP ADDRESS) を指定する。これによりＲＡＭ部の
Ｂブロックから転送されたデータは、スタート番地のデ
ータから順にシリアル出力ピンＳＩＯより出力される。
【００１４】このように、本実施例ではＲＡＭ部のメモ
リアレイをそれぞれ８本のランダム入出力ピンを有する
２つのブロックに分割し、各メモリブロックのデータ入
出力ピンに対応する８本のデータ出力ピンを有するＳＡ
Ｍ部と、各メモリブロックとＳＡＭ部との間のデータ転
送を制御する制御手段とを備えた構成としたから、ＲＡ
Ｍ部に複数画面分のデータを入力することができ、コス
ト高を招くことなく、複数の画面の画像処理を高速に行
なうことができる。
リアレイをそれぞれ８本のランダム入出力ピンを有する
２つのブロックに分割し、各メモリブロックのデータ入
出力ピンに対応する８本のデータ出力ピンを有するＳＡ
Ｍ部と、各メモリブロックとＳＡＭ部との間のデータ転
送を制御する制御手段とを備えた構成としたから、ＲＡ
Ｍ部に複数画面分のデータを入力することができ、コス
ト高を招くことなく、複数の画面の画像処理を高速に行
なうことができる。
【００１５】なお、上記実施例ではＡブロックとＢブロ
ックとの切り換えを、シリアルイネーブル信号／ＳＥが
“Ｌ”であるか“Ｈ”であるかで切り換えるようにした
が、他の信号で切り換えるようにしてもよい。
ックとの切り換えを、シリアルイネーブル信号／ＳＥが
“Ｌ”であるか“Ｈ”であるかで切り換えるようにした
が、他の信号で切り換えるようにしてもよい。
【００１６】また、上記実施例では、Ａ，Ｂの両方のブ
ロックに画像データを入力した後にＲＡＭ部のデータを
ＳＡＭ部に転送して処理を行なうものについて説明した
が、Ａブロックのみに１画面分のデータ入力をした後す
ぐにＡブロックに入力した画像データの処理を開始し、
そのシリアル読み出しの動作の最中にＢブロックに他の
１画面分のデータ入力を行なうようにしてもよく、この
ように動作させることにより、画像処理の開始時間をさ
らに短縮することができる。
ロックに画像データを入力した後にＲＡＭ部のデータを
ＳＡＭ部に転送して処理を行なうものについて説明した
が、Ａブロックのみに１画面分のデータ入力をした後す
ぐにＡブロックに入力した画像データの処理を開始し、
そのシリアル読み出しの動作の最中にＢブロックに他の
１画面分のデータ入力を行なうようにしてもよく、この
ように動作させることにより、画像処理の開始時間をさ
らに短縮することができる。
【００１７】また、上記実施例ではＲＡＭ部を２つのブ
ロックに分けたものについて説明したが、例えば、ラン
ダム入出力ポートを上記実施例と同様１６本設ける場
合、各々４本のランダム入出力ポートを有する４つのブ
ロックに分ければ、４画面分の画像データを入力するこ
とも可能であり、複数の画面についての画像処理時間を
さらに短縮することができる。また、上記実施例ではメ
モリアレイの容量が１Ｍ程度のものを想定しているが、
容量がさらに大きいものであれば、メモリアレイをさら
に多数のブロックに分割することも可能であり、さらに
多画面を一度に入力することができるので、本発明の効
果はより顕著なものとなる。
ロックに分けたものについて説明したが、例えば、ラン
ダム入出力ポートを上記実施例と同様１６本設ける場
合、各々４本のランダム入出力ポートを有する４つのブ
ロックに分ければ、４画面分の画像データを入力するこ
とも可能であり、複数の画面についての画像処理時間を
さらに短縮することができる。また、上記実施例ではメ
モリアレイの容量が１Ｍ程度のものを想定しているが、
容量がさらに大きいものであれば、メモリアレイをさら
に多数のブロックに分割することも可能であり、さらに
多画面を一度に入力することができるので、本発明の効
果はより顕著なものとなる。
【００１８】
【発明の効果】以上のように、この発明によれば、ＲＡ
Ｍ部のメモリアレイをそれぞれｎ本のランダム入出力ピ
ンを有する複数のブロックに分割し、各メモリブロック
のデータ入出力ピンに対応するｎ本のデータ出力ピンを
有するＳＡＭ部と、各メモリブロックとＳＡＭ部との間
のデータ転送を制御する制御手段とを備えた構成とした
から、ＲＡＭ部に複数画面分のデータを入力することが
でき、コスト高を招くことなく、複数の画面の画像処理
を高速に行なうことができる効果がある。
Ｍ部のメモリアレイをそれぞれｎ本のランダム入出力ピ
ンを有する複数のブロックに分割し、各メモリブロック
のデータ入出力ピンに対応するｎ本のデータ出力ピンを
有するＳＡＭ部と、各メモリブロックとＳＡＭ部との間
のデータ転送を制御する制御手段とを備えた構成とした
から、ＲＡＭ部に複数画面分のデータを入力することが
でき、コスト高を招くことなく、複数の画面の画像処理
を高速に行なうことができる効果がある。
【図１】この発明の一実施例による半導体メモリ装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の実施例におけるＲＡＭ部のＡブロックか
らＳＡＭ部へのデータ転送のタイミングを示す図であ
る。
らＳＡＭ部へのデータ転送のタイミングを示す図であ
る。
【図３】図１の実施例におけるＲＡＭ部のＢブロックか
らＳＡＭ部への転送のタイミングを示す図である。
らＳＡＭ部への転送のタイミングを示す図である。
【図４】従来の半導体メモリ装置の構成を示すブロック
図である。
図である。
【図５】従来の半導体メモリ装置の全体構成を示すブロ
ック図である。
ック図である。
【図６】従来の半導体メモリ装置のＲＡＭ部からＳＡＭ
部へのデータ転送のタイミングを示す図である。
部へのデータ転送のタイミングを示す図である。
ＲＡＭ（Ａ） ＲＡＭのＡブロック ＲＡＭ（Ｂ） ＲＡＭのＢブロック ＳＷ スイッチ ／ＲＡＳ 行アドレスストローブ信号 ／ＣＡＳ コラムアドレスストローブ信号 ／ＷＢ／／ＷＥ ライトパービット，ライトイネーブル
信号 ／ＤＴ／／ＯＥ データ転送，出力イネーブル信号 ＳＣ シリアルクロック ／ＳＥ シリアルイネーブル信号 ＤＳＦ 特殊ファンクション信号 Ａ0 〜Ａ8 アドレス入力信号 ＷＩＯ ランダム入出力ポート ＳＩＯ シリアル入出力ポート
信号 ／ＤＴ／／ＯＥ データ転送，出力イネーブル信号 ＳＣ シリアルクロック ／ＳＥ シリアルイネーブル信号 ＤＳＦ 特殊ファンクション信号 Ａ0 〜Ａ8 アドレス入力信号 ＷＩＯ ランダム入出力ポート ＳＩＯ シリアル入出力ポート
Claims (3)
- 【請求項１】 記憶情報をランダムにアクセス可能な第
１のメモリと、記憶情報をシリアルに読み出し可能な第
２のメモリとを有し、上記メモリ間でデータの転送が可
能な半導体メモリ装置において、 上記第１のメモリは、それぞれｎ本のデータ入出力ピン
を有する複数のメモリブロックを備え、 上記第２のメモリは、上記各メモリブロックのデータ入
出力ピンに対応するｎ本のデータ出力ピンを備え、 上記第１のメモリの各メモリブロックと第２のメモリと
の間のデータ転送を制御する制御手段を備えたことを特
徴とする半導体メモリ装置。 - 【請求項２】 上記第１のメモリはそれぞれｎ本のラン
ダム入出力ピンを有する２つのメモリブロックに分割さ
れており、シリアル出力ピンの数がランダム入出力ピン
の数の半分であることを特徴とする請求項１記載の半導
体メモリ装置。 - 【請求項３】 上記２つのメモリブロックのいずれのデ
ータが第２のメモリへ転送されるかを、転送サイクルの
シリアルイネーブル信号によって制御することを特徴と
する請求項２記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174836A JPH05342857A (ja) | 1992-06-08 | 1992-06-08 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174836A JPH05342857A (ja) | 1992-06-08 | 1992-06-08 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342857A true JPH05342857A (ja) | 1993-12-24 |
Family
ID=15985508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174836A Pending JPH05342857A (ja) | 1992-06-08 | 1992-06-08 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342857A (ja) |
-
1992
- 1992-06-08 JP JP4174836A patent/JPH05342857A/ja active Pending
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