JPH09212638A - 画像データ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 データのアクセス方式や転送速度の異なるデ
ータバス間でのデータ転送において、高速、且つ、柔軟
にデータを転送する。 【解決手段】 画像データ記憶手段２１を複数の画像デ
ータ記憶部２２〜２５により構成し、これら各画像デー
タ記憶部２２〜２５の各シリアルデータ入出力端子２２
ａ〜２５ａをデータビット幅が８ビット幅の画像データ
バス２６のバスポート２６ａに共通に接続し、各パラレ
ルデータ入出力端子２２ｂ〜２５ｂをデータビット幅が
３２ビット幅のＣＰＵデータバス２７の各バスポート２
７ａ〜２７ｄに独立のライン構成で接続する。画像デー
タ記憶手段２１とＣＰＵデータバス２７との間では、１
回のアクセスに対して３２ビット単位で画像データを転
送することができ、処理能力の向上を図ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データバスと
ＣＰＵデータバスとの間に設けられ、これらの間で画像
データを授受する画像データ転送装置に関する。

【０００２】

【従来の技術】従来より、例えば自動機やロボットなど
を用いた自動生産ラインにおいては、次々に供給される
ワークや部品を高速、且つ、精密に処理することが要求
されているため、精密な位置合わせをすることを目的と
して、画像処理装置や視覚認識装置が搭載されている。
そして、画像処理装置や視覚認識装置は、リアルタイム
で画像デ−タを処理することが要求されており、即ち、
多量のデータを高速で処理するために、ＣＰＵでソフト
ウェアによる処理を行い、そのソフトウェアによる処理
では間に合わない処理をハードウェアで行う構成とされ
ている。

【０００３】例えば、フィルタなど画質改善の前処理で
は、処理機能ごとにハードウェアを分割し、それらハー
ドウェアをパイプライン状に画像データバスに接続する
構成として、画像データを、画像データバスを介してハ
ードウェアに入出力することで処理を行っている。そし
て、この場合の画像データの転送、即ち、画像データバ
スにおけるデータ転送は、高速性を維持するために、ク
ロック信号に同期してデータを転送する同期方式で行わ
れているのが一般的である。

【０００４】図７は、その同期方式の転送動作の一例を
示すもので、画像データは、画像データバスシリアルク
ロック（図７（ａ）参照）の立上りタイミングに同期し
て画像データバス（同図（ｂ）参照）に入出力されてお
り、データの始まりから終わりまで連続してアクセスさ
れている。

【０００５】一方、ＣＰＵと、その周辺回路（主記憶装
置、入出力制御装置など）との間のデータ転送、即ち、
ＣＰＵデータバスにおけるデータ転送は、各デバイスの
アクセスタイムが異なる場合が多いので、接続の柔軟性
を持たせるために非同期方式で行われているのが一般的
である。

【０００６】図８は、その非同期方式の転送動作の一例
を示すもので、ＣＰＵデータバス（図８（ａ）参照）に
画像データが入力されると、ストローブ信号（同図
（ｂ）参照）がハイレベルからロウレベルに立下がるこ
とに基づいて、ＣＰＵデータバスから画像データが出力
される。そして、画像データが出力された後、アクノリ
ッジ信号（同図（ｃ）参照）がハイレベルからロウレベ
ルに立下がることによりアクセスが完了される。

【０００７】ところで、上記の画像データバスとＣＰＵ
データバスとの間で画像データを転送するときには、そ
れらのデータバスのデータアクセスの方式（同期方式或
いは非同期方式）や転送速度が異なるために、記憶手段
を介して行われるのが一般的であり、その記憶手段には
ＦＩＦＯ（First In First Out）メモリやフレームメモ
リなどが使用されている。図９及び図１０には、それら
ＦＩＦＯメモリやフレームメモリを適用した画像データ
転送装置について示しており、以下、それらについて説
明する。

【０００８】図９は、記憶手段としてＦＩＦＯメモリを
使用した画像データ転送装置の構成を示している。ＦＩ
ＦＯメモリ１のデータ入力端子（ＩＮ）は、バッファ２
及び３を介して画像データバス４及びＣＰＵデータバス
５に接続されており、データ出力端子（ＯＵＴ）は、バ
ッファ６及び７を介して画像データバス４及びＣＰＵデ
ータバス５に接続されている。尚、データ入力端子とデ
ータ出力端子のデータビット幅は、互いに等しいデータ
ビット幅に設定されている。

【０００９】また、ＦＩＦＯメモリ１の入力クロック端
子（ＩＮ ＣＬＫ）には制御手段８から入力クロックＣ
１が入力され、出力クロック端子（ＯＵＴ ＣＬＫ）に
は出力クロックＣ２が入力されるようになっており、Ｆ
ＩＦＯメモリ１は、これら入力クロックＣ１或いは出力
クロックＣ２に同期して、画像データバス４及びＣＰＵ
データバス５との間で画像データの入出力を行うように
構成されている。

【００１０】そして、制御手段８にはＦＩＦＯメモリ１
と画像データバス４との間の画像データ転送用として、
画像データバスシリアルクロック端子９が接続されてお
り、また、ＦＩＦＯメモリ１とＣＰＵデータバス５との
間の画像データ転送用として、ストローブ信号端子１
０、リードライト信号端子１１、ＣＰＵアドレスバス端
子１２、アクノリッジ信号端子１３が接続されている。

【００１１】上記構成のものにおいて、画像データバス
４からＣＰＵデータバス５へ画像データを転送する場合
について説明する。画像データバス４に画像データが入
力されると、制御手段８により、バッファ２及び７がオ
ン、バッファ３及び６がオフとされる。次いで、画像デ
ータバスシリアルクロック端子９から画像データバスシ
リアルクロックが制御手段８へ出力され、その画像デー
タバスシリアルクロックに同期して、入力クロックＣ１
が制御手段８からＦＩＦＯメモリ１へ出力される。そし
て、その入力クロックＣ１に同期して、画像データバス
４の画像データがバッファ２を介してＦＩＦＯメモリ１
へ転送される。

【００１２】次いで、ＦＩＦＯメモリ１に画像データが
転送されたことを受けて、ストローブ信号端子１０から
制御手段８へ出力されているストローブ信号が、ハイレ
ベルからロウレベルに立下がり、それに基づいて出力ク
ロックＣ２がＦＩＦＯメモリ１へ出力される。そして、
その出力クロックＣ２に同期して、ＦＩＦＯメモリ１の
画像データがバッファ７を介してＣＰＵデータバス５へ
転送される。このようにして、画像データは、画像デー
タバス４からＣＰＵデータバス５へ転送されるものであ
る。

【００１３】逆に、ＣＰＵデータバス５から画像データ
バス４へ画像データを転送するときは、ＣＰＵデータバ
ス５に画像データが入力されると、制御手段８により、
バッファ３及び６がオン、バッファ２及び７がオフとさ
れる。次いで、ストローブ信号端子１０から出力されて
いるストローブ信号がハイレベルからロウレベルに立下
がり、それに基づいて入力クロックＣ１がＦＩＦＯメモ
リ１へ出力される。そして、その入力クロックＣ１に同
期して、ＣＰＵデータバス５の画像データがバッファ３
を介してＦＩＦＯメモリ１へ転送される。

【００１４】次いで、ＦＩＦＯメモリ１に画像データが
転送されたことを受けて、画像データバスシリアルクロ
ック端子９から制御手段８へ出力されている画像データ
バスシリアルクロックに同期して、出力クロックＣ２が
ＦＩＦＯメモリ１へ出力される。そして、その出力クロ
ックＣ２に同期して、ＦＩＦＯメモリ１の画像データが
バッファ６を介して画像データバス４へ転送される。こ
のようにして、画像データは、ＣＰＵデータバス５から
画像データバス４へ転送されるものである。

【００１５】また、図１０には記憶手段としてフレーム
メモリを使用した画像データ転送装置の構成を示してい
る。フレームメモリ１４のデータ入出力端子（Ｄ）は、
バッファ１５及び１６を介して画像データバス４及びＣ
ＰＵデータバス５に接続されており、また、リードライ
ト端子（Ｒ／Ｗ）及びアドレス端子（Ａ）は、制御手段
１７に接続されている。尚、図１０において、各端子９
〜１３は、図９に示すそれらと同一のものである。

【００１６】上記構成のものにおいて、画像データバス
４からＣＰＵデータバス５へ画像データを転送するとき
には、まず、制御手段１７により、バッファ１５がオ
ン、バッファ１６がオフとされ、画像データバス４の画
像データがバッファ１５を介してフレームメモリ１４へ
転送される。次いで、バッファ１５がオフ、バッファ１
６がオンとされ、フレームメモリ１４の画像データがバ
ッファ１６を介してＣＰＵデータバス５へ転送される。

【００１７】逆に、ＣＰＵデータバス５から画像データ
バス４へ画像データを転送するときには、まず、制御手
段１７により、バッファ１６がオン、バッファ１５がオ
フとされ、ＣＰＵデータバス５の画像データがバッファ
１６を介してフレームメモリ１４へ転送される。次い
で、バッファ１６がオフ、バッファ１５がオンとされ、
フレームメモリ１４の画像データがバッファ１５を介し
て画像データバス４へ転送される。

【００１８】ところで、画像データバス４は、それに入
出力される画像データの濃淡の階調が２５６階調程度で
あるため、そのデータビット幅が８ビット幅に構成され
ているのが一般的である。一方、ＣＰＵデータバス５の
データビット幅は、ＣＰＵの処理能力によるもので、近
年では、高速処理に対する要求が大きいことから、３２
ビット幅のものが一般的である。したがって、上述した
構成では、ＦＩＦＯメモリ１或いはフレームメモリ１４
は、データビット幅が互いに異なるデータバスの間に設
けられていることになる。

【００１９】

【発明が解決しようとする課題】しかしながら、上述の
ような、データビット幅が互いに異なるデータバスの間
にＦＩＦＯメモリ１或いはフレームメモリ１４を設ける
構成、即ち、データビット幅が８ビット幅の画像データ
バス４とデータビット幅が３２ビット幅のＣＰＵデータ
バス５との間の記憶手段として、ＦＩＦＯメモリ１或い
はフレームメモリ１４を設ける構成では、以下に示すよ
うな問題点があった。

【００２０】即ち、画像データバス４のデータビット幅
は８ビット幅であるので、画像データバス４とＦＩＦＯ
メモリ１或いはフレームメモリ１４との間で転送される
画像データは８ビット単位となる。ところが、ＦＩＦＯ
メモリ１では、上述したように、データ入力端子とデー
タ出力端子のデータビット幅が等しく設定されているの
で、ＣＰＵデータバス５のデータビット幅が３２ビット
幅であるにもかかわらず、ＣＰＵデータバス５とＦＩＦ
Ｏメモリ１との間で転送される画像データも、８ビット
単位となる。

【００２１】また、フレームメモリ１４についても、デ
ータが入力される入力端子とデータが出力される出力端
子とがデータ入出力端子として共有されている構成であ
るので、ＣＰＵデータバス５とフレームメモリ１４との
間で転送される画像データも、８ビット単位となる。

【００２２】したがって、画像データを、データビット
幅が３２ビット幅のＣＰＵデータバス５に１回アクセス
するのに、ＣＰＵデータバス５とＦＩＦＯメモリ１或い
はフレームメモリ１４との間では画像データの転送を４
回行わなければならず、そのため、画像データを、画像
データバス４からＣＰＵデータバス５へ転送する転送時
間或いはＣＰＵデータバス５から画像データバス４へ転
送する転送時間が長くなり、そのために、ＣＰＵの処理
能力が低下することになる。

【００２３】また、ＦＩＦＯメモリ１を適用した画像デ
ータ転送装置においては、ＦＩＦＯメモリ１に入力され
た画像データが、その入力された順番と同じ順番で出力
されるので、ＦＩＦＯメモリ１に格納されている画像デ
ータに対してランダムにアクセスすることができない。
また、ＦＩＦＯメモリ１に格納された画像データは、一
旦出力されると、その画像データはＦＩＦＯメモリ１に
は保持されない。

【００２４】さらに、フレームメモリ１４を使用した画
像データ転送装置においては、画像データバス４とフレ
ームメモリ１４との間のデータ転送動作と、ＣＰＵデー
タバス５とフレームメモリ１４との間のデータ転送動作
とを同時に行うことができない。

【００２５】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、データのアクセス方式や転送速度
の異なるデータバス間でのデータ転送において、高速、
且つ、柔軟にデータを転送することができ、それに伴っ
て、処理能力の向上及び利便性の向上を図り得る画像デ
ータ転送装置を提供することにある。

【００２６】

【課題を解決するための手段】本発明の画像データ転送
装置は、画像データバスとＣＰＵデータバスとの間に設
けられ、当該画像データバスとの間で画像データバスシ
リアルクロックに基づいて画像データを授受すると共
に、当該ＣＰＵデータバスとの間でストローブ信号及び
アクノリッジ信号に基づいて画像データを授受する画像
データ転送装置において、複数の画像データ記憶部から
なり、これら各画像データ記憶部の前記画像データバス
側の各ポートが当該画像データバスの各ラインに対して
共通に接続されてなる第１のポートならびに前記各画像
データ記憶部の前記ＣＰＵデータバス側の各ポートが当
該ＣＰＵデータバスの互いに異なるラインに分配され且
つ接続されてなる第２のポートとを有する画像データ記
憶手段と、前記第１のポートを通じて前記画像データバ
スとの間で行われ前記各画像データ記憶部を巡回的に切
り替えることにより当該各画像データ記憶部に対して順
次画像データを授受する第１の画像データ授受動作なら
びに前記第２のポートを通じて前記ＣＰＵデータバスと
の間で行われ全ての当該各画像データ記憶部に対して同
時に画像データを授受する第２の画像データ授受動作を
行わせる制御手段とを備えてなるところに特徴を有す
る。

【００２７】上記構成の画像データ転送装置によれば、
第１のポートを通じて行われる第１の画像データ授受動
作は、各画像データ記憶部を巡回的に切り替えることに
より、各画像データ記憶部に対して順次画像データが授
受され、第２のポートを通じて行われる第２の画像デー
タ授受動作は、全ての画像データ記憶部に対して同時に
の画像データが授受される。

【００２８】このとき、１回のＣＰＵデータバスのアク
セスに対して、画像データ記憶手段とＣＰＵデータバス
との間ではＣＰＵデータバスのデータビット幅と等しい
データビット幅の画像データが一度に転送されるので、
画像データバスとＣＰＵデータバスとの間で画像データ
を高速に転送することができ、これにより、処理能力の
向上を図ることができる。また、この場合、画像データ
記憶部では、従来のＦＩＦＯメモリとは異なり、画像デ
ータを保持することができる。

【００２９】また、画像データバスから画像データ記憶
部への画像データ転送動作と画像データ記憶部からＣＰ
Ｕデータバスへの画像データ転送動作とを所定時間にわ
たり同時に且つ独立して行われるようにし、さらに、Ｃ
ＰＵデータバスから画像データ記憶部への画像データ転
送動作と画像データ記憶部から画像データバスへの画像
データ転送動作も所定時間にわたり同時に且つ独立して
行われるようにすることにより、ＦＩＦＯメモリ或いは
フレームメモリを記憶手段として適用した従来のものと
は異なり、比較的ランダムにアクセスすることができる
など画像データを柔軟に転送することができ、利便性の
向上を図ることができる。

【００３０】

【発明の実施の形態】以下、本発明の一実施例につい
て、図１乃至図６を参照しながら説明する。まず、全体
構成を示す図１において、画像データ記憶手段２１は、
画像データ記憶部２２〜２５が並列に構成されてなるも
ので、各画像データ記憶部２２〜２５の各シリアルデー
タ入出力端子（ＳＤ１〜４）２２ａ〜２５ａは、夫々、
データビット幅が８ビットに構成され、共通に接続され
てデータビット幅が８ビット（１バイト）幅の画像デー
タバス２６のバスポート２６ａに接続されている。これ
により、シリアルデータ入出力端子２２ａ〜２５ａは、
画像データバス２６の各ラインに共通接続された構成と
なる。

【００３１】一方、各パラレルデータ入出力端子（ＰＤ
１〜４）２２ｂ〜２５ｂは、夫々、データビット幅が８
ビットに構成され、データビット幅が３２ビット（４バ
イト）幅のＣＰＵデータバス２７の１バイトに対応した
各バスポート２７ａ〜２７ｄに対して独立に接続されて
いる。これにより、パラレルデータ入出力端子２２ｂ〜
２５ｂは、ＣＰＵデータバス２７の各ラインに分配され
且つ接続された構成となる。尚、各シリアルデータ入出
力端子２２ａ〜２５ａにより本発明でいう第１のポート
が構成され、各パラレルデータ入出力端子２２ｂ〜２５
ｂにより本発明でいう第２のポートが構成されている。

【００３２】また、画像データ記憶部２２〜２５の各制
御端子（Ｃ１〜４）は、制御信号線２８により共通に接
続されて制御手段３０に接続されており、各記憶手段ア
ドレスバス端子（Ａ１〜４）は、記憶手段アドレスバス
２９により共通に接続されて制御手段３０に接続されて
いる。さらに、各シリアルクロック信号端子（ＳＣＬＫ
１〜４）は、シリアルクロック信号線３１〜３４により
独立のライン構成で制御手段３０に接続されている。

【００３３】制御手段３０には、画像データ記憶手段２
１と画像データバス２６との間の画像データ転送用とし
て画像データバスシリアルクロック端子３５及び画像デ
ータバス制御信号端子３６が接続されており、画像デー
タ記憶手段２１と画像データバス２６との間では、画像
データバスシリアルクロックＳ５に基づいて同期方式で
画像データが授受されるようになっている。

【００３４】また、制御手段３０には、画像データ記憶
手段２１とＣＰＵデータバス２７との間の画像データ転
送用としてストローブ信号端子３７、リードライト信号
端子３８、ＣＰＵアドレスバス端子３９、アクノリッジ
信号端子４０及び制御データバス端子４１が接続されて
おり、画像データ記憶手段２１とＣＰＵデータバス２７
との間では、ストローブ信号Ｓ６及びアクノリッジ信号
Ｓ７に基づいて非同期方式で画像データが授受されるよ
うになっている。

【００３５】さて、次に、上述した画像データ記憶部２
２〜２５の内部構成について説明するが、それら画像デ
ータ記憶部２２〜２５は、いずれも同じ構成のものであ
るので、そのうちの１つの画像データ記憶部２２につい
て、図２を参照しながら説明する。

【００３６】まず、画像データ記憶部２２は、主に、画
像データを記憶するダイナミックＲＡＭからなるセルア
レイ４２と、セルアレイ４２の任意の１列分の画像デー
タを記憶するスタティックＲＡＭからなるシリアルアク
セスメモリ４３とから構成されている。

【００３７】セルアレイ４２は、５１２×５１２ビット
の記憶素子を８個備えた構成をなすもので、その列アド
レスはカラムアドレスバッファ４４を介してカラムデコ
ーダ４５に設定され、行アドレスはローアドレスバッフ
ァ４６を介してローデコーダ４７に設定される。

【００３８】シリアルアクセスメモリ４３は、５１２×
１ビットの記憶素子を８個備えた構成をなすもので、そ
の列アドレスは、カラムアドレスバッファ４４を介して
シリアルアドレスカウンタ４８に設定されたアドレスが
シリアルクロック信号線３１を通して入力されるシリア
ルクロックＳ１によりカウントされるのを受けて設定さ
れる。

【００３９】シリアルセレクタ４９は、シリアルアドレ
スカウンタ４８に設定された列アドレスに基づいてシリ
アルアクセスメモリ４３に入出力するデータを選択す
る。

【００４０】尚、図示しないが、同様にして、画像デー
タ記憶部２３のシリアルアドレスカウンタにはシリアル
クロック信号線３２を通してシリアルクロックＳ２が入
力され、画像データ記憶部２４のシリアルアドレスカウ
ンタにはシリアルクロック信号線３３を通してシリアル
クロックＳ３が入力され、さらに、画像データ記憶部２
５のシリアルアドレスカウンタにはシリアルクロック信
号線３４を通してシリアルクロックＳ４が入力されるよ
うに構成されている。

【００４１】ここで、画像データは、８ビット（１バイ
ト）単位で転送されるので、上記のセルアレイ４２、シ
リアルアクセスメモリ４３、カラムデコーダ４５及びシ
リアルセレクタ４９は、図２に示すように、８ビットで
構成されている。

【００４２】また、画像データ記憶部２２の画像データ
バス２６側にはシリアル入出力バッファ５０が設けられ
ていると共に、ＣＰＵデータバス２７側には入出力バッ
ファ５１が設けられている。これにより、画像データバ
ス２６とシリアルアクセスメモリ４３との間ではシリア
ル入出力バッファ５０を介して画像データが転送され、
ＣＰＵデータバス２７とセルアレイ４２との間では入出
力バッファ５１を介して画像データが転送されるように
構成されている。

【００４３】また、セルアレイ４２はダイナミック動作
するため、リフレッシュカウンタ５２によりリフレッシ
ュ動作が行われ、それにより、画像データが格納された
後も保持されるようになっている。

【００４４】次に、上記構成の画像データ記憶部２２の
内部における画像データの転送動作について、図３も参
照しながら説明する。画像データ記憶部２２における画
像データの転送は、大別すると３段階の転送動作からな
るもので、それらは、画像データバス２６とシリアルア
クセスメモリ４３との間のデータ転送、シリアルアクセ
スメモリ４３とセルアレイ４２との間のデータ転送及び
ＣＰＵデータバス２７とセルアレイ４２との間のデータ
転送である。尚、ここで、画像データバス２６とシリア
ルアクセスメモリ４３との間で同期方式で行われる画像
データ転送が本発明でいう第１の画像データ授受動作で
あり、ＣＰＵデータバス２７とセルアレイ４２との間で
非同期方式で行われる画像データ転送が本発明でいう第
２の画像データ授受動作である。

【００４５】そして、それらは画像データが転送される
方向によってさらに細分化され、それらは、画像データ
バス２６からシリアルアクセスメモリ４３へのデータ転
送は「シリアルライト」、シリアルアクセスメモリ４３
から画像データバス２６へのデータ転送は「シリアルリ
ード」、シリアルアクセスメモリ４３からセルアレイ４
２へのデータ転送は「ライト転送」、セルアレイ４２か
らシリアルアクセスメモリ４３へのデータ転送は「リー
ド転送」、セルアレイ４２４２からＣＰＵデータバス２
７へのデータ転送は「リード」、ＣＰＵデータバス２７
からセルアレイ４２へのデータ転送は「ライト」とされ
ている。

【００４６】つまり、図３に示すように、画像データバ
ス２６からＣＰＵデータバス２７へ画像データが転送さ
れるときには、「シリアルライト」、「ライト転送」、
「リード」の順序にしたがって転送動作が実行され、Ｃ
ＰＵデータバス２７から画像データバス２６へ画像デー
タが転送されるときには、「ライト」、「リード転
送」、「シリアルリード」の順序にしたがって転送動作
が実行されるようになっている。

【００４７】さて、これまでは画像データ記憶部２２に
ついて説明してきたが、次に、これら画像データ記憶部
２２〜２５が並列に構成されてなる画像データ記憶手段
２１における画像データの転送動作について説明する。

【００４８】最初に、画像データバス２６からＣＰＵデ
ータバス２７に画像データを転送する場合について、図
４を参照しながら「シリアルライト」、「ライト転
送」、「リード」の順序にしたがって説明する。尚、画
像データバスシリアルクロックＳ５及びシリアルクロッ
クＳ１〜４は、信号の立上りに同期してデータが入出力
され、ストローブ信号Ｓ６及びアクノリッジ信号Ｓ７
は、ロウレベルで有効となるものである。また、画像デ
ータは、便宜上、「００」、「０１」、…、「０Ｆ」と
して示しており、夫々、８ビット単位であるものとす
る。

【００４９】［シリアルライト］まず、時刻ｔ＝１に
て、画像データバス２６（図４（ｆ）参照）に画像デー
タバスシリアルクロックＳ５（同図（ｅ）参照）に同期
して画像データ「００」が入力されると、ｔ＝２にて、
シリアルクロックＳ１（同図（ｄ）参照）が、制御手段
３０からシリアルクロック信号線３１を通して画像デー
タ記憶部２２のシリアルアドレスカウンタ４８へ出力さ
れる。

【００５０】そして、シリアルアドレスカウンタ４８が
シリアルクロックＳ１をカウントしたことを受けて、シ
リアルセレクタ４９によりシリアルアクセスメモリ４３
の転送先アドレスが設定され、その転送先アドレスに画
像データ「００」が格納される。

【００５１】同様にして、ｔ＝３にて、画像データバス
２６に入力された画像データ「０１」は、ｔ＝４にて、
シリアルクロックＳ２（同図（ｃ）参照）が画像データ
記憶手段２３へ出力されたことを受けて、画像データ記
憶部２３のシリアルアクセスメモリ４３に格納される。

【００５２】また、ｔ＝５にて、画像データバス２６に
入力された画像データ「０２」は、ｔ＝６にて、シリア
ルクロックＳ３（同図（ｂ）参照）が画像データ記憶部
２４へ出力されたことを受けて、画像データ記憶部２４
のシリアルアクセスメモリ４３に格納される。

【００５３】さらに、ｔ＝７にて、画像データバス２６
に入力された画像データ「０３」は、ｔ＝８にて、シリ
アルクロックＳ４（同図（ａ）参照）が画像データ記憶
部２５へ出力されたことを受けて、画像データ記憶部２
５のシリアルアクセスメモリ４３に格納される。

【００５４】そして、同様にして、ｔ＝９〜１７の間
で、画像データ「０４」〜「０７」が、夫々、画像デー
タ記憶部２２〜２５の各シリアルアクセスメモリ４３に
格納される。尚、このとき、画像データ「００」〜「０
７」は夫々８ビット単位で、順次転送されるものであ
る。このようにして、一例として、ｔ＝１〜１７の間で
「シリアルライト」の転送動作がなされ、これら画像デ
ータ「００」〜「０７」は、次に示す「ライト転送」に
より、各画像データ記憶部２２〜２５において、シリア
ルアクセスメモリ４３からセルアレイ４２へ格納され
る。

【００５５】［ライト転送］画像データ記憶部２２〜２
５の各シリアルアクセスメモリ４３に転送された画像デ
ータ「００」〜「０７」は、ｔ＝１７〜２２の間に、転
送ローアドレス信号Ｓ８「０００」（同図（ｇ）参照）
が、記憶手段アドレスバス２９からローアドレスバッフ
ァ４６を介してローデコーダ４７に設定され、転送カラ
ムアドレス信号Ｓ９「０００」（同図（ｈ）参照）が、
記憶手段アドレスバス２９からカラムアドレスバッファ
４４を介してカラムデコーダ４５に設定されたことを受
けて、各セルアレイ４２に格納される。

【００５６】この場合、各セルアレイ４２の転送先アド
レスは、ローデコーダ４７及びカラムデコーダ４５によ
り設定される先頭アドレスにより設定される。このよう
にして、ｔ＝１７〜２２の間で「ライト転送」の転送動
作がなされ、画像データ「００」〜「０７」は、次に示
す「リード」により、各画像データ記憶部２２〜２５の
セルアレイ４２からＣＰＵデータバス２７へ転送され
る。

【００５７】［リード］ｔ＝２２にて、ＣＰＵアドレス
バス端子３９からＣＰＵアドレス信号Ｓ１０「００００
０」（同図（ｋ）参照）が制御手段３０へ出力されたこ
とを受けて、ストローブ信号Ｓ６（同図（ｊ）参照）が
ハイレベルからロウレベルに立下がり、ｔ＝２４にて、
セルアレイ４２のＣＰＵアドレス「０００００」で示す
アドレスに格納されている最初の４バイトの画像データ
「００」〜「０３」が同時にＣＰＵデータバス２７（同
図（ｌ）参照）に転送される。

【００５８】上記転送においては、画像データ「００」
はバスポート２７ａに、「０１」はバスポート２７ｂ
に、「０２」はバスポート２７ｃに、「０３」はバスポ
ート２７ｄに対して同時に出力される。つまり、画像デ
ータ「００」〜「０３」は、夫々８ビット単位の画像デ
ータとして、バスポート２７ａ〜２７ｄに対して同時に
出力されることにより、全体として３２ビットの画像デ
ータとして、ＣＰＵデータバス２７に１回のアクセスで
転送されるものである。

【００５９】次いで、画像データ「００」〜「０３」が
各セルアレイ４２からＣＰＵデータバス２７に出力され
たことを受けて、ｔ＝２５にて、アクノリッジ信号Ｓ７
（同図（ｍ）参照）が、ハイレベルからロウレベルに立
下がり、それを受けて、ｔ＝２７にて、ストローブ信号
がロウレベルからハイレベルに立上がる。そして、ｔ＝
２８にて、アクノリッジ信号がロウレベルからハイレベ
ルに立上がることで、画像データ記憶部２２〜２５の各
セルアレイ４２からＣＰＵデータバス２７への画像デー
タ「００」〜「０３」に関する１回のアクセスである一
連の転送動作が完了する。

【００６０】尚、次の４バイトの画像データ「０４」〜
「０７」は、上記と同様にして、ｔ＝３０〜３６の間
で、ＣＰＵアドレス信号Ｓ１０「００００４」に基づい
て、画像データ記憶部２２〜２５の各セルアレイ４２か
らＣＰＵデータバス２７へ転送される。このようにし
て、ｔ＝２２〜３６の間で「リード」の転送動作がなさ
れる。

【００６１】これら一連の「シリアルライト」、「ライ
ト転送」、「リード」の転送動作により、画像データバ
ス２６からＣＰＵデータバス２７へ画像データ「００」
〜「０７」が転送されるものである。

【００６２】また、上記したように、ｔ＝１７〜２２の
間に、画像データ「００」〜「０７」が画像データ記憶
部２２〜２５の内部で各シリアルアクセスメモリ４３か
ら各セルアレイ４２へ転送されると、各シリアルアクセ
スメモリ４３はアクティブからインアクティブの状態に
なり、次の新たなデータ格納動作を行うことが可能とな
る。即ち、この場合においては、ｔ＝２７〜４３の間
で、次の画像データ「０８」〜「０Ｆ」の「シリアルラ
イト」の転送動作が行われている。このように、あるタ
イミング、この場合、ｔ＝２７〜３６の間では、「リー
ド」と「シリアルライト」の転送動作が同時に行われて
おり、この間では、画像データ記憶手段２１は、画像デ
ータバス２６とＣＰＵデータバス２７の双方から同時に
アクセスされていることになる。

【００６３】次に、ＣＰＵデータバス２７から画像デー
タバス２６に画像データを転送する場合について、図５
を参照しながら「ライト」、「リード転送」、「シリア
ルリード」の順序にしたがって説明する。

【００６４】［ライト］まず、ｔ＝３にて、ＣＰＵアド
レスバス端子３９からＣＰＵアドレス信号Ｓ１０「００
０００」（図５（ｋ）参照）が与えられると、ストロー
ブ信号Ｓ６（同図（ｊ）参照）がハイレベルからロウレ
ベルに立下がり、ＣＰＵデータバス２７（図５（ｌ）参
照）の最初の４バイトの画像データ「００」〜「０３」
が、画像データ記憶部２２〜２５の各セルアレイ４２の
ＣＰＵアドレス信号Ｓ１０「０００００」が示すアドレ
スに同時に格納される。

【００６５】上記転送においては、画像データ「００」
はバスポート２７ａから、「０１」はバスポート２７ｂ
から、「０２」はバスポート２７ｃから、「０３」はバ
スポート２７ｄから同時に出力される。このようにし
て、画像データ「００」〜「０３」は、夫々８ビット単
位の画像データとして、バスポート２７ａ〜２７ｄから
同時に出力されることにより、全体として３２ビットの
画像データとしてＣＰＵデータバス２７から１回のアク
セスで転送されるものである。

【００６６】画像データ「００」〜「０３」がＣＰＵデ
ータバス２７から各セルアレイ４２に格納されたことを
受けて、ｔ＝６にて、アクノリッジ信号Ｓ７（同図
（ｍ）参照）が、ハイレベルからロウレベルに立下が
り、それを受けて、ｔ＝８にて、ストローブ信号がロウ
レベルからハイレベルに立上がる。そして、ｔ＝９に
て、アクノリッジ信号がロウレベルからハイレベルに立
上がることで、ＣＰＵデータバス２７から画像データ記
憶部２２〜２５の各セルアレイ４２への画像データ「０
０」〜「０３」に関する一連の転送動作が完了する。

【００６７】尚、次の４バイトの画像データ「０４」〜
「０７」は、上記と同様にして、ｔ＝１１〜１７の間
で、ＣＰＵアドレス信号Ｓ１０「００００４」に基づい
て、ＣＰＵデータバス２７から画像データ記憶部２２〜
２５の各セルアレイ４２に格納される。このようにし
て、ｔ＝３〜１７の間で「ライト」の転送動作がなさ
れ、これら画像データ「００」〜「０７」は、次に示す
「リード転送」により、各画像データ記憶部２２〜２５
において、セルアレイ４２からシリアルアクセスメモリ
４３へ転送される。

【００６８】［リード転送］画像データ記憶部２２〜２
５の各セルアレイ４２に格納された画像データ「００」
〜「０７」は、ｔ＝１７〜２３の間に、転送ローアドレ
ス信号Ｓ８「０００」（同図（ｇ）参照）がローアドレ
スバッファ４６を介してローデコーダ４７に設定され、
転送カラムアドレス信号Ｓ９「０００」（同図（ｈ）参
照）がカラムアドレスバッファ４４を介してカラムデコ
ーダ４５に設定されたことを受けて、各シリアルアクセ
スメモリ４３に格納される。このようにして、ｔ＝１７
〜２３の間で「リード転送」の転送動作がなされ、画像
データ「００」〜「０７」は、次に示す「シリアルリー
ド」により、各画像データ記憶部２２〜２５のシリアル
アクセスメモリ４３から画像データバス２６へ転送され
る。

【００６９】［シリアルリード］ｔ＝２３にて、画像デ
ータバスシリアルクロックＳ５（同図（ｅ）参照）に同
期してｔ＝２４にて、シリアルクロックＳ１（同図
（ｄ）参照）がシリアルクロック信号線３１を通して画
像データ記憶部２２のシリアルアドレスカウンタ４８に
出力される。

【００７０】そして、シリアルアドレスカウンタ４８に
シリアルクロックＳ１が入力されたことを受けて、シリ
アルセレクタ４９によりシリアルアクセスメモリ４３か
ら転送される画像データが選択される。そして、その選
択された画像データ、この場合は画像データ「００」が
画像データ記憶部２２のシリアルアクセスメモリ４３か
ら画像データバス２６（同図（ｆ）参照）に転送され
る。

【００７１】同様にして、ｔ＝２６にて、シリアルクロ
ックＳ２（同図（ｃ）参照）がシリアルクロック信号線
３２を通して画像データ記憶部２３のシリアルアドレス
カウンタに入力されたことを受けて、画像データ「０
１」が画像データ記憶部２３のシリアルアクセスメモリ
４３から画像データバス２６に転送される。

【００７２】また、ｔ＝２８にて、シリアルクロックＳ
３（同図（ｂ）参照）がシリアルクロック信号線３３を
通して画像データ記憶部２４のシリアルアドレスカウン
タに入力されたことを受けて、画像データ「０２」が画
像データ記憶部２４のシリアルアクセスメモリ４３から
画像データバス２６に転送される。

【００７３】さらに、ｔ＝３０にて、シリアルクロック
Ｓ４（同図（ａ）参照）がシリアルクロック信号線３４
を通して画像データ記憶部２５のシリアルアドレスカウ
ンタに入力されたことを受けて、画像データ「０３」が
画像データ記憶部２５のシリアルアクセスメモリ４３か
ら画像データバス２６に転送される。

【００７４】そして、同様にして、ｔ＝３１〜３９の間
で、画像データ「０４」〜「０７」が、画像データ記憶
部２２〜２５の各シリアルアクセスメモリ４３から画像
データバス２６へ転送される。尚、このときも、画像デ
ータ「００」〜「０７」は夫々８ビット単位で転送され
るものである。このようにして、ｔ＝２３〜３９の間で
「シリアルリード」の転送動作がなされる。

【００７５】これら一連の「ライト」、「リード転
送」、「シリアルリード」の転送動作により、ＣＰＵデ
ータバス２７から画像データバス２６へ画像データ「０
０」〜「０７」が転送されるものである。

【００７６】また、上記したように、ｔ＝１７〜２３の
間に、画像データ「００」〜「０７」が画像データ記憶
部２２〜２５の内部で各セルアレイ４２から各シリアル
アクセスメモリ４３へ転送されると、次の新たなデータ
格納動作を行うことが可能となる。即ち、この場合にお
いては、ｔ＝２５〜３９の間で、次の画像データ「０
８」〜「０Ｆ」の「ライト」の転送動作が行われてい
る。即ち、この場合でも、あるタイミング、この場合、
ｔ＝２５〜３９の間で、「シリアルリード」と「ライ
ト」の転送動作が同時に行われており、画像データ記憶
手段２１は、画像データバス２６とＣＰＵデータバス２
７の双方から同時にアクセスされていることになる。

【００７７】また、画像データ記憶部２２〜２５の各セ
ルアレイ４２の記憶領域は、例えば画像フレームの大き
さ、ソフトウェアの規模などの制約により、その資源を
有効に使用するという目的から、複数のブロックに分割
することができるように構成されている。そして、図６
に示すように、分割した各ブロックに対して、画像デー
タバスリードフラグ、画像データバスライトフラグ、Ｃ
ＰＵデータバスリードフラグ及びＣＰＵデータバスライ
トフラグの４個のフラグを設け、それらのフラグを設定
することにより、各ブロックに対する読み込み動作或い
は書き込み動作の許可或いは禁止を設定する構成として
いる。

【００７８】尚、画像データバスリードフラグは、画像
データバス２６からの読み込み動作の許可或いは禁止を
設定するもので、画像データバスライトフラグは、画像
データバス２６からの書き込み動作の許可或いは禁止を
設定するものである。また、ＣＰＵデータバスリードフ
ラグは、ＣＰＵデータバス２７からの読み込み動作の許
可或いは禁止を設定するもので、ＣＰＵデータバスライ
トフラグは、ＣＰＵデータバス２７からの書き込み動作
の許可或いは禁止を設定するものである。

【００７９】この場合、フラグ「１」を読み込み動作或
いは書き込み動作を許可する状態（有効状態）とし、フ
ラグ「０」を読み込み動作或いは書き込み動作を禁止す
る状態（無効状態）とすると、例えばブロックＡを、そ
の全てのフラグを「１」とすることで、そのブロックＡ
の記憶領域をＣＰＵのメインメモリ、画像データのフレ
ームメモリ或いはデータ転送バッファのいずれかとして
も使用することができる。

【００８０】一方、記憶領域に読み込み動作或いは書き
込み動作の制約を与えて使用したい場合には、例えばブ
ロックＢのように、その画像データバスリードフラグ及
び画像データバスライトフラグを「０」、ＣＰＵデータ
バスリードフラグ及びＣＰＵデータバスライトフラグを
「１」とする。これにより、ブロックＢの記憶領域に対
して、ＣＰＵデータバス２７から画像データのアクセス
を許可し、画像データバス２６からの画像データのアク
セスを禁止することで、ブロックＢの記憶領域を、ＣＰ
Ｕのメインメモリとして使用することができる。

【００８１】また、ブロックＣのように、そのＣＰＵデ
ータバスリードフラグ及びＣＰＵデータバスライトフラ
グを「０」、画像データバスリードフラグ及び画像デー
タバスライトフラグを「１」とすれば、ブロックＣの記
憶領域に対して、画像データバス２６からの画像データ
のアクセスを許可し、ＣＰＵデータバス２７からの画像
データのアクセスを禁止することで、ブロックＣの記憶
領域を、画像データのフレームメモリとして使用するこ
とができる。

【００８２】また、ブロックＤのように、その画像デー
タバスリードフラグ及びＣＰＵデータバスライトフラグ
を「０」、画像データバスライトフラグ及びＣＰＵデー
タバスリードフラグを「１」とすれば、ブロックＤの記
憶領域を、画像データバス２６からＣＰＵデータバス２
７へデータ転送するときのデータ転送バッファとして使
用することができる。

【００８３】さらに、ブロックＥのように、その画像デ
ータバスライトフラグ及びＣＰＵデータバスリードフラ
グを「０」、画像データバスリードフラグ及びＣＰＵデ
ータバスライトフラグを「１」とすれば、ブロックＥの
記憶領域を、ＣＰＵデータバス２７から画像データバス
２６へデータ転送するときのデータ転送バッファとして
使用することができる。

【００８４】このように本実施例によれば、画像データ
記憶手段２１を、複数の画像データ記憶部２２〜２５に
より構成し、それら各画像データ記憶部２２〜２５を、
画像データバス２６の各ラインに対してはシリアルデー
タ入出力端子２２ａ〜２５ａを共通に接続し、ＣＰＵデ
ータバス２７に対してはその互いに異なるラインにパラ
レルデータ入出力端子２２ｂ〜２５ｂを分配し且つ接続
する構成とし、１回のＣＰＵデータバス２７のアクセス
に対して、画像データバス２６側では巡回的に順次８ビ
ットのデータビット幅で画像データが転送され、ＣＰＵ
データバス２７側では一度に３２ビットのデータビット
幅で画像データが転送されるようにしたので、画像デー
タバス２６とＣＰＵデータバス２７との間で高速に画像
データを転送することができ、処理能力の向上を図るこ
とができる。

【００８５】また、各画像データ記憶部２２〜２５にセ
ルアレイ４２とシリアルアクセスメモリ４３を設けるこ
とにより、画像データバス２６からシリアルアクセス４
３へのデータ転送とセルアレイ４２からＣＰＵデータバ
ス２７へのデータ転送とを時間的に重複しても差支えな
く、また、ＣＰＵデータバス２７からセルアレイ４２へ
のデータ転送とシリアルアクセスメモリ４３から画像デ
ータバス２６へのデータ転送とを時間的に重複しても差
支えなく、この意味で、画像データ記憶手段２１に対し
て、画像データバス２６及びＣＰＵデータバス２７の双
方から同時にアクセスすることができ、より処理能力の
向上を図ることができる。

【００８６】さらに、画像データ記憶部２２〜２５の各
セルアレイ４２の記憶領域を複数のブロックに分割し、
そのブロックに対して、読み込み動作及び書き込み動作
の許可或いは禁止を設定できる構成にしたので、記憶領
域を、ＣＰＵのメインメモリ、画像データのフレームメ
モリ或いはデータ転送バッファとして、使用条件に応じ
て使い分けることができ、利便性の向上を図ることがで
きる。

【００８７】尚、上記実施例では、セルアレイ４２をダ
イナミックＲＡＭにより構成したが、スタティックＲＡ
Ｍにより構成しても良い。

【００８８】

【発明の効果】以上の説明によって明らかなように、請
求項１記載の画像データ転送装置によれば、画像データ
記憶手段を複数の画像データ記憶部により構成し、それ
ら画像データ記憶部の画像データバス側のポートを画像
データバスの各ラインに対して共通に接続し、ＣＰＵデ
ータバス側のポートをＣＰＵデータバスの互いに異なる
ラインに分配し且つ接続する構成とし、画像データバス
側で行われる第１の画像データ授受動作を巡回的に順次
画像データが授受されるようにし、ＣＰＵデータバス側
で行われる第２の画像データ授受動作をＣＰＵデータバ
スのデータビット幅に等しいデータビット幅の画像デー
タが一度に授受されるようにしたので、画像データバス
とＣＰＵデータバスとの間で高速に画像データを転送す
ることができ、よって、処理能力の向上を図ることがで
きる。

【００８９】請求項２記載の画像データ転送装置によれ
ば、第１の画像データ授受動作と第２の画像データ授受
動作とが所定時間にわたり同時に且つ独立して行われる
ので、画像データ記憶手段に対して、画像データバス及
びＣＰＵデータバスの双方から同時にアクセスすること
ができ、よって、より処理能力の向上を図ることができ
る。

【００９０】請求項３記載の画像データ転送装置によれ
ば、画像データバスから画像データ記憶部への画像デー
タ転送動作と当該画像データ記憶部からＣＰＵデータバ
スへの画像データ転送動作とが所定時間にわたり同時に
且つ独立して行われるので、画像データバスから画像デ
ータ記憶部へ画像データを転送しているときに、他の画
像データを画像データ記憶部からＣＰＵデータバスへ転
送することができ、よて、より一層、処理能力の向上を
図ることができる。

【００９１】請求項４記載の画像データ転送装置によれ
ば、ＣＰＵデータバスから画像データ記憶部への画像デ
ータ転送動作と当該画像データ記憶部から画像データバ
スへの画像データ転送動作とが所定時間にわたり同時に
且つ独立して行われるので、ＣＰＵデータバスから画像
データ記憶部へ画像データを転送しているときに、他の
画像データを画像データ記憶部から画像データバスへ転
送することができ、よて、より一層、処理能力の向上を
図ることができる。

【００９２】請求項５記載の画像データ転送装置によれ
ば、画像データ記憶手段の分割された各記憶領域に対し
て、第１の画像データ授受動作及び第２の画像データ授
受動作の許可もしくは禁止が設定されるようにしたの
で、使用条件に応じて、画像データ記憶手段の記憶領域
を使い分けることができ、よって、利便性の向上を図る
ことができる。

【００９３】請求項６記載の画像データ転送装置によれ
ば、画像データ記憶手段の分割された記憶領域に対し
て、各記憶領域に授受される画像データの転送方向が設
定されるようにしたので、使用条件に応じて、画像デー
タの転送方向を設定することができ、よって、より利便
性の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すブロック構
成図

【図２】画像データ記憶部の内部を示すブロック構成図

【図３】画像データ記憶部における画像データの転送動
作を示す図

【図４】画像データバスからＣＰＵデータバスへのデー
タ転送時のタイムチャート

【図５】ＣＰＵデータバスから画像データバスへのデー
タ転送時のタイムチャート

【図６】記憶領域の状態を示す図

【図７】従来例の同期方式で画像データにアクセスする
状態を示す図

【図８】非同期方式で画像データにアクセスする状態を
示す図

【図９】記憶手段としてＦＩＦＯを用いた図１相当図

【図１０】記憶手段としてフレームメモリを用いた図１
相当図

【符号の説明】

図面中、２１は画像データ記憶手段、２２は画像データ
記憶部、２２ａはシリアルデータ入出力端子（第１のポ
ート）、２２ｂはパラレルデータ入出力端子（第２のポ
ート）、２３は画像データ記憶部、２３ａはシリアルデ
ータ入出力端子（第１のポート）、２３ｂはパラレルデ
ータ入出力端子（第２のポート）、２４は画像データ記
憶部、２４ａはシリアルデータ入出力端子（第１のポー
ト）、２４ｂはパラレルデータ入出力端子（第２のポー
ト）、２５は画像データ記憶部、２５ａはシリアルデー
タ入出力端子（第１のポート）、２５ｂはパラレルデー
タ入出力端子（第２のポート）、２６は画像データバ
ス、２７はＣＰＵデータバス、３０は制御手段である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画像データバスとＣＰＵデータバスとの
   間に設けられ、当該画像データバスとの間で画像データ
   バスシリアルクロックに基づいて画像データを授受する
   と共に、当該ＣＰＵデータバスとの間でストローブ信号
   及びアクノリッジ信号に基づいて画像データを授受する
   画像データ転送装置において、 複数の画像データ記憶部からなり、これら各画像データ
   記憶部の前記画像データバス側の各ポートが当該画像デ
   ータバスの各ラインに対して共通に接続されてなる第１
   のポートならびに前記各画像データ記憶部の前記ＣＰＵ
   データバス側の各ポートが当該ＣＰＵデータバスの互い
   に異なるラインに分配され且つ接続されてなる第２のポ
   ートとを有する画像データ記憶手段と、 前記第１のポートを通じて前記画像データバスとの間で
   行われ前記各画像データ記憶部を巡回的に切り替えるこ
   とにより当該各画像データ記憶部に対して順次画像デー
   タを授受する第１の画像データ授受動作ならびに前記第
   ２のポートを通じて前記ＣＰＵデータバスとの間で行わ
   れ全ての当該各画像データ記憶部に対して同時に画像デ
   ータを授受する第２の画像データ授受動作を行わせる制
   御手段とを備えたことを特徴とする画像データ転送装
   置。
2. 【請求項２】 前記制御手段は、前記第１の画像データ
   授受動作と前記第２の画像データ授受動作とを所定時間
   にわたり同時に且つ独立して行わせることを特徴とする
   請求項１記載の画像データ転送装置。
3. 【請求項３】 前記制御手段は、前記画像データバスか
   ら前記画像データ記憶部への画像データ転送動作と当該
   画像データ記憶部から前記ＣＰＵデータバスへの画像デ
   ータ転送動作とを所定時間にわたり同時に且つ独立して
   行わせることを特徴とする請求項１記載の画像データ転
   送装置。
4. 【請求項４】 前記制御手段は、前記ＣＰＵデータバス
   から前記画像データ記憶部への画像データ転送動作と当
   該画像データ記憶部から前記画像データバスへの画像デ
   ータ転送動作とを所定時間にわたり同時に且つ独立して
   行わせることを特徴とする請求項１記載の画像データ転
   送装置。
5. 【請求項５】 前記画像データ記憶手段は、その記憶領
   域が分割され、分割された当該各記憶領域に対して前記
   第１の画像データ授受動作及び前記第２の画像データ授
   受動作の許可もしくは禁止が設定されることを特徴とす
   る請求項１乃至４のいずれか１つに記載の画像データ転
   送装置。
6. 【請求項６】 前記画像データ記憶手段は、その分割さ
   れた記憶領域に対して、当該各記憶領域に授受される画
   像データの転送方向が設定されることを特徴とする請求
   項５記載の画像データ転送装置。