DE102023132043A1 - Halbleitervorrichtung und verzögerungssteuerverfahren - Google Patents

Abstract

Es wird eine Technik geschaffen, mit der sich die Genauigkeit der Verzögerung eines Abtasttakts verbessern lässt. Eine Halbleitervorrichtung umfasst: eine Kommunikationsvorrichtung für drahtgebundene Kommunikation; eine Verzögerungsaddiererschaltung, die den Verzögerungsgrad eines Takts anpassen kann, der von der Kommunikationsvorrichtung empfangen oder gesendet werden soll; und eine Steuerschaltung, die den Verzögerungsbetrag der Verzögerungsaddiererschaltung steuert. Die Kommunikationsvorrichtung ist dazu ausgelegt, eine Empfangsperiode oder eine Sendeperiode eines normalen Rahmens und eine Empfangsperiode oder eine Sendeperiode eines Prüfrahmens im Zeitmultiplex festzulegen und Zeitvorgabespannen des Setzens und Haltens zwischen Daten und einem Takt in der Empfangsperiode oder der Sendeperiode des Prüfrahmens zu bestätigen. Die Steuerschaltung ist dazu ausgelegt, den Betrag der Verzögerung in dem normalen Rahmen basierend auf einem Bestätigungsergebnis der Zeitvorgabespannen festzulegen.

Description

• Querverweis auf verwandte Anmeldung
• Die Offenbarung der am 18. November 2022 eingereichten Japanischen Patentanmeldung Nr. 2022-185334 einschließlich des Anmeldungstextes, der Zeichnungen und der Zusammenfassung ist hier durch Bezugnahme vollständig mit aufgenommen.
• Hintergrund
• Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ist beispielsweise auf eine Halbleitervorrichtung anwendbar, die basierend auf einem Takt Daten abtastet.
• Die Empfindlichkeit gegenüber Schwankungen von Prozess-Spannung-Temperatur (PVT) hat aufgrund der Miniaturisierung von Halbleiterprozessen zugenommen. Daher ist es wünschenswert, die Zeitspielräume so weit wie möglich zu vergrößern.
• Nachfolgend ist bekannte Technik aufgeführt.
• [Patentdokument 1] Japanische ungeprüfte Patentoffenlegungsschrift Nr. 2014-45266
• Die Japanische ungeprüfte Patentanmeldung Veröffentlichungs-Nr. 2014-45266 (Patentdokument 1) offenbart, dass eine Phasenverschiebung (Zeit) zwischen einem Empfangssignal und einem Abtasttakt auf der Basis der in Kondensatoren geladenen Ladungsmenge gemessen wird, und offenbart, dass die Verzögerung des Abtasttakts auf der Basis der gemessenen Phasenverschiebung angepasst wird.
• Bei der in Patentdokument 1 offenbarten Technik wird eine Phase auf analoge Weise unter Verwendung der in Kondensatoren gesammelten Ladungsmenge geschätzt und daher ist es schwierig, eine ausreichende Genauigkeit der gemessenen Phasenverschiebung zu bieten.
• Weitere Probleme und neue Merkmale gehen aus der Beschreibung des vorliegenden Anmeldungstextes und aus den Zeichnungen ersichtlich.
• Zusammenfassung
• Ein typischer Aspekt der vorliegenden Offenbarung wird im Folgenden kurz beschrieben. Eine Halbleitervorrichtung umfasst: eine Kommunikationsvorrichtung für drahtgebundene Kommunikation; eine Verzögerungsaddiererschaltung, die den Verzögerungsbetrag eines Takts, der aus der Kommunikationsvorrichtung empfangen oder an diese gesendet werden soll, anpassen kann; und eine Steuerschaltung, die den Verzögerungsbetrag der Verzögerungsaddiererschaltung steuert. Die Kommunikationsvorrichtung ist dazu ausgelegt, eine Empfangsperiode oder eine Sendeperiode eines normalen Rahmens und eine Empfangsperiode oder eine Sendeperiode eines Prüfrahmens im Zeitmultiplex festzulegen und Zeitvorgabespannen von Setzen und Halten zwischen Daten und einem Takt in der Empfangsperiode oder der Sendeperiode des Prüfrahmens zu bestätigen. Die Steuerschaltung ist dazu ausgelegt, den Betrag der Verzögerung in dem normalen Rahmen basierend auf einem Bestätigungsergebnis der Zeitvorgabespannen festzulegen.
• Bei dieser Halbleitervorrichtung kann die Genauigkeit der Verzögerung des Abtasttakts verbessert werden.
• Kurzbeschreibung der Zeichnungen
• 1 ist ein Blockdiagramm einer Konfiguration von Halbleitervorrichtungen und einem System, das diese verwendet, gemäß einer Ausführungsform.
• 2 ist ein Blockdiagramm einer Konfiguration einer Steuerschaltung von 1.
• 3 ist eine Darstellung beispielhafter Zeiteinstellungen eines Zeitgebers, eines Steuersignals und einer Empfangsschnittstellenperiode.
• 4 ist ein Zeitdiagramm einer Empfangsschnittstelle in den beispielhaften Einstellungen von 3
• 5 ist ein Zeitdiagramm zur Erläuterung eines Verfahrens zum Festlegen der Anzahl von Abgriffen einer Empfangstaktverzögerungsschaltung, die in einer ersten Periode, einer zweiten Periode und einer dritten Periode in 4 durchgeführt werden.
• 6 ist ein Ablaufdiagramm der Verarbeitung in der ersten Periode.
• 7 ist ein Ablaufdiagramm der Verarbeitung in der zweiten Periode.
• 8 ist ein Blockdiagramm einer Konfiguration von Halbleitervorrichtungen und eines Systems, das diese verwendet, gemäß einem ersten Abwandlungsbeispiel.
• 9 ist ein Blockdiagramm einer Konfiguration einer Steuerschaltung einer Sendetaktverzögerungsschaltung von 8.
• 10 ist eine Darstellung beispielhafter Zeiteinstellungen eines Zeitgebers, eines Steuersignals, einer Empfangsschnittstellenperiode und einer Sendeschnittstellenperiode in einer ersten Halbleitervorrichtung von 8.
• 11 ist eine Darstellung beispielhafter Zeiteinstellungen eines Zeitgebers, eines Steuersignals, einer Empfangsschnittstellenperiode und einer Sendeschnittstellenperiode in einer zweiten Halbleitervorrichtung von 8.
• 12 ist ein Zeitdiagramm der Empfangsschnittstelle und der Sendeschnittstelle der ersten Halbleitervorrichtung in den beispielhaften Einstellungen von 10.
• 13 ist ein Ablaufdiagramm der Verarbeitung in einer ersten Periode.
• 14 ist ein Ablaufdiagramm der Verarbeitung in einer ersten Übertragungsperiode.
• 15 ist ein Ablaufdiagramm der Verarbeitung in einer zweiten Periode.
• 16 ist ein Ablaufdiagramm der Verarbeitung in einer zweiten Übertragungsperiode.
• 17 ist ein Blockdiagramm einer Konfiguration von Halbleitervorrichtungen und eines Systems, das diese verwendet, gemäß einem zweiten Abwandlungsbeispiel.
• Genaue Beschreibung
• Nachfolgend werden Ausführungsbeispiele anhand der Zeichnungen beschrieben. Die folgende Beschreibung und die Zeichnungen werden weggelassen oder vereinfacht, soweit dies zur deutlichen Erläuterung erforderlich ist. Die gleichen Komponenten werden mit den gleichen Symbolen bezeichnet und eine wiederholte Beschreibung davon kann weggelassen werden.
• 1 ist ein Blockdiagramm einer Konfiguration von Halbleitervorrichtungen und eines Systems, das diese verwendet, gemäß einer Ausführungsform. 2 ist ein Blockdiagramm einer Konfiguration einer Steuerschaltung von 1.
• Ein drahtgebundenes lokales Netzsystem (LAN) 10 umfasst eine mehrere Halbleitervorrichtungen 100, 200 und eine Leiterplatte (PCB) 300 mit Netzleitungen, die die Halbleitervorrichtungen 100 und 200 verbinden. In diesen Zeichnungen wird, um eine komplizierte Darstellung zu vermeiden, beispielhaft ein Fall, bei dem das Netzsystem zwei Halbleitervorrichtungen 100 und 200 umfasst, beispielhaft dargestellt. Die Anzahl der Halbleitervorrichtungen in dem Netzsystem 10 ist nicht auf diesen Fall beschränkt.
• Gemäß der Ausführungsform weisen die erste Halbleitervorrichtung 100 und die zweite Halbleitervorrichtung 200 eine ähnliche Konfiguration auf. Zur Erläuterung einer gesamten Konfiguration der Halbleitervorrichtungen 100 und 200 wird daher die Halbleitervorrichtung 100 für die Erläuterung repräsentiert. Die Symbole „2xx“ der Komponenten der Halbleitervorrichtung 200 entsprechen jeweils den Symbolen „1xx“ der Komponenten der Halbleitervorrichtung 100.
• Die Halbleitervorrichtung 100 umfasst eine Kommunikationsvorrichtung (CMM) 110, eine Taktlieferschaltung (CLK) 120, eine Empfangstakt-Verzögerungsschaltung (RXC_DLY) 130 und eine Steuerschaltung (CNT) 140. Die Halbleitervorrichtung 100 kann beispielsweise eine Mikrocontrollereinheit (MCU) sein, die ferner eine Zentralverarbeitungseinheit (CPU), einen Speicher wie etwa einen Flash-Speicher oder SRAM, einen Direktspeicherzugriffs-Controller (DMA-Controller), einen Analog/Digital-Umsetzer (A/D-Umsetzer) und dergleichen umfasst. Wenn eine Kommunikationsvorrichtung 210 dem gleichen Standard wie die Kommunikationsvorrichtung 110 entspricht, kann sich die Halbleitervorrichtung 200 in anderen Komponenten (z. B. CPU und Speicher) von der Halbleitervorrichtung 100 unterscheiden, mit Ausnahme der Empfangstakt-Verzögerungsschaltung (RXC_DLY) 130 und der Steuerschaltung (CNT) 140.
• Die Kommunikationsvorrichtung 110 ist eine Kommunikationsvorrichtung, die beispielsweise TSN (gemäß dem TSN-Standard) unterstützt und über eine TDMA-Funktion und eine CRC-Funktion verfügt. Das TSN (zeitempfindliche Netz) ist eine Reihe von Standards, die eine pünktliche Nachrichtenübermittlung über standardmäßiges drahtgebundenes LAN ermöglichen und vom Institute of Electrical and Electronics Engineers (IEEE) definiert sind.
• Zeitmultiplex (TDMA) ist ein Multiplexsystem, bei dem für die Kommunikation verwendete Frequenzen für jede bestimmte Zeit aufgeteilt und gemeinsam genutzt werden. Bei TDMA wird durch die Aufteilung einer für die Übertragung verwendeten Trägerfrequenz in eine Einheit, die als Zeitschlitz bezeichnet wird, mehrere Kommunikationsvorgänge auf derselben Frequenz erhalten. Durch die gemeinsame Nutzung derselben Frequenz erfolgt die Datenübertragung in sehr kurzer Zeit und somit werden scheinbar mehrere Datenelemente gleichzeitig übertragen.
• Zyklische Redundanzprüfung (CRC) ist eine Art Fehlerdetektionscode. Bei der CRC führt eine Sendeseite das Senden durch, wobei sie einen Rest der Division in einem definierten Generatorpolynom als Prüfdaten hinzufügt, eine Empfangsseite dividiert Daten unter Verwendung desselben Generatorpolynoms und Fehler und Verfälschung der Empfangsdaten werden durch Vergleichen und Prüfen eines Rests der Division detektiert. Die in IEEE802.3 definierte CRC ist CRC-32, deren Prüfwert 32 Bit beträgt.
• Die Kommunikationsvorrichtung 110 umfasst einen Sender (TX) 111, einen Empfänger (RX) 112, einen Zeitgeber (TMR) 113 und einen Planer (SCH) 114. Der Empfänger (RX) 112 umfasst eine CRC-Prüfschaltung (CRC) 112a mit einer CRC-Funktion. Der Planer (SCH) 114 verfügt über eine TDMA-Funktion.
• Der Sender 111 sendet mehrere Sendedaten {TXD} parallel an einen Empfänger 212 in der Kommunikationsvorrichtung 210 in der Halbleitervorrichtung 200. Die Sendedaten {TXD} umfassen ein Sendesteuersignal {TX_CTL} und 4-Bit-Sendedaten {TXD[3:0]}. Die Sendedaten {TX_CTL, TXD[3:0]} haben jeweils eine Breite von 1 Bit und werden daher seriell übertragen. Der Sender 111 umfasst mehrere Register, die zum Speichern und Ausgeben der Sendedaten {TX_CTL, TXD[3:0]} synchron mit dem Anstieg oder Abfall eines Sendetakts {TXC} ausgelegt sind.
• Der Empfänger 112 empfängt parallel mehrere Empfangsdaten {RXD} von einem Sender 211 in der Kommunikationsvorrichtung 210 in der Halbleitervorrichtung 200. Die Empfangsdaten {RXD} umfassen ein Empfangssteuersignal {RX_CTL} und 4-Bit-Empfangsdaten {RXD[3:0]}. Die Empfangsdaten {RX_CTL, RXD[3:0]} haben jeweils eine Breite von 1 Bit und werden seriell empfangen. Der Empfänger 112 empfängt einen verzögerten Empfangstakt {RXC_D}, der durch eine Verzögerungsaddiererschaltung 130 verzögert wird. Der Empfänger 112 umfasst mehrere Register, die zum Laden der Empfangsdaten {RX_CTL, RXD[3:0]} synchron mit dem Anstieg oder Abfall des verzögerten Empfangstakts {RXC_D} ausgelegt sind.
• Der Zeitgeber 113 ist eine Schaltung, die konfiguriert ist, die Zeit so zu steuern, dass sie zwischen den Halbleitervorrichtungen 100 und 200 gleich ist. Die Zeit des Zeitgebers 113 in der Kommunikationsvorrichtung 110 in der Halbleitervorrichtung 100 wird mit der Zeit eines Zeitgebers 213 in der Kommunikationsvorrichtung 210 in der Halbleitervorrichtung 200 über das Netz synchronisiert. Zwischen den Halbleitervorrichtungen 100 und 200 synchronisierte Zeitinformationen {TI} werden von dem Zeitgeber 113 an den Planer 114 geliefert und die Planer 114 in den Halbleitervorrichtungen 100 und 200 sind in Bezug auf die Zeit gleich.
• Der Planer 114 erzeugt ein 2-Bit-Steuersignal {a[1:0]} zum Festlegen eines Betriebs der Steuerschaltung 140. Der Planer 114 kann das Steuersignal {a[1:0]} optional auf der Grundlage der Zeitinformationen {TI} des Zeitgebers 113, die mit einem Kommunikationspartner synchronisiert sind, zu einem optionalen Wert zu einer optionalen Zeit ändern.
• Die Taktlieferschaltung (CLK) 120 multipliziert oder dividiert eine in der Halbleitervorrichtung 100 erzeugte Taktquelle und liefert die multiplizierte oder dividierte Taktquelle als Sendetakt {TXC} an den Sender 111 und die Halbleitervorrichtung 200. Die Taktquelle wird möglicherweise nicht als Sendetakt {TXC} multipliziert oder dividiert.
• Die Verzögerungsaddiererschaltung 130 empfängt den Sendetakt {TXC} als Empfangstakt {RXC} aus der Taktlieferschaltung 220 in der Halbleitervorrichtung 200. Die Verzögerungsaddiererschaltung 130 verzögert den Empfangstakt {RXC} und erzeugt einen Verzögerungsempfangstakt {RXC_D} auf der Grundlage der von der Steuerschaltung 140 festgelegten Anzahlinformationen {CI} zum Verzögerungsabgriff (TAP). Die Verzögerungsaddiererschaltung 130 umfasst beispielsweise einen Verzögerungsabschnitt, der durch sequentielles Schalten mehrerer Verzögerungselemente ausgebildet ist, und einen Wähler, der konfiguriert ist, eine Ausgabe eines beliebigen Verzögerungselements als Verzögerungsempfangstakt {RXC_D} auszuwählen und auszugeben. Wie ein Verzögerungselement, von dem aus die Ausgabe erfolgen soll, von dem Wähler ausgewählt wird, durch die Anzahlinformationen {CI} zum Verzögerungsabgriff gesteuert. Die Verzögerungsaddiererschaltung 130 kann eine andere Konfiguration haben.
• Wie es in 2 dargestellt ist, umfasst die Steuerschaltung 140 einen Steuerblock (RXS) 141, einen Steuerblock (RXH) 142, einen Steuerblock (RXN) 143, einen Wähler 144 und einen Wähler 145.
• Der Steuerblock 141 bestätigt eine Setzspanne der Empfangsdaten {RXD} für den Empfangstakt {RXC} auf der Grundlage eines CRC-Fehlersignals {CRE}, das ein Prüfergebnis (Vorliegen des CRC-Fehlers) in der CRC-Prüfschaltung 112a angibt. Der Steuerblock 141 gibt dann die Anzahlinformationen {CI} zum Verzögerungsabgriff aus. Detaillierte Operationen des Steuerblocks 141 werden später beschrieben.
• Der Steuerblock 142 bestätigt eine Haltespanne der Empfangsdaten {RXD} für den Empfangstakt {RXC} auf der Grundlage des CRC-Fehlersignals {CRE} und gibt die Anzahlinformationen {CI} zum Verzögerungsabgriff aus. Detaillierte Operationen des Steuerblocks 142 werden später beschrieben.
• Der Steuerblock 143 berechnet die A Anzahlinformationen {CI} zum Verzögerungsabgriff des normalen Rahmens auf der Grundlage der von dem Steuerblock 141 gefundenen Anzahl der Verzögerungsabgriffe {Ns} und der von dem Steuerblock 142 gefundenen Anzahl der Verzögerungsabgriffe {Nh}. Detaillierte Operationen des Steuerblocks 143 werden später beschrieben.
• Der Wähler 144 führt ein Umschalten zwischen den Ausgängen des Steuerblocks 141 und des Steuerblocks 142 durch. Der Wähler 145 führt ein Umschalten zwischen den Ausgängen des Steuerblocks 141 oder 142 und des Steuerblocks 143 durch. Wenn beispielsweise das Steuersignal {a[1:0]} „10b“ ist, wird der Ausgang des Steuerblocks 141 ausgewählt. Wenn das Steuersignal {a[1:0]} „11b“ ist, wird der Ausgang des Steuerblocks 142 ausgewählt. Wenn das Steuersignal {a[1:0]} „00b“ ist, wird der Ausgang des Steuerblocks 143 ausgewählt. Hier gibt ein Begriff „b“ an, dass eine Präzedenzzahl davon binär ist.
• In der Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform werden Zeitvorgabespannen des Setzens und Haltens zwischen den Empfangsdaten und dem Empfangstakt in Echtzeit in einem Zeitmultiplexverfahren während der Aktivierung und des Betriebs der TDMA-Funktion des Planers 114 gemessen. Die Halbleitervorrichtung 100 steuert die Anzahl der Verzögerungsabgriffe der Verzögerungsaddiererschaltung 130 des Empfangstakts in Echtzeit auf der Grundlage der Messergebnisse, um der Zeitvorgabespezifikation zu folgen. Die Halbleitervorrichtung 100 bestimmt mittels der CRC-Prüfschaltung 112a einen Fehler und misst direkt eine Zeitvorgabegrenze, an der die richtigen Daten extrahiert werden.
• Ein Verzögerungssteuerverfahren des Empfangstakts {RXC} wird unter Bezugnahme auf die 3 bis 5 beschrieben. 3 ist eine Darstellung beispielhafter Zeiteinstellungen des Zeitgebers, des Steuersignals und einer Empfangsschnittstellenperiode. 4 ist ein Zeitdiagramm der Empfangsschnittstelle in den beispielhaften Einstellungen von 3. 5 ist ein Zeitdiagramm zur Erläuterung eines Verfahrens zum Festlegen der Anzahl von Verzögerungsabgriffen in der Verzögerungsaddiererschaltung des Empfangstakts, das in einer ersten Periode, einer zweiten Periode und einer dritten Periode in 4 durchgeführt wird.
• Eine Empfangsschnittstellenperiode {RXIF_P} ist in eine erste Periode {P1} zum Bestätigen der Setzspanne der Empfangsdaten {RXD}, eine zweite Periode {P2} zum Bestätigen der Haltespanne der Empfangsdaten {RXD} und eine dritte Periode {P3} zum Empfangen des normalen Rahmens der Empfangsdaten {RXD} unterteilt.
• Wie es beispielsweise in 3 dargestellt ist, ist die Empfangsschnittstellenperiode {RXIF_P} in einer Periode zwischen der Startzeit {S_time} und der Endzeit {E_time} des Zeitgebers 113 je nach Steuersignal {a[1:0]} als die erste Periode {P1}, die zweite Periode {P2} oder die dritte Periode {P3} festgelegt.
• Wenn das Steuersignal {a[1:0]} „10b“ ist, wird der Steuerblock 141 so ausgewählt, dass die erste Periode {P1} festgelegt wird. Wenn das Steuersignal {a[1:0]} „11b“ ist, wird der Steuerblock 142 so ausgewählt, dass die zweite Periode {P2} festgelegt wird. Wenn das Steuersignal {a[1:0]} „00b“ ist, wird der Steuerblock 143 so ausgewählt, dass die dritte Periode {P3} festgelegt wird.
• Mit anderen Worten ist in dem Beispiel von 3 die Startzeit der ersten Periode {P1} ta0[n], während ihre Endzeit ta1[n] ist. Die Startzeit der zweiten Periode {P2} ist ta2[n], während ihre Endzeit ta3[n] ist. Die dritte Periode {P3} besteht aus zwei Perioden und die Startzeit der ersten Periode ist ta1[n], während ihre Endzeit ta2[n] ist. Die Startzeit der zweiten Periode ist ta3[n], während ihre Endzeit ta0[n+1] ist. Hier ist „n“ eine ganze Zahl größer oder gleich null und [n] gibt einen n-ten Zyklus an. Der Inhalt von 3 kann beispielsweise von der CPU in einem Register in dem Planer 114 festgelegt werden.
• Aufgrund der Einstellungen von 3 empfängt eine Empfangsschnittstelle {RXIF} die in 4 dargestellten Rahmen. 4 zeigt einen Fall „n = 0 bis 1“. Da die Halbleitervorrichtung 200 Rahmen sendet, die von der Halbleitervorrichtung 100 empfangen werden sollen, werden die in 3 dargestellten Einstellungsinformationen (mit Ausnahme des Steuersignals {a[1:0]}) in dem Planer 214 festgelegt. Die Empfangsschnittstellenperiode {RXIF_P} wird jedoch zu einer Sendeschnittstellenperiode {TXIF_P}.
• (ta0[0] bis ta1[0]): Erste Periode {P1}
• Eine Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen (Prüfrahmen, ersten Rahmen) {FTO[0]}, der zum Bestätigen der Setzspanne der Empfangsdaten {RXD} durch die Halbleitervorrichtung 100 verwendet wird. Dann empfängt eine Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 den Rahmen {FT0[0]}.
• (ta1[0] bis ta2[0]): Dritte Periode {P3}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet normale Rahmen {F0, F1} der Daten {RXD}, die von der Halbleitervorrichtung 100 empfangen werden sollen. Anschließend empfängt die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 die normalen Rahmen {F0, F1}.
• (ta2[0] bis ta3[0]): Zweite Periode {P2}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen (Prüfrahmen, zweiten Rahmen) {FT1[0]}, der zum Bestätigen der Haltespanne der Empfangsdaten {RXD} durch die Halbleitervorrichtung 100 verwendet wird. Dann empfängt die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 den Rahmen {FT1[0]}.
• {ta3[0] bis ta0[1]}: Dritte Periode {P3}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet normale Rahmen {F2, F3} der Daten {RXD}, die von der Halbleitervorrichtung 100 empfangen werden sollen. Anschließend empfängt die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 die normalen Rahmen {F2, F3}.
• (ta0[1] bis ta1[1]): Erste Periode {P1}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen {FTO[1]}, der zum Bestätigen der Setzspanne der Empfangsdaten {RXD} durch die Halbleitervorrichtung 100 verwendet wird. Anschließend empfängt die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 den Rahmen {FTO[1]}.
• (ta1[1] bis ta2[1]): Dritte Periode {P3}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet normale Rahmen {F4, F5} der Daten {RXD}, die von der Halbleitervorrichtung 100 empfangen werden sollen. Anschließend empfängt die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 die normalen Rahmen {F4, F5}.
• (ta2[1] bis ta3[1]): Zweite Periode {P2}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen {FT1[1]}, der zum Bestätigen der Haltespanne der Empfangsdaten {RXD} durch die Halbleitervorrichtung 100 verwendet wird. Dann empfängt die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 den Rahmen {FT1[1]}.
• (ta3[1] bis ta0[2]): Dritte Periode {P3}
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet normale Rahmen {F6, F7} der Daten {RXD}, die von der Halbleitervorrichtung 100 empfangen werden sollen. Anschließend empfängt die Empfangsschnittstelle {RXIF} die normalen Rahmen {F6, F7}.
• Ein Fall, in dem die Verzögerungsaddiererschaltung 130 so ausgelegt ist, dass sie beispielsweise 100 Abgriffe als Gesamtzahl der Verzögerungsabgriffe aufweist, wird erörtert. Wenn die Zeit so geplant wird, wie es in den folgenden [beispielhaften Einstellungen] gezeigt wird, beträgt das Verhältnis der von der ersten Periode {P1} und der zweiten Periode {P2} belegten Zeit (Prüfperiode) zu der Gesamtzeit etwa 0,3 %. Es ist zu beachten, dass die Zeit in den beispielhaften Einstellungen die Zeit, die für die Überprüfung eines Abgriffs benötigt wird, mal die Anzahl der Verzögerungsabgriffe ist. Selbst dann, wenn die Zeit der ersten Periode {P1} und der zweiten Periode {P2} wie oben beschrieben bei einem Anteil von etwa 0,3 % gesichert ist, benötigt der Fall der Prüfung von 100 Abgriffen als Gesamtzahl der Verzögerungsabgriffe „2006 µS × 100 ≈ 0.2 s“. Während dieser Zeit kann die Taktverzögerungszeit der Verzögerungsaddiererschaltung 130 vom Minimum zum Maximum oder vom Maximum zum Minimum geändert werden und somit ist diese Zeit für den allgemeinen Gebrauch ausreichend.
• [Beispielhafte Einstellungen]
• $$\text{Zeit der ersten Periode }\left\{\text{P1}\right\}=\text{ta1}\left[\text{n}\right]-\text{ta0}\left[\text{n}\right]=3\mathrm{\mu }\text{S}$$

  

  $$\text{Zeit der zweiten Periode }\left\{\text{P2}\right\}=\text{ta3}\left[\text{n}\right]-\text{ta2}\left[\text{n}\right]=3\mathrm{\mu }\text{S}$$

  

  $$\begin{array}{c}\text{Zeit der dritten Periode }\left\{\text{P3}\right\}=\text{ta2}\left[\text{n}\right]-\text{ta1}\left[\text{n}\right]\\ =\text{ta0}\left[\text{n}+1\right]-\text{ta3}\left[\text{n}\right]\\ =1\text{ ms}=1000\mathrm{\mu }\text{S}\end{array}$$

  
• Der Anteil der Prüfperiode wird ausgedrückt in (Zeit von P1 + Zeit von P2)/{Zeit von P1 + Zeit von P2 + (Zeit von P3)×2} und beträgt in den beispielhaften Einstellungen „6 µS/2000 µS“ ≈ 0,003 = 0,3 %.
• Ein Fall, in dem eine Sendegeschwindigkeit der Setzzeit und der Haltezeit für den Empfangstakt {RXC} der Empfangsdaten {RXD} 1 Gbit/s (125 MHz) beträgt, wird unter Bezugnahme auf 5 beispielhaft dargestellt und beschrieben.
• Ein Zyklus des Empfangstakts {RXC} wird als Tcyc ausgedrückt, eine hohe Periode wird als Thgh ausgedrückt und ein Tastgrad wird als Duty ausgedrückt. Beispielhafte Standards des Empfangstakts {RXC} sind wie folgt. $$\text{Tcyc}=\mathrm{8,0}\text{ ns }\left(125\text{ MHz}\right)\pm 10\%$$

  

  $$\begin{array}{c}\text{Thgh}=\mathrm{3,24}\text{ ns }\left(\text{Minimum}\right)\\ =\mathrm{4,0}\text{ ns }\left(\text{Standard}\right)\\ =\mathrm{4,76}\text{ ns }\left(\text{Maximum}\right)\end{array}$$

  

  $$\text{Duty}=50\%\pm 5\%$$

  
• Die minimale Setzzeit zum Sichern und Halten der Empfangsdaten {RXD} vor dem Anstieg des Empfangstakts {RXC} wird als Tstp ausgedrückt. Die minimale Haltezeit zum Halten der Empfangsdaten {RXD} nach dem Anstieg des Empfangstakts {RXC} wird als Thld ausgedrückt. Die beispielhaften Standards der Empfangsdaten {RXD} sind wie folgt. $$\text{Tstp}=-\mathrm{0,9}\text{ ns}$$

  

  $$\text{Thld}=\mathrm{2,7}\text{ns}$$

  
• Die Empfangsdaten {RXD} werden durch den Verzögerungsempfangstakt {RXC_D} in das Register geladen. Die Spannen sowohl der Setzzeit als auch der Haltezeit können vergrößert werden, indem der verzögerte Empfangstakt {RXC_D} in der Mitte zwischen der definierten Setzzeit und der Haltezeit ansteigt. Die definierte Setzzeit und Haltezeit liegen jedoch auf den Mindestwerten und die tatsächliche Setzzeit und Haltezeit sind länger als die definierte Zeit. Somit können eine Differenz zwischen der tatsächlichen Setzzeit und der definierten Setzzeit sowie eine Differenz zwischen der tatsächlichen Haltezeit und der definierten Haltezeit unterschiedlich sein. Wenn daher der verzögerte Empfangstakt {RXC_D} in der Mitte zwischen der definierten Setzzeit und der definierten Haltezeit ansteigt, kann sich die Spanne entweder der Setzzeit oder der Haltezeit verringern.
• Somit werden die Spannen der Setzzeit und der Haltezeit der Empfangsdaten {RXD} bestätigt und die Verzögerungszeit {Td} von dem Anstieg des Empfangstakts {RXC} bis zu dem Anstieg des Verzögerungsempfangstakts {RXC_D} wird bestimmt. Zeitvorgaben {T1, T2}, zu denen die Empfangsdaten {RXD} korrekt geladen werden können, werden durch Ändern der Verzögerungszeit (der Anzahl der Verzögerungsabgriffe) des Verzögerungsempfangstakts {RXC_D} bestätigt.
• Beispielsweise wird die Verzögerungszeit des Verzögerungsempfangstakts {RXC_D} zu der Zeitvorgabe {T1} in der Setzzeit als Ta ausgedrückt. Die Zeit vor dem Abfall des Empfangstakts {RXC} während der Verzögerungszeit des Verzögerungsempfangstakts {RXC_D} zu der Zeitvorgabe {T1} in der Haltezeit wird als Tb ausgedrückt. Die Zeit zwischen der Zeitvorgabe {T1} und der Zeitvorgabe {T2} wird als Th ausgedrückt. Die beispielhafte Zeit ist wie folgt. $$\text{Ta}=\mathrm{0,9}\text{ ns}$$

  

  $$\text{Tb}=\mathrm{0,9}\text{ ns}$$

  

  $$\begin{array}{l}\text{Th}=\mathrm{1,8}\text{ FTO}\left[\text{n}\right]\text{ Start der Verarbeitungen in P1 The disclosure of Japanese}\\ \text{Patent Application No}.2022\text{-185334 filed on November 18}\text{, 2022}\text{, including the}\\ \text{specification}\text{, drawings and abstract is incorporated herein by reference in its}\\ \text{entirety }\left(\text{Minimum}\right)\\ =\mathrm{2,2}\text{ ns }\left(\text{Standard}\right)\\ =\mathrm{2,6}\text{ ns }\left(\text{Maximum}\right)\end{array}$$

  

  $$\begin{array}{c}\text{Td}=\mathrm{1,62}\text{ ns }\left(\text{Minimum}\right)\\ =\mathrm{2,0}\text{ ns }\left(\text{Standard}\right)\\ =\mathrm{2,38}\text{ ns }\left(\text{Maximum}\right)\end{array}$$

  
• Ein Verfahren zum Festlegen der Anzahl von Verzögerungsabgriffen basierend auf der in der ersten Periode {P1} durchgeführten Setzspannenbestätigung wird unter Bezugnahme auf 6 beschrieben. 6 ist ein Ablaufdiagramm der Verarbeitung in der ersten Periode.
• Die Kommunikationsvorrichtung 110 in der Halbleitervorrichtung 100 beendet den Empfang des Rahmens {FT0[n]} und wartet auf ein Ereignis (Schritt S 11).
• Es wird bestätigt, ob der Rahmen {FT0[n]} ohne CRC-Fehler empfangen werden kann (Schritt S12). Das heißt, in dem Empfänger 112 werden die Empfangsdaten {RXD} durch den verzögerten Empfangstakt {RXC_D} in das Register geladen. Die CRC-Prüfschaltung 112a prüft, ob die in das Register geladenen Daten den Fehler (CRC-Fehler) enthalten, und gibt ein CRC-Fehlersignal {CRE} aus, das das Ergebnis angibt.
• Der Steuerblock 141 ändert die Anzahl der Verzögerungsabgriffe (Nt) auf der Grundlage des CRC-Fehlersignals {CRE}. Wenn der CRC-Fehler auftritt (z. B. bei CRE = 1), erhöht der Steuerblock 141 die Anzahl der Verzögerungsabgriffe (Nt) um eins (Nt ← Nt + 1), um die Verzögerung der Taktleitung zu erhöhen (Schritt S13).
• Wenn der CRC-Fehler nicht auftritt (z. B. bei CRE = 0), verringert der Steuerblock 141 die Anzahl der Verzögerungsabgriffe um eins (Nt ← Nt - 1), um die Verzögerung der Taktleitung zu verringern (Schritt S14).
• Somit bestimmt der Steuerblock 141 die Anzahl der Verzögerungsabgriffe, die keinen CRC-Fehler verursachen, die um eins größer ist als die Anzahl der Verzögerungsabgriffe, die den CRC-Fehler verursachen. Die Anzahl der Verzögerungsabgriffe wird als Ns ausgedrückt.
• Ein Verfahren zum Festlegen der Anzahl von Verzögerungsabgriffen basierend auf der in der zweiten Periode {P2} durchgeführten Haltespannenbestätigung wird unter Bezugnahme auf 7 beschrieben. 7 ist ein Ablaufdiagramm der Verarbeitung in der zweiten Periode.
• Die Kommunikationsvorrichtung 110 in der Halbleitervorrichtung 100 beendet den Empfang des Rahmens {FT1[n]} und wartet auf ein Ereignis (Schritt S21).
• Es wird bestätigt, ob der Rahmen {FT1[n]} ohne CRC-Fehler empfangen werden kann (Schritt S22). Das heißt, in dem Empfänger 112 werden die Empfangsdaten {RXD} durch den verzögerten Empfangstakt {RXC_D} in das Register geladen. Die CRC-Prüfschaltung 112a prüft, ob die in das Register geladenen Daten den Fehler (CRC-Fehler) enthalten und gibt das CRC-Fehlersignal {CRE} aus, das das Ergebnis angibt.
• Der Steuerblock 142 ändert die Anzahl der Verzögerungsabgriffe (Nt) auf der Grundlage des CRC-Fehlersignals {CRE}. Wenn der CRC-Fehler auftritt (z. B. bei CRE = 1), verringert der Steuerblock 142 die Anzahl der Verzögerungsabgriffe (Nt) um eins (Nt ← Nt - 1), um die Verzögerung der Taktleitung zu verringern (Schritt S23).
• Wenn der CRC-Fehler nicht auftritt (z. B. bei CRE = 0), erhöht der Steuerblock 142 die Anzahl der Verzögerungsabgriffe um eins (Nt ← Nt + 1), um die Verzögerung der Taktleitung zu erhöhen (Schritt S24).
• Somit bestimmt der Steuerblock 142 die Anzahl der Verzögerungsabgriffe, die keinen CRC-Fehler verursachen, die um eins kleiner ist als die Anzahl der Verzögerungsabgriffe, die den CRC-Fehler verursachen. Die Anzahl der Verzögerungsabgriffe wird als Nh ausgedrückt.
• Es wird ein Verfahren zum Festlegen der Anzahl der Verzögerungsabgriffe in der dritten Periode {P3} beschrieben.
• Der Steuerblock 143 berechnet einen arithmetischen Mittelwert zwischen der Anzahl der Verzögerungsabgriffe {Ns}, die in der ersten Periode {P1} gefunden wurden, und der Anzahl der Verzögerungsabgriffe {Nh}, die in der zweiten Periode {P2} gefunden wurden, und nimmt den berechneten arithmetischen Mittelwert als die Anzahl der Verzögerungsabgriffe {Nn} in der dritten Periode {P3} (Nn = (Ns + Nh)/2) an. Anschließend wird der normale Rahmen empfangen. Das heißt, in dem Empfänger 112 werden die Empfangsdaten {RXD} durch den Verzögerungsempfangstakt {RXC_D}, der durch die Verzögerungsaddiererschaltung 130 verzögert ist, in der die Anzahl der Verzögerungsabgriffe als Nn festgelegt ist, in das Register geladen.
• Bei der im Patentdokument 1 beschriebenen Technik sind die Zielperiodenschwellen (Zeitschwellen TS1 und TS2 in 6 von Patentdokument 1) und die Spannungsschwellen (Spannungsschwellen VS1 und VS2 in 7 von Patentdokument 1), die Grenzen zum Ändern der Verzögerung in dem Takterzeugungsabschnitt sein sollen, keine Grenzen, an denen die Daten korrekt geladen werden. Andererseits wird bei der Ausführungsform die Zeitgrenze, an der die Daten korrekt geladen werden, direkt unter Verwendung der CRC-Prüfschaltung gemessen und somit können Messfehler reduziert werden. Daher kann eine größere Zeitvorgabespanne als bei der Technik von Patentdokument 1 genutzt werden.
• <Abwandlungsbeispiele>
• Nachfolgend werden einige repräsentative Abwandlungsbeispiele der Ausführungsform erläutert. In der folgenden Beschreibung der Abwandlungsbeispiele können Komponenten mit ähnlichen Strukturen und Funktionen wie bei den in der obigen Ausführungsform beschriebenen mit den gleichen Symbolen wie in der obigen Ausführungsform bezeichnet werden. Die Beschreibung in der obigen Ausführungsform gilt für die Beschreibung der Komponenten innerhalb des technisch inkonsistenten Umfangs. Ein Teil der obigen Ausführungsform und eine Gesamtheit oder ein Teil der Abwandlungsbeispiele sind je nach Bedarf innerhalb des technisch inkonsistenten Umfangs umfänglich anwendbar.
• (Erstes Abwandlungsbeispiel)
• 8 ist ein Blockdiagramm einer Konfiguration von Halbleitervorrichtungen und eines Systems, das diese verwendet, gemäß einem ersten Abwandlungsbeispiel. 9 ist ein Blockdiagramm einer Konfiguration einer Steuerschaltung einer Sendetaktverzögerungsschaltung von 8.
• In der Ausführungsform umfassen die Halbleitervorrichtungen 100 und 200 die Verzögerungsaddiererschaltungen 130 und 230 für den Empfangstakt {RXC} und die Steuerschaltungen 140 und 240 davon. Im vorliegenden Abwandlungsbeispiel, wie es in 8 gezeigt ist, hingegen, umfasst die Halbleitervorrichtung 100 die Verzögerungsaddiererschaltung 130 für den Empfangstakt {RXC} und die Steuerschaltung 140 davon sowie eine Verzögerungsaddiererschaltung 150 für den Sendetakt {TXC} und eine Steuerschaltung 160 davon. Die Halbleitervorrichtung 200 umfasst nicht die Verzögerungsaddiererschaltung 230 für den Empfangstakt {RXC} und die Steuerschaltung 240 davon.
• Die Verzögerungsaddiererschaltung 150 empfängt den Sendetakt {TXC} aus der Taktlieferschaltung 120 in der Halbleitervorrichtung 100 und verzögert den Sendetakt {TXC} auf der Grundlage der von der Steuerschaltung 160 festgelegten Anzahlinformationen {CI} zum Verzögerungsabgriff und erzeugt den Verzögerungssendetakt {TXC_D}. Die Verzögerungsaddiererschaltung 150 hat eine ähnliche Konfiguration wie die Verzögerungsaddiererschaltung 130.
• Wie es in 9 dargestellt ist, umfasst die Steuerschaltung 160 einen Steuerblock (TXS) 161, einen Steuerblock (TXH) 162, einen Steuerblock (TXN) 163, einen Wähler 164 und einen Wähler 165.
• Der Steuerblock 161 bestätigt die Setzspanne der Sendedaten {TXD} für den Sendetakt {TXC} auf der Grundlage des Signals {CRE} und gibt die Anzahlinformationen {CI} zum Verzögerungsabgriff aus. Das CRC-Fehlersignal {CRE} wird von einer CRC-Prüfschaltung 212a in dem Empfänger 212 in der Halbleitervorrichtung 200 über den Sender 211 und den Empfänger 112 in der Halbleitervorrichtung 100 an die Steuerschaltung 160 geliefert. Der Steuerblock 161 führt den gleichen Betrieb wie der Steuerblock 141 in der Ausführungsform aus.
• Der Steuerblock 162 bestätigt die Haltespanne der Sendedaten {TXD} für den Sendetakt {TXC} auf der Grundlage des CRC-Fehlersignals {CRE} und gibt die Anzahlinformationen {CI} zum Verzögerungsabgriff aus. Der Steuerblock 162 führt den gleichen Betrieb wie der Steuerblock 142 in der Ausführungsform aus.
• Der Steuerblock 163 berechnet die Anzahlinformationen {CI} zum Verzögerungsabgriff des normalen Rahmens auf der Grundlage der von dem Steuerblock 161 gefundenen Anzahl der Verzögerungsabgriffe {Ns} und der von dem Steuerblock 162 gefundenen Anzahl der Verzögerungsabgriffe {Nh}. Der Steuerblock 163 führt den gleichen Betrieb wie der Steuerblock 143 in der Ausführungsform aus.
• Der Wähler 164 führt ein Umschalten zwischen den Ausgängen des Steuerblocks 161 und des Steuerblocks 162 durch. Der Wähler 165 führt ein Umschalten zwischen den Ausgängen des Steuerblocks 161 oder 162 und des Steuerblocks 163 durch. Wenn beispielsweise ein Steuersignal {b[ 1:0]} „10b“ ist, wird der Steuerblock 161 ausgewählt. Wenn das Steuersignal {b[1:0]} „11b“ ist, wird der Steuerblock 162 ausgewählt. Wenn das Steuersignal {b[1:0]} „00b“ ist, wird der Steuerblock 163 ausgewählt.
• Ein Verfahren zum Steuern von Verzögerungen des Empfangstakts {RXC} und des Sendetakts {TXC} der Halbleitervorrichtung 100 wird unter Bezugnahme auf 10 bis 12 beschrieben. 10 ist eine Darstellung beispielhafter Einstellungen der Zeit des Zeitgebers, des Steuersignals, der Empfangsschnittstellenperiode und der Sendeschnittstellenperiode in der ersten Halbleitervorrichtung von 8. 11 ist eine Darstellung beispielhafter Einstellungen der Zeit des Zeitgebers, des Steuersignals, der Empfangsschnittstellenperiode und der Sendeschnittstellenperiode in der zweiten Halbleitervorrichtung von 8. 12 ist ein Zeitdiagramm der Empfangsschnittstelle und der Sendeschnittstelle der ersten Halbleitervorrichtung in den beispielhaften Einstellungen von 10.
• Die Empfangsschnittstellenperiode {RXIF_P} der Halbleitervorrichtung 100 ist in die erste Periode {P1}, die zweite Periode {P2}, die dritte Periode {P3}, eine erste Übertragungsperiode {P1b} und eine zweite Übertragungsperiode {P2b} unterteilt. Die erste Periode {P1} dient zum Bestätigen der Setzspanne der Empfangsdaten {RXD}. Die zweite Periode {P2} dient zum Bestätigen der Setzspanne der Empfangsdaten {RXD}. Die dritte Periode {P3} dient zum Empfangen des normalen Rahmens der Empfangsdaten {RXD}. Die erste Übertragungsperiode {P1b} dient zum Senden des CRC-Prüfergebnisses zum Bestätigen der Setzspanne der Sendedaten. Die zweite Übertragungsperiode {P2b} dient zum Senden des CRC-Prüfergebnisses zum Bestätigen der Haltespanne der Sendedaten.
• Wie es zum Beispiel in 10 dargestellt ist, ist die Empfangsschnittstellenperiode {RXIF_P} zwischen der Startzeit (S_time) und der Endzeit (E_time) des Zeitgebers 113 als die erste Periode {P1}, die zweite Übertragungsperiode {P2b}, dritte Periode {P3 }, die zweite Periode {P2}, die erste Übertragungsperiode {P1b} oder die dritte Periode {P3} festgelegt.
• Wenn das Steuersignal {b[1:0]} „10b“ ist, wird der Steuerblock 141 so ausgewählt, dass die erste Periode {P1} festgelegt wird. Wenn das Steuersignal {b[1:0]} „11b“ ist, wird der Steuerblock 142 so ausgewählt, dass die zweite Periode {P2} festgelegt wird. Wenn das Steuersignal {b[1:0]} „00b“ ist, wird der Steuerblock 143 so ausgewählt, dass die dritte Periode {P3} festgelegt wird.
• Wenn das Steuersignal {b[1:0]} „01b“ ist, wird der Steuerblock 143 so ausgewählt, dass die erste Übertragungsperiode {P1b} oder die zweite Übertragungsperiode {P2b} festgelegt wird. Wenn das vorherige Steuersignal {b[1:0]} „10b“ ist, wird die zweite Übertragungsperiode {P2b} festgelegt. Wenn das vorherige Steuersignal {b[1:0]} „11b“ ist, wird die erste Übertragungsperiode {P1b} festgelegt.
• Das heißt, die Startzeit der ersten Periode {P1} ist tb0[n], während ihre Endzeit tb1[n] ist. Die Startzeit der zweiten Periode {P2}, die das Umschalten durchführt, ist tb3[n] und ihre Endzeit ist tb4[n]. Die dritte Periode {P3} besteht aus zwei Perioden und die Startzeit der ersten Periode ist tb2[n], während ihre Endzeit tb3[n] ist. Die Startzeit der zweiten Periode ist tb5[n], während ihre Endzeit tb0[n+1] ist. Die Startzeit der ersten Übertragungsperiode {P1b} ist tb4[n], während ihre Endzeit tb5[n] ist. Die Startzeit der zweiten Übertragungsperiode {P2b} ist tb1[n], während ihre Endzeit tb2[n] ist. Hier ist ein Begriff „n“ eine ganze Zahl größer oder gleich null und [n] gibt einen n-ten Zyklus an. Der Inhalt von 10 kann beispielsweise durch die CPU in dem Register in dem Planer 114 festgelegt werden.
• Die Sendeschnittstellenperiode {TXIF_P} der Halbleitervorrichtung 100 ist in eine erste Periode {P1a} zum Bestätigen der Setzspanne der Sendedaten, eine zweite Periode {P2a} zum Bestätigen der Haltespanne der Sendedaten und die dritte Periode {P3} zum Senden des normalen Rahmens der Sendedaten unterteilt.
• Wie es zum Beispiel in 10 gezeigt ist, ist die Sendeschnittstellenperiode {TXIF_P} zwischen der Startzeit (S_time) und der Endzeit (E_time) des Zeitgebers 113 als die zweite Periode {P2a}, die dritte Periode {P3}, die erste Periode {P1a} oder die dritte Periode {P3} festgelegt.
• Wenn das Steuersignal {b[1:0]} „10b“ ist, wird der Steuerblock 162 so ausgewählt, dass die zweite Periode {P2a} festgelegt wird. Wenn das Steuersignal {b[1:0]} „11b“ ist, wird der Steuerblock 161 so ausgewählt, dass die erste Periode {P1a} festgelegt wird. Wenn das Steuersignal {b[1:0]} „00b“ ist, wird der Steuerblock (TXN) 163 ausgewählt, so dass die dritte Periode {P3} festgelegt wird.
• Das heißt, die Startzeit der zweiten Periode {P2a} ist tb0[n], während ihre Endzeit tb1[n] ist. Die Startzeit der ersten Periode {P1a} ist tb3[n], während ihre Endzeit tb4[n] ist. Die dritte Periode {P3} besteht aus zwei Perioden und die Startzeit der ersten Periode ist tb2[n], während ihre Endzeit tb3[n] ist. Die Startzeit der zweiten Periode ist tb5[n], während ihre Endzeit tb0[n+1] ist.
• Aufgrund der Einstellungen von 10 empfangen und senden die Empfangsschnittstelle {RXIF} und eine Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 den in 12 dargestellten Rahmen. 12 zeigt einen Fall „n = 0 bis 1“.
• Die Einstellungsinformationen von 11 werden in dem Planer 214 festgelegt, damit die Halbleitervorrichtung 200 den durch die Halbleitervorrichtung 100 zu empfangenden Rahmen sendet und den durch die Halbleitervorrichtung 100 zu sendenden Rahmen empfängt. In diesem Fall ist die Empfangsschnittstellenperiode {RXIF_P} der Halbleitervorrichtung 100 die Sendeschnittstellenperiode {TXIF_P} der Halbleitervorrichtung 200. Die Sendeschnittstellenperiode {TXIF_P} der Halbleitervorrichtung 100 ist die Empfangsschnittstellenperiode {RXIF_P} der Halbleitervorrichtung 200.
• (tb0[0] bis tb1[0])
• Die Verarbeitung in der ersten Periode {P1} der Empfangsschnittstellenperiode {RXIF_P} und die Verarbeitung in der zweiten Periode {P2a} der Sendeschnittstellenperiode {TXIF_P} werden parallel durchgeführt oder eine von beiden wird früher durchgeführt.
• [RXIF_P: Erste Periode {P1}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen {FT0[0]}, durch den die Halbleitervorrichtung 100 die Setzspanne der Empfangsdaten {RXD} bestätigt. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 empfängt den Rahmen {FTO[0]}.
• [TXIF_P: Zweite Periode {P2a}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 sendet einen Rahmen {FT1[0]}, durch den die Haltespanne der Sendedaten {TXD} bestätigt wird. Eine Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 200 empfängt den Rahmen {FT1[0]}. Die Halbleitervorrichtung 200 bestätigt, ob der Rahmen {FT1[0]} ohne CRC-Fehler empfangen werden kann. Das heißt, in dem Empfänger 212 werden die Empfangsdaten {RXD} durch den verzögerten Empfangstakt {RXC_D} in das Register geladen. Die CRC-Prüfschaltung 212a prüft, ob die in das Register geladenen Daten den Fehler (CRC-Fehler) enthalten. Wenn sie beispielsweise den CRC-Fehler enthalten, wird „CRE = 1“ gesetzt, und wenn sie keinen CRC-Fehler enthalten, wird „CRE = 0“ gesetzt.
• (tb1[0] bis tb2[0])
• [RXIF_P: Zweite Übertragungsperiode {P2b}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen {FT2[0]}, um das CRC-Prüfergebnis zum Bestätigen der Haltespanne der Sendedaten {TXD} zu senden. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 empfängt den Rahmen {FT2[0]}. Die Halbleitervorrichtung 100 bestätigt die Haltespanne der Sendedaten auf der Grundlage des empfangenen CRC-Prüfergebnisses.
• (tb2[0] bis tb3[0])
• Die Einstellungsverarbeitung der Anzahl von Verzögerungsabgriffen in der dritten Periode {P3} der Empfangsschnittstellenperiode {RXIF_P} und die Einstellungsverarbeitung der Anzahl von Verzögerungsabgriffen in der dritten Periode {P3} der Sendeschnittstellenperiode {TXIF_P} werden parallel durchgeführt oder eine von ihnen wird früher durchgeführt.
• [RXIF_P: Dritte Periode {P3}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet normale Rahmen {FOr, F1r} der Empfangsdaten {RXD}, die von der Halbleitervorrichtung 100 empfangen werden sollen. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 empfängt die normalen Rahmen {FOr, F1r}.
• [TXIF_P: Dritte Periode {P3}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 sendet normale Rahmen {F0t, F1t} der Sendedaten {TXD}. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 200 empfängt die normalen Rahmen {F0t, F1t}.
• (tb3[0] bis tb4[0])
• Die Verarbeitung in der zweiten Periode {P2} der Empfangsschnittstellenperiode {RXIF_P} und die Verarbeitung in der ersten Periode {P1a} der Sendeschnittstellenperiode {TXIF_P} werden parallel durchgeführt oder eine von beiden wird früher durchgeführt.
• [RXIF_P: Zweite Periode {P2}]
• Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 empfängt einen Rahmen {FT3[0]}, um die Haltespanne der Empfangsdaten {RXD} zu bestätigen.
• [TXIF_P: Erste Periode {P1a}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 sendet einen Rahmen {FT4[0]}, um die Setzspanne der Sendedaten {TXD} zu bestätigen. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 200 empfängt den Rahmen {FT4[0]}. Die Halbleitervorrichtung 200 bestätigt, ob der Rahmen {FT4[0]} ohne CRC-Fehler empfangen werden kann. Das heißt, in dem Empfänger 212 werden die Empfangsdaten {RXD} durch den verzögerten Empfangstakt {RXC_D} in das Register geladen. Die CRC-Prüfschaltung 212a prüft, ob die in das Register geladenen Daten den Fehler (CRC-Fehler) enthalten. Wenn sie den CRC-Fehler enthalten, wird beispielsweise „CRE = 1“ gesetzt. Wenn sie den CRC-Fehler nicht enthalten, wird „CRE = 0“ gesetzt.
• (tb4[0] bis tb5[0])
• [RXIF_P: Erste Übertragungsperiode {P1b}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen {FT5[0]}, um das CRC-Prüfergebnis zum Bestätigen der Haltespanne der Sendedaten zu senden. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 empfängt den Rahmen {FT5[0]}. Die Halbleitervorrichtung 100 bestätigt die Setzspanne der Sendedaten auf der Grundlage des empfangenen CRC-Prüfergebnisses.
• (tb5[0] bis tb0[1]): Dritte Periode {P3}
• Die Einstellungsverarbeitung der Anzahl von Verzögerungsabgriffen in der dritten Periode {P3} der Empfangsschnittstellenperiode {RXIF_P} und die Einstellungsverarbeitung der Anzahl von Verzögerungsabgriffen in der dritten Periode {P3} der Sendeschnittstellenperiode {TXIF_P} werden parallel durchgeführt oder eine von ihnen wird früher durchgeführt.
• [RXIF_P: Dritte Periode {P3}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet normale Rahmen {F2r, F3r} der Empfangsdaten {RXD}, die von der Halbleitervorrichtung 100 empfangen werden sollen. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 empfängt die normalen Rahmen {F2r, F3r}.
• [TXIF_P: Dritte Periode {P3}]
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 sendet normale Rahmen {F2t, F3t} der Sendedaten {TXD}. Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 200 empfängt die normalen Rahmen {F2t, F3t}.
• Die Operationen in den Perioden {tb0[1] bis tb1[1]}, {tb1[1] bis tb2[1]}, {tb2[1] bis tb3[1]}, {tb3[1] bis tb4[1]}, {tb4[1] bis tb5[1]} und {tb5[1] bis tb0[2]} ähneln den Operationen in den Perioden {tb0[0] bis tb1[0]}, {tb1[0] bis tb2[0]}, {tb2[0] bis tb3[0]}, {tb3[0] bis tb4[0]}, {tb4[0] bis tb5[0]} und {tb5[0] bis tb0[1]}.
• Das Verfahren zum Festlegen der Anzahl von Verzögerungsabgriffen der Verzögerungsaddiererschaltung 130 für den Empfangstakt {RXC} ähnelt dem der Ausführungsform. Im Folgenden wird ein Verfahren zum Festlegen der Anzahl von Verzögerungsabgriffen der Verzögerungsaddiererschaltung 150 für den Sendetakt {TXC} beschrieben.
• Ein Verfahren zum Festlegen der Anzahl von Verzögerungsabgriffen durch Bestätigung der Setzspanne, die in der ersten Periode {P1a} und der ersten Übertragungsperiode {P1b} durchgeführt wird, wird unter Bezugnahme auf 13 und 14 beschrieben. 13 ist ein Ablaufdiagramm der Verarbeitung in der ersten Periode. 14 ist ein Ablaufdiagramm der Verarbeitung in der ersten Übertragungsperiode.
• Zunächst wird die Verarbeitung in der ersten Periode {P1a} beschrieben.
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 sendet einen Rahmen {FT4[n]}.
• Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 200 beendet den Empfang des Rahmens {FT4[n]} und wartet auf ein Ereignis (Schritt S31).
• Es wird bestätigt, ob der Rahmen {FT4[n]} ohne CRC-Fehler empfangen werden kann. Das heißt, in dem Empfänger 212 werden die Empfangsdaten {RXD} durch den verzögerten Empfangstakt [RXC_D] in das Register geladen. Die CRC-Prüfschaltung 212a prüft, ob die in das Register geladenen Daten den Fehler (CRC-Fehler) enthalten (Schritt S32).
• Wenn sie keinen CRC-Fehler enthalten, setzt die CRC-Prüfschaltung 212a „CRE = 1“ (Schritt S33). Wenn sie den CRC-Fehler enthalten, setzt die CRC-Prüfschaltung 212a „CRE = 0“ (Schritt S34).
• Als Nächstes wird die Verarbeitung in der ersten Übertragungsperiode {P1b} beschrieben.
• Die Sendeschnittstelle [TXIF] der Halbleitervorrichtung 200 sendet einen Rahmen {FT5[n]}. Der Rahmen {FT5[n]} enthält ein Prüfergebnis (Inhalt des CRC-Fehlersignals {CRE}) der CRC-Prüfschaltung 212a.
• Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 beendet den Empfang des Rahmens {FT5[n]} und wartet auf ein Ereignis (Schritt S41).
• Der Steuerblock 161 bestätigt das CRC-Fehlersignal {CRE} (Schritt S42).
• Der Steuerblock 161 ändert die Anzahl der Verzögerungsabgriffe (Nt) auf der Grundlage des CRC-Fehlersignals {CRE}. Wenn der CRC-Fehler auftritt (der Fall „CRE = 1“), erhöht der Steuerblock 161 die Anzahl der Verzögerungsabgriffe (Nt) um eins (Nt ← Nt + 1), um die Verzögerung der Taktleitung zu erhöhen (Schritt S43)..
• Wenn der CRC-Fehler nicht auftritt (der Fall „CRE = 0“, verringert der Steuerblock 161 die Anzahl der Verzögerungsabgriffe um eins (Nt ← Nt - 1), um die Verzögerung der Taktleitung zu verringern (Schritt S44).
• Somit bestimmt der Steuerblock 161 die Anzahl der Verzögerungsabgriffe, die keinen CRC-Fehler verursacht und die um eins größer ist als die Anzahl der Verzögerungsabgriffe, die den CRC-Fehler verursacht. Die Anzahl der Verzögerungsabgriffe wird als Ns ausgedrückt.
• Ein Verfahren zum Festlegen der Anzahl von Verzögerungsabgriffen durch Bestätigung der Haltespanne, die in der zweiten Periode {P2a} und der zweiten Übertragungsperiode {P2b} durchgeführt wird, wird unter Bezugnahme auf 15 und 16 beschrieben. 15 ist ein Ablaufdiagramm der Verarbeitung in der zweiten Periode. 16 ist ein Ablaufdiagramm der Verarbeitung in der zweiten Übertragungsperiode.
• Zunächst wird die Verarbeitung in der zweiten Periode {P2a} beschrieben.
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 100 sendet einen Rahmen {FT1[n]}.
• Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 200 empfängt den Rahmen {FT1[n]} und wartet auf ein Ereignis (Schritt S51).
• Es wird bestätigt, ob der Rahmen {FT1[n]} ohne CRC-Fehler empfangen werden kann. Das heißt, in dem Empfänger 212 werden die Empfangsdaten {RXD} durch den verzögerten Empfangstakt {RXC_D} in das Register geladen. Die CRC-Prüfschaltung 212a prüft, ob die in das Register geladenen Daten den Fehler (CRC-Fehler) enthalten (Schritt S52).
• Wenn sie keinen CRC-Fehler enthalten, setzt die CRC-Prüfschaltung 212a „CRE = 1“ (Schritt S53). Wenn sie den CRC-Fehler enthalten, setzt die CRC-Prüfschaltung 212a „CRE = 0“ (Schritt S54).
• Als Nächstes wird die Verarbeitung in der zweiten Übertragungsperiode {P2b} beschrieben.
• Die Sendeschnittstelle {TXIF} der Halbleitervorrichtung 200 sendet einen Rahmen {FT2[n]}. Der Rahmen {FT2[n]} enthält ein Prüfergebnis (Inhalt des CRC-Fehlersignals {CRE}) der CRC-Prüfschaltung 212a.
• Die Empfangsschnittstelle {RXIF} der Halbleitervorrichtung 100 beendet den Empfang des Rahmens {FT2[n]} und wartet auf ein Ereignis (Schritt S61).
• Der Steuerblock 162 bestätigt das CRC-Fehlersignal {CRE} (Schritt S62).
• Der Steuerblock 162 ändert die Anzahl der Verzögerungsabgriffe (Nt) auf der Grundlage des CRC-Fehlersignals {CRE}. Wenn der CRC-Fehler auftritt (der Fall „CRE = 1“), verringert der Steuerblock 162 die Anzahl der Verzögerungsabgriffe (Nt) um eins (Nt ← Nt - 1), um die Verzögerung der Taktleitung zu verringern (Schritt S63)..
• Wenn der CRC-Fehler nicht auftritt (der Fall „CRE = 0“), erhöht der Steuerblock 162 die Anzahl der Verzögerungsabgriffe (Nt) um eins (Nt ← Nt + 1), um die Verzögerung der Taktleitung zu erhöhen (Schritt S64).
• Somit bestimmt der Steuerblock 162 die Anzahl der Verzögerungsabgriffe, die keinen CRC-Fehler verursacht und die um eins kleiner ist als die Anzahl der Verzögerungsabgriffe, die den CRC-Fehler verursacht. Die Anzahl der Verzögerungsabgriffe wird als Nh ausgedrückt.
• Das Verfahren zum Festlegen der Anzahl der Verzögerungsabgriffe in der dritten Periode {P3} wird beschrieben.
• Die Anzahl der von dem Steuerblock 161 in der ersten Periode {P1a} und der ersten Übertragungsperiode {P1b} gefundenen Verzögerungsabgriffe wird als Ns ausgedrückt. Die Anzahl der von dem Steuerblock 162 in der zweiten Periode {P2a} und der zweiten Übertragungsperiode {P2b} gefundenen Verzögerungsabgriffe wird als Nh ausgedrückt. Das von dem Steuerblock 163 berechnete arithmetische Mittel zwischen Ns und Nh wird als Anzahl der Verzögerungsabgriffe (Nn) in der dritten Periode {P3} ausgedrückt (Nn = (Ns + Nh)/2). Anschließend wird der normale Rahmen gesendet. Das heißt, in dem Empfänger 212 in der Halbleitervorrichtung 200 werden die Empfangsdaten {RXD} durch den Verzögerungsempfangstakt {RXC_D}, der durch die Verzögerungsaddiererschaltung 150 mit der auf Nn festgelegten Anzahl von Verzögerungsabgriffen verzögert wird, in das Register geladen.
• Um in der Ausführungsform eine Verzögerung der bidirektionalen (Empfangsrichtung und Senderichtung) PCB 300 aufzuheben, sind die Verzögerungsaddiererschaltungen 130 und 230 und die Steuerschaltungen 140 und 240 für den Empfangstakt auf den Halbleitervorrichtungen 100 bzw. 200 montiert, die für die bidirektionale Kommunikation bestimmt sind. Andererseits kann in dem vorliegenden Abwandlungsbeispiel die Verzögerung der bidirektionalen PCB 300 auch dann aufgehoben werden, wenn die Verzögerungsaddiererschaltung 130 für den Empfangstakt, die Verzögerungsaddiererschaltung 150 für den Sendetakt, die Steuerschaltung 140 und die Steuerschaltung 160 nur auf einer der Halbleitervorrichtungen, beispielsweise der Halbleitervorrichtung 100, montiert sind.
• Somit kann die Verzögerung der PCB auf dem bidirektionalen Kommunikationspfad aufgehoben werden, indem lediglich eine neu hinzugefügte Halbleitervorrichtung durch die Hardware, die dem vorliegenden Abwandlungsbeispiel entspricht, ersetzt wird, ohne dass ein Ersetzung durch die Hardware der Halbleitervorrichtung in dem vorhandenen Netzsystem erfolgt.
• (Zweites Abwandlungsbeispiel)
• 17 ist ein Blockdiagramm einer Konfiguration von Halbleitervorrichtungen und eines Systems, das diese verwendet, gemäß einem zweiten Abwandlungsbeispiel.
• In dem ersten Abwandlungsbeispiel umfasst die Halbleitervorrichtung 100 die Steuerschaltung 140 der Verzögerungsaddiererschaltung 130 für den Empfangstakt {RXC} und die Steuerschaltung 160 der Verzögerungsaddiererschaltung 150 für den Sendetakt {TXC}. Andererseits umfasst die Halbleitervorrichtung 100 in dem zweiten Abwandlungsbeispiel eine CPU 170, einen Unterbrechungs-Controller (INTC) 180 und Register (REG) 190r, 190t anstelle der Steuerschaltungen 140 und 160. Die Halbleitervorrichtung 100 umfasst ferner einen Speicher, der zum Speichern von Programmen oder Daten ausgelegt ist, die von der CPU 170 ausgeführt werden sollen. Eine CPU, ein Speicher und ein Unterbrechungs-Controller, die in der MCU bereitgestellt sind, können verwendet werden, wenn die Halbleitervorrichtung 100 eine MCU ist.
• In dem vorliegenden Abwandlungsbeispiel werden die Funktionen der Steuerschaltungen 140 und 160 gemäß dem ersten Abwandlungsbeispiel von der CPU 170, dem Unterbrechungs-Controller 180 und den Registern 190r, 190t ausgeführt. Somit kann die Hardware ohne Weiteres entworfen werden.
• Der Planer 114 liefert das Steuersignal ζb[1:0]} an den Unterbrechungs-Controller 180, und der Unterbrechungs-Controller 180 liefert eine Unterbrechungsanforderung basierend auf dem Steuersignal ζb[1:0]} an die CPU 170. Die CPU 170 führt eine ähnliche Verarbeitung wie die Steuerschaltungen 140 und 160 gemäß dem ersten Abwandlungsbeispiel auf der Grundlage der Unterbrechungsanforderung, des Prüfergebnisses (CRC-Fehlersignals {CRE}) der CRC-Prüfschaltung 212a aus dem Empfänger 112 und des Prüfergebnisses (CRC-Fehlersignal {CRE}) der CRC-Prüfschaltung 112a durch. Die CPU 170 gibt dann die Anzahl der Verzögerungsabgriffe an die Register 190r und 190t aus. Somit wird die Anzahl der Verzögerungsabgriffe in den Verzögerungsaddiererschaltungen 130 und 150 festgelegt.
• Vorstehend wurde die Offenbarung der Erfinder der vorliegenden Erfindung anhand der Ausführungsformen und Abwandlungsbeispiele konkret beschrieben. Es versteht sich jedoch, dass die vorliegende Offenbarung nicht auf die vorstehenden Ausführungsformen und Abwandlungsbeispiele beschränkt ist und im Rahmen der vorliegenden Erfindung verschiedene Abwandlungen vorgenommen werden können.
• ZITATE ENTHALTEN IN DER BESCHREIBUNG
• Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
• Zitierte Patentliteratur
• JP 2022185334 [0001]
• JP 201445266 [0005, 0006]

Claims (12)

1. Halbleitervorrichtung, die umfasst: eine Kommunikationsvorrichtung für drahtgebundene Kommunikation; eine Verzögerungsaddiererschaltung, die den Verzögerungsbetrag eines Takts anpassen kann, der von der Kommunikationsvorrichtung empfangen oder gesendet werden soll; und eine Steuerschaltung, die den Verzögerungsbetrag der Verzögerungsaddiererschaltung steuert, wobei die Kommunikationsvorrichtung konfiguriert ist zum Festlegen einer Empfangsperiode oder einer Sendeperiode eines normalen Rahmens und einer Empfangsperiode oder einer Sendeperiode eines Prüfrahmens im Zeitmultiplex, und Bestätigen der Zeitvorgabespannen des Setzens und Haltens zwischen Daten und einem Takt in der Empfangsperiode oder in der Sendeperiode des Prüfrahmens, und die Steuerschaltung konfiguriert ist, den Betrag der Verzögerung in dem normalen Rahmen basierend auf einem Bestätigungsergebnis der Zeitvorgabespannen festzulegen.
2. Halbleitervorrichtung nach Anspruch 1, wobei die Kommunikationsvorrichtung konfiguriert ist, die Zeitvorgabespannen durch Prüfen, ob in den zu empfangenden oder zu sendenden Daten in dem Prüfrahmen ein Fehler auftritt, zu bestätigen.
3. Halbleitervorrichtung nach Anspruch 1, wobei die Steuerschaltung konfiguriert ist zum Inkrementieren einer ersten Anzahl von Verzögerungsabgriffen der Verzögerungsaddiererschaltung, wenn ein Fehler in Daten detektiert wird, die in einem ersten Rahmen zum Bestätigen der Setzspanne in dem Prüfrahmen empfangen oder gesendet werden sollen, und Dekrementieren der ersten Anzahl von Verzögerungsabgriffen, wenn der Fehler in Daten, die in dem ersten Rahmen empfangen oder gesendet werden sollen, nicht detektiert wird.
4. Halbleitervorrichtung nach Anspruch 3, wobei die Steuerschaltung konfiguriert ist zum Inkrementieren einer zweiten Anzahl von Verzögerungsabgriffen der Verzögerungsaddiererschaltung, wenn ein Fehler in Daten detektiert wird, die in einem zweiten Rahmen zum Bestätigen der Haltespanne in dem Prüfrahmen empfangen oder gesendet werden sollen, und Dekrementieren der zweiten Anzahl von Verzögerungsabgriffen, wenn der Fehler in Daten, die in dem zweiten Rahmen empfangen oder gesendet werden sollen, nicht detektiert wird.
5. Halbleitervorrichtung nach Anspruch 4, wobei die Steuerschaltung konfiguriert ist zum Berechnen eines arithmetischen Mittels zwischen der ersten Anzahl von Verzögerungsabgriffen und der zweiten Anzahl von Verzögerungsabgriffen, und Festlegen des arithmetischen Mittels als die Anzahl der Verzögerungsabgriffe der Verzögerungsaddiererschaltung in dem normalen Rahmen.
6. Halbleitervorrichtung nach Anspruch 5, wobei die Kommunikationsvorrichtung konfiguriert ist, ein Steuersignal zu erzeugen, das eine Periode von zeitlich unterteilten Perioden angibt, und die Steuerschaltung konfiguriert ist, eine Erzeugung der ersten Anzahl von Verzögerungsabgriffen, eine Erzeugung der zweiten Anzahl von Verzögerungsabgriffen oder eine Erzeugung der Anzahl von Verzögerungsabgriffen der Verzögerungsaddiererschaltung in dem normalen Rahmen auf der Grundlage des Steuersignals durchzuführen.
7. Halbleitervorrichtung nach Anspruch 4, wobei die Kommunikationsvorrichtung eine Fehlerdetektionsschaltung für in dem normalen Rahmen zu empfangende Daten umfasst, und die Kommunikationsvorrichtung konfiguriert ist, den Fehler in dem ersten Rahmen und in dem zweiten Rahmen unter Verwendung der Fehlerdetektionsschaltung zu detektieren.
8. Halbleitervorrichtung nach Anspruch 7, wobei die Fehlerdetektionsschaltung eine CRC-Prüfschaltung gemäß IEEE-802.3-Standard ist.
9. Halbleitervorrichtung nach Anspruch 4, wobei der Fehler der in dem ersten Rahmen und in dem zweiten Rahmen zu sendenden Daten unter Verwendung einer Fehlerdetektionsschaltung detektiert wird, die in einer Halbleitervorrichtung einer Kommunikationspartei enthalten ist.
10. Halbleitervorrichtung nach Anspruch 6, wobei die Steuerschaltung einen Steuerblock, der aus mehreren Hardware-Elementen ausgebildet ist, die die Verzögerungsaddiererschaltung steuern, und einen Wähler, der aus Hardware ausgebildet ist, umfasst, und die Verzögerungsaddiererschaltung durch den von dem Wähler ausgewählten Steuerblock gesteuert wird.
11. Halbleitervorrichtung nach Anspruch 6, wobei die Steuerschaltung eine CPU und einen Speicher, der von der CPU auszuführende Software speichert, umfasst, und die Verzögerungsaddiererschaltung durch die von der CPU ausgeführte Software gesteuert wird.
12. Verzögerungssteuerverfahren in einer Halbleitervorrichtung, die eine Kommunikationsvorrichtung für drahtgebundene Kommunikation und eine Verzögerungsaddiererschaltung, die einen Verzögerungsbetrag eines von der Kommunikationsvorrichtung zu empfangenden oder zu sendenden Takts anpassen kann, umfasst, wobei das Verfahren die folgenden Schritte umfasst: Festlegen einer Empfangsperiode oder einer Sendeperiode eines normalen Rahmens und einer Empfangsperiode oder einer Sendeperiode eines Prüfrahmens im Zeitmultiplex; Überprüfen der Zeitvorgabespannen des Setzens und Haltens zwischen Daten und einem Takt in der Empfangsperiode oder der Sendeperiode des Prüfrahmens; und Festlegen des Betrags der Verzögerung in dem normalen Rahmen basierend auf einem Bestätigungsergebnis der Zeitvorgabespannen.

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