DE202004020988U1

DE202004020988U1 - Taktsynchronisations ("CDR")-Schaltkreis und Vorrichtung für Daten variabler Frequenz

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Publication number: DE202004020988U1
Application number: DE202004020988U
Authority: DE
Original assignee: Rambus Inc
Current assignee: Rambus Inc
Priority date: 2003-09-30
Filing date: 2004-09-28
Publication date: 2006-06-08
Anticipated expiration: 2014-09-29
Also published as: US7668271B2; US20050069071A1; EP1709728A2; US8130891B2; WO2005034355A2; US20100150290A1; JP2007520913A; WO2005034355A3

Abstract

Schaltkreis umfassend:
einen Taktschaltkreis geeignet zum Generieren eines Taktsignals als Antwort auf eine einstellbare Phasenschrittweite; und
einen Abtaster, der mit dem Taktschaltkreis gekoppelt ist, geeignet zum auf das Taktsignal antwortenden Empfangen eines Datensignals mit einer variablen Datenbitrate.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf Datenübertragungssysteme und insbesondere seriell verbundene Systeme.
HINTERGRUND DER ERFINDUNG
Ein serielles Datensystem besteht aus einem Übertragungsschaltkreis zum Übertragen von Datenbits über eine serielle Verbindung zu einem Empfangsschaltkreis. In einem seriellen Datensystem wird die timing Information zum Abtasten des eingehenden Datensignals in den Datenstrom eingebettet. Zum Erhalten einer Zeit zum Abtasten oder Takten des eingehenden Taktsignals beinhalten die meisten Empfangsschaltkreise eine Taktsynchronisations- („CDR") Schaltkreis zum Synchronisieren eines Abtasttaktes mit den eingehenden Daten. Ein CDR-Schaltkreis achtet aktiv auf Übergänge in den eingehenden Daten und richtet ein Abtastaktsignal bezüglich der Phase nach den eingehenden Datenübergängen aus, um maximale Setup-Halte-Zeitspannen zu schaffen.
Ein CDR-Schaltkreis ist typischerweise zuständig für das Folgen (tracking) eingehender Daten über einen Bereich von Bitraten. Jedenfalls können die Bitraten der eingehenden Daten anders sein als die Frequenz des Abtasttaktes. Darüber hinaus können die Bitraten der eingehenden Daten im Vergleich zu der Abtasttaktfrequenz mit der Zeit variieren. Beispielsweise kann die Bitrate eines eingehenden Datensignals sich im Bereich zwischen 1,50045 GHz und 1,49955 GHz zu jeder bestimmten Zeit bewegen. Mit anderen Worten muss ein CDR-Schaltkreis ein Datensignal folgen, das eine Bitrate von ungefähr 1,5 GHz ± 300 Teilen pro Million („ppm") aufweist.
Deshalb ist es wünschenswert, einen Schaltkreis wie beispielsweise einen CDR-Schaltkreis, eine Vorrichtung und ein Verfahren zu schaffen, die geeignet sind, ein Abtasttaktsignal mit eingehenden Daten selbst dann zu synchronisieren, wenn solche eingehenden Daten eine hohe, variable Datenbitrate aufweisen.
KURZE BESCHREIBUNG DER FIGUREN
1 ist ein Blockdiagramm, das einen CDR-Schaltkreis entsprechend eine Ausführungsform der vorliegenden Erfindung darstellt.
2 ist ein Diagramm, das eine Phasendrift zwischen einem Datensignal und einem Taktsignal darstellt, die von dem Datensignal unter Verwendung eines CDR-Schaltkreises entsprechend eine Ausführungsform der vorliegenden Erfindung erhalten wurde.
3 ist ein Diagramm, das die Schwankungshöhe eines CDR-Schaltkreises entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt.
4 ist ein Diagramm, das eine verringerte Schwankungshöhe bei Verwendung eines CDR-Schaltkreises mit einem Unterdrückungsschaltkreis entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt.
5 ist ein Blockdiagramm, das einen Unterdrückungsschaltkreis entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt.
6 stellt eine maximale Schwankung nach oben und maximale Schwankung nach unten entsprechend einer Ausführungsform der vorliegenden Erfindung dar.
7 stellt eine PPM-Anzeige und Zähler/Addierer entsprechend einer Ausführungsform der vorliegenden Erfindung dar.
8 ist ein Zustandsautomatendiagramm für einen Anzeiger entsprechend einer Ausführungsform der vorliegenden Erfindung.
9 stellt dar, wenn die Anzahl der Up-Signale die Anzahl der Down-Signale für ein Signal variabler Datenbitrate mit einem hohen „ppm" entsprechend einer Ausführungsform der vorliegenden Erfindung übersteigen.
10 stellt einen Mittelungsschaltkreis entsprechend einer Ausführungsform der vorliegenden Erfindung dar.
11 stellt eine Vorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung dar.
12 stellt ein Verfahren entsprechend einer Ausführungsform der vorliegenden Erfindung dar.
DETAILLIERTE BESCHREIBUNG
In einer Ausführungsform der vorliegenden Erfindung beinhaltet ein Schaltkreis, wie beispielsweise ein CDR-Schaltkreis, einen Abtaster, um als Antwort auf ein Dclk-Taktsignal ein Datensignal mit einer Variablen Datenbitrate zu erhalten. Ein Taktschaltkreis ist mit dem Abtaster gekoppelt und generiert das Dclk-Taktsignal als Antwort auf ein Phaseneinstellsignal. Eine Phaseneinstellsteuerung generiert das Phaseneinstellsignal als Antwort auf ein Phaseneinstellschrittweitensignal. Der Wert des Phaseneinstellschrittweitensignals hängt von der Phasendifferenz zwischen dem Datensignal und dem Dclk-Taktsignal ab.
In einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet der Taktschaltkreis Unterdrückungslogik, die mit ersten, zweiten und dritten Stufen eines CDR-Schaltkreises gekoppelt ist und dazu in der Lage ist, das auf die Ausgangssignale der ersten und zweiten Stufe antwortende Phaseneinstellsignal zu halten.
In einer weiteren Ausführungsform der vorliegenden Erfindung erfasst ein Anzeiger die variable Datenbitrate und ein Zähler stellt die Phaseneinstellschrittweite für das Phaseneinstellsignal ein.
In einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet der Taktschaltkreis Unterdrückungslogik, den Anzeiger und den Zähler.
In einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet der Taktschaltkreis einen Mittelungsschaltkreis, um für einen vorbestimmten Zeitraum ein auf den Durchschnitt des ersten und zweiten Phaseneinstellsignals antwortendes Phaseneinstellsignal auszugeben.
1 stellt einen CDR-Schaltkreis 100 dar mit einer Phaseneinstellschrittweitenlogik 130 zum Bestimmen einer Phaseneinstellschrittweite entsprechend einer Ausführungsform der vorliegenden Erfindung. Der CDR-Schaltkreis 100 ist in der Lage, einem Datensignal 120 mit einer variablen Datenbitrate oder variab len Frequenz (auch bekannt als Spreizspektrum) zu folgen. In einer Ausführungsform der vorliegenden Erfindung hat das Datensignal 120 eine Bitrate die eine feste Differenz bezogen auf das Dclk-Taktsignal 125a aufweist. In einer weiteren Ausführungsform der vorliegenden Erfindung weist das Datensignal 120 eine Datenbitrate auf, die entsprechend des Dclk-Taktsignals 125a kontinuierlich in einem Bereich von Datenbitraten variiert.
In einer Ausführungsform der vorliegenden Erfindung ist der CDR-Schaltkreis 100 in der Lage, einem Datensignal 120 zu folgen, das um ungefähr 0 ppm bis ungefähr 5000 ppm von einem Dclk-Taktsignal 125a variiert. Ausführungsformen des CDR-Schaltkreises 100 und der Phaseneinstellschrittweitenlogik 130 sind in den 5, 7, 8 und 10 gezeigt und unten im Detail beschrieben. Somit, wie hier beschrieben wird, ist der CDR-Schaltkreis 100 in der Lage, einem eingehenden Datensignal 120 zu folgen, das eine breite Variation in der Datenbitrate oder der Datenphasendrift (ppm) aufweist in dem er eine Phaseneinstellschrittweite einstellt.
In einer Ausführungsform der vorliegenden Erfindung gibt die Phaseneinstellschrittweitenlogik 130, die von der ppm und dem letzten Auf/Ab-Signal 122 abhängt, ein Schrittweitensignal 127 aus, das den Betrag und die Richtung der Schrittweite anzeigt. In einer Ausführungsform der vorliegenden Erfindung bestimmt die Phaseneinstellschrittweitenlogik 130 die ppm des Datensignals 120 entsprechend dem Dclk-Taktsignal 125a in Abhängigkeit von einer Mehrzahl von Auf/Ab-Signalen, die über einen Zeitraum empfangen wurden.
Beispielsweise wird, wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 viel größer als Null ist und das letzte Auf/Ab-Signal ein Aufsignal ist, ein Schrittweitensignal 127 ausgegeben, das einen Nullwechsel in dem Betrag und eine Null in der Richtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 größer als Null ist und das letzte Auf/Ab-Signal ein Aufsignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 1 und eine Aufwärtsrichtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 Null ist und das letzte Auf/Ab-Signal ein Aufsignal ist, wird ein Schrittweitensignal 127 ausgegeben, dass einen Betragszähler 2 und eine Aufwärtsrichtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 kleiner als Null ist und das letzte Auf/Ab-Signal ein Aufsignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 3 und eine Aufwärtsrichtung anzeigt. Wenn die Phaseeinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignal 120 viel kleiner als Null ist und das letzte Auf/Ab-Signal ein Aufsignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 4 und eine Aufwärtsrichtung anzeigt.
Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 viel größer als Null ist und das letzte Auf/Ab-Signal ein Absignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 4 und eine Abwärtsrichtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 größer ist als Null und das letzte Auf/Ab-Signal ein Absignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 3 und eine Abwärtsrichtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 Null ist, und das letzte Auf/Ab-Signal ein Absignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 2 und eine Abwärtsrichtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 kleiner ist als Null und das letzte Auf/Ab-Signal ein Absignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 1 und eine Abwärtsrichtung anzeigt. Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass die ppm des Datensignals 120 viel kleiner als Null ist und das letzte Auf/Ab-Signal ein Absignal ist, wird ein Schrittweitensignal 127 ausgegeben, das einen Betragszähler 0 und eine Abwärtsrichtung anzeigt.
Wenn die Phaseneinstellschrittweitenlogik 130 erfasst, dass das letzte Auf/Ab-Signal ein Signal ohne Übergang ist, oder kein Auf- oder Absignal empfangen wurde, (wird) ein Schrittweitensignal 127, das eine Betragsänderung von Null und keine Änderung in der Richtung ungeachtet der ppm des Datensignals 120 anzeigt (ausgegeben).
In einer Ausführungsform der vorliegenden Erfindung entspricht eine Änderung des Betragszählers um 4 dem vierfachen Betragszähler 1. Dieses gilt in gleicher Weise für Änderungen des Betragszählers 3 und 2.
Der CDR-Schaltkreis 100 beinhaltet einen Abtaster 110, der ein Datensignal 120 als Antwort auf ein Dclk-Taktsignal 125a erhält, das durch den Abtasttaktphaseneinsteller 118 bereitgestellt wird. Ein Seriell-Parallel-Wandler 141 empfängt serielle Daten 140a und serielle Randdaten 140b vom dem Abtaster 110 und gibt bei jedem Updatezyklus N Bits von Daten 121a und N Bits von Randdaten 121b in einem parallelen Format an den Phasendetektor 112. Die Updaterate ist die Rate oder Frequenz bei der das (Phaseneinstell-) Schrittweitensignal 127 neu berechnet wird oder neu erzeugt wird. Ein Updatezyklus ist der Zeitbereich zwischen neu berechnen oder neu generieren des Ausgangs der Komponenten (beispielsweise des Seriell-Parallel-Wandlers 141, Phasendetektors 112, Phaseneinstellsteuerung 114, und Phaseneinstellschrittweitenlogik 130) durch den der Div-Takt 129 getaktet wird. Der Phasendetektor 112 verwendet dann N Bits der Daten 121a und das letzte Bit des vorherigen N-Bitupdatezyklus (für insgesamt N + 1 Datenbits) zusammen mit N Bits von Randdaten 121b, um die Ausgaben auf, abwärts oder kein Übergang („Auf/Ab") Signal 122 für eine Phaseneinstellschrittweitenlogik 130 zu erzeugen. In einer alternativen Ausführungsform der vorliegenden Erfindung wird das Auf/Ab-Signal 122 als ein Phasenbewegungssignal für die Phaseneinstellsteuerung 114 bereitgestellt.
In einer Ausführungsform der vorliegenden Erfindung beinhaltet der Abtaster 110 mehrfache Abtaster oder Empfangsschaltkreise.
In einer Ausführungsform der vorliegenden Erfindung beinhaltet ein Phasendetektor 112 einen Mehrheitsdetektor, der die Phaseninformation jeder der N + 1 Bits der Daten und N Bits der Randdaten nimmt. Die N + 1 Bits der Daten bestimmen, ob ein Übergang zwischen jedem der Datenbits ist und verwendet die entsprechenden N Bits der Randdaten um zu bestimmen, ob Dclk 125a und Eclk 125b relativ zu den Daten 120 früh oder spät sind. Der Mehrheitsdetektor wählt über jede der Übergänge in den N + 1 Bits der Daten unter Verwendung der N Bits der Randdaten, um ein einzelnes Auf-, Ab- oder kein Übergangs-Signal bereitzustellen. Der Phaseneinsteller 114 generiert dann ein Phaseneinstellsignal 123, antwortend auf das Auf/Ab-Signal 122 für den Abtasttaktphaseneinsteller 118, um ein Dclk-Taktsignal 125a entsprechend eines Datensignals 122 abzugleichen. Der Abtasttaktphaseneinsteller 118 gibt ein Dclk-Taktsignal 125a an den Abtaster 110 aus, antwortend auf ein Phaseneinstellsignal 123 und ein Datenreferenztaktsignal 124a von der Abtasttaktquelle 116. Der Abtasttaktphaseneinsteller 118 gibt ein Eclk-Taktsignal 125b an den Abtaster 110 antwortend auf ein Phaseneinstellsignal 123 und ein Randreferenztaktsignal 124b von der Abtasttaktquelle 116 aus.
In einer Ausführungsform der vorliegenden Erfindung beinhaltet die Abtasttaktquelle 116 einen Nachlaufsynchronisationsschaltkreis (PLL-Schaltkreis). In einer Ausführungsform der vorliegenden Erfindung generiert die Abtasttaktquelle 116 zwei Taktsignale: Datenreferenztaktsignal 124a und Randreferenztaktsignal 124b. In einer Ausführungsform der vorliegenden Erfindung werden beide Ränder des Dclk 125a verwendet zum Festlegen des Abtastens der Datenwerte des Datensignals 120. In einer alternativen Ausführungsform der vorliegenden Erfindung werden vier Taktsignale in einem doppelten Datenraten („DDR") -Betriebsmodus ausgegeben. Komplementäre Taktsignale, die um 180° gegenüber der Phase des Datenreferenztaktes 124a und Randreferenztaktes 124b verschoben sind, werden ebenso entsprechend von der Abtasttaktquelle 116 in einem DDR-Betriebsmodus ausgegeben. Ebenso werden entsprechende Taktsignale von dem Abtasttaktphaseneinsteller 118 in einem DDR-Betriebsmodus ausgegeben. Das Dclk-Taktsignal 125a und das Eclk-Taktsignal 125b werden von dem Abtasttaktphaseneinsteller 118 zum Abtaster 110 ausgegeben. Das Dclk-Taktsingal 125a wird auch in den geteilt-durch-N-Schaltkreis 150 eingegeben. In einer Ausführungsform der vorliegenden Erfindung entspricht N der Anzahl von Bits, die in parallelem Format von dem Seriell-Parallel-Wandler 110a ausgegeben werden. In einer Ausführungsform mit einem doppelten Datenratenbetrieb wird das Dclk-Taktsignal 125a durch N/2 durch den Teile-durch-N-Schaltkreis 150 geteilt und in den Abtaster 110 eingegeben. Beispielsweise würde dann, wenn 10 Bits von den Daten von dem Seriell-Parallel-Wandler 141 ausgegeben werden, der Teile-durch-N-Schaltkreis 150 den Dclk 125a durch 10 teilen. Wenn 10 Bits von Daten von dem Seriell-Parallel-Wandler 141 in einem DDR-Betriebsmodus ausgegeben würden, würde der Teile-durch-N-Schaltkreis 150 den Dclk 125a durch 5 teilen.
In einer Ausführungsform der vorliegenden Erfindung generiert der Teiledurch-N-Schaltkreis 150 ein Div-Taktsignal 129 zum Takten der Schaltkreiskomponenten der CDR 100. Insbesondere wird das Div-Taktsignal 129 in den Seriell-Parallel-Wandler 141, den Phasendetektor 112, die Phaseneinstellsteuerung 114 und die Phaseneinstellschrittweitenlogik 130 eingegeben.
Die Phaseneinstellschrittweitenlogik 130 gibt ein Schrittweitensignal 127 an die Phaseneinstellsteuerung 114 aus, um die Richtung und/oder den Wert des (Phaseneinstell) Schrittweitenphaseneinstellsignals 123 gemäß einer Ausführungsform der vorliegenden Erfindung auszuwählen. Die Schrittweite des Phaseneinstellsignals 123 wird gesetzt als eine Anzahl von Bits der Auflösung wie nachfolgend in verschiedenen Ausführungsformen der vorliegenden Erfindung beschrieben wird. Die Phaseneinstellschrittweitenlogik 130 kann zusätzliche Signale empfangen und/oder ausgeben, von denen einige in verschiedenen Ausführungsformen der vorliegenden Erfindung beschrieben werden. In einer alternativen Ausführungsform der vorliegenden Erfindung kann die Phaseneinstellschrittweitenlogik 130 innerhalb anderer Schaltkreiskomponenten des CDR-Schaltkreises 100 angeordnet sein, wie beispielsweise die Phaseneinstellsteuerung 114.
Eine Schrittweite oder Auflösung einschließlich der Richtung eines Phaseneinstellsignals 123 wird als Antwort auf das Schrittweitensignal 127 ausgewählt. Die Phaseneinstellsteuerung 114 generiert ein Phaseneinstellsignal 123 als Antwort auf das Schrittweitensignal 127. Das Phaseneinstellsignal 123 verkörpert sowohl den Wert als auch die Richtung der Schrittweitenänderung. In einer Ausführungsform der vorliegenden Erfindung verkörpert das Schrittweitensignal 127 die benötigte Phaseneinstellung (was als ein Wert der Zeit oder einem Anteil eines Taktzyklus ausgedrückt werden kann) um die Taktsignale 124a-b zu verschieben, um das Dclk-Taksignal 125a und Eclk-Taktsignal 125b zu erzeugen. In einer Ausführungsform der vorliegenden Erfindung ist das Phaseneinstellsignal 123 als eine Anzahl von Bits ausgedrückt, die für eine Zeit oder einen Taktzyklusabschnitt stehen.
Eine Updaterate ist die Rate, bei der der CDR-Schaltkreis 100 das Phaseneinstellsignal 123 updated. Eine Updaterate wird bestimmt durch die Anzahl von N Bits, die in parallelem Format durch den Seriell-Parallel-Wandler 141 ausgegeben werden. In einer Ausführungsform der vorliegenden Erfindung ist die Anzahl der durch den Seriell-Parallel-Wandler 141 ausgegebenen Bits N und wird während der Initialisierung oder Herstellung des CDR 100 ausgewählt. In einer alternativen Ausführungsform der vorliegenden Erfindung wird die Anzahl N der Bits, die von dem Seriell-Parallel-Wandler 141 ausgegeben werden, während des Betriebs des CDR-Schaltkreises 100 eingestellt. Bei dieser Ausführungsform der vorliegenden Erfindung wird der Teile-durch-N-Schaltkreis 150 eingestellt, um das Div-Taktsignal 129 entsprechend der N eingestellten parallelen Bits, die von dem Seriell-Parallel-Wandler 141 ausgegeben werden, auszugeben. Beispielsweise werden für N-Bit Updateraten N Bits von Daten 121a vom Seriell-Parallel-Wandler 141 auf N Leitungen zum Phasendetektor 112 übertragen, um ein Phaseneinstellsignal 123 von der Phaseneinstellsteuerung 114 zum Abtasttaktphaseneinsteller 118 zu bestimmen.
Der CDR-Schaltkreis 100 kann auch im Bezug auf eine Anzahl von Leitungsstufen beschrieben werden. Eine Leitungsstufe (pipeline stage) ist definiert als eine Schaltkreiskomponente, die Daten innerhalb eines einzelnen Updatezyklus verarbeitet. In einer Ausführungsform der vorliegenden Erfindung beinhaltet der CDR-Schaltkreis 100 sechs Leitungsstufen. Weil der in 1 dargestellte Phasendetektor 112 in einer Ausführungsform der Erfindung zwei Updatezyklen benötigen kann, um ein Auf/Ab 122 zu generieren, kann der Phasendetektor 112 beschrieben werden als eine Schaltkreiskomponente, die zwei Leitungsstufen aufweist.
Die maximale Phasenvariation (die mittels Teile pro Million (ppm) geschrieben wird und auf die manchmal Bezug genommen wird als maximale Datenphasendrift oder maximale Folgerate) die der CDR-Schaltkreis 100 noch tolerieren kann, entspricht dem Verhältnis der Schrittweite zur Updaterate multipliziert mit der Bitzeit des Datensignals 120, wie nachfolgend in Gleichung („Gl.") 1 zu sehen ist: ppm = Schrittweite/Updaterate·Bitzeit Gl.1
2 zeigt eine diskrete Datenphasendrift/Einstellkunre 200, die Gl. 1 beschreibt. Beispielsweise wird dann, wenn der Seriell-Parallel-Wandler 141 pro Updatezyklus 10 Bits ausgibt und wenn der Phasendetektor 112 wenigstens einen Übergang innerhalb dieses Updatezyklus beobachtet, die Phaseneinstellsteuerung 114 ein Phaseneinstellsignal 123 generieren, welches das Datenreferenztaktsignal 124a um die Phaseneinstellschrittweite 210 verschieben wird, nachdem die Datenphasendrift 211 aufgetreten ist. Eine Phaseneinstellschrittweite 210 muss größer als der Wert der Phasendrift 211 sein, die innerhalb dieser 10 Bitzeiten auftritt: Schrittweite ≥ Updaterate·ppm·Bitzeit Gl.2
Beispielsweise:
Wenn das Datensignal (120) 4 Gbps mit 500 ppm Drift entspricht;
Dclk-Taktsignal 125a entspricht 2 GHz. (falls DDR); und eine Bitzeit eines Datensignals 120 entspricht 250 ps (10 Bitzeiten entsprechen 2,5 ns);
Wert der Datendrift ppm in 10 Bitzeiten entspricht 1,25 ps.
In diesem Beispiel kann ein CDR-Schaltkreis 100 soviel wie 1,25 ps Phasendrift in 10 Bitzeiten beobachten. Um die Phasendrift 211 zu überwinden, muss eine Phaseneinstellschrittweite 210 größer als 1,25 ps sein.
Um somit die maximale Folgerate eines CDR-Schaltkreises 100 mit einer festen Bitzeit des Datensignals 120 zu erhöhen, muss eine Schrittweite und/oder eine Updaterate für ein Datensignal mit einer variablen Datenbitrate eingestellt oder ausgewählt werden. Eine maximale Folgerate (tracking rate) ist die größte ppm Variation in einem Datensignal 120, die ein CDR-Schaltkreis 100 tolerieren kann und sich noch aneignen oder damit synchronisieren kann.
Wenn wir 8 Bits für die Schrittweite für das Phaseneinstellsignal 123 annehmen, würde die Schrittweite 1,95 ps für dieses Beispiel sein (500 ps (2 × Bitzeit)/2⁸ = 1,95). Eine 10-Bitupdaterate und 8-Bitschrittweite stellt eine maximale Folgerate für den CDR-Schaltkreis 100 von 780 ppm bereit: ppm = Schrittweite/Updaterate·Bitzeit = 1,95 ps/10·250 ps = 780 ppm Gl.3
Wenn das Datensignal 120 eine größere Datenbitrate als 280 ppm aufweist, wird der CDR-Schaltkreis 100 nicht in der Lage sein „mitzukommen" und auf das Datensignal 120 zu synchronisieren, weil die Datenphasendrift größer als die Phaseneinstellschrittweite oder maximale Folgerate des CDR-Schaltkreises 100 sein wird. Wenn eine Schrittweite des Phaseneinstellsignals 123 auf eine 6-Bit Auflösung erhöht wird (500 ps/2⁶ = 7,81 ps) und eine Updaterate auf 5 Bits verringert ist, hat der CDR-Schaltkreis 100 eine erhöhte maximale Folgerate von 6248 ppm, die das achtfache der maximalen Folgerate eines CDR-Schaltkreises 100 ist, der eine 10-Bit Updaterate und eine 8-Bit Schrittweite verwendet. ppm5-Bit Update/6-Bit Schrittweite = 7,81 ps/5·250 ps = 6248 ppm Gl.4
Jedenfalls wird bei Erhöhung einer Phaseneinstellschrittweite die mit dem CDR-Schaltkreis 100 verbundene Schwankung in ähnlicher Weise erhöht werden. Schwankung ist der Wert des Phasenoffsets eines Dclk-Taksingals 125a zu einem Datensignal 120 gegenüber der idealen Synchronisationsposition, wenn der CDR-Schaltkreis 100 dem Datensignal 120 folgt. 3 beschreibt eine Datenphasendrift-Einstellkurve 300, die für den Wert der Schwankung des CDR-Schaltkreises 100 als eine Funktion von Bitzeiten des Datensignals 120 steht, wenn keine ppm Differenz zwischen dem Datensignal 120 und dem Dclk-Taktsignal 125a besteht. Die maximale Abweichungshöhe 301 stellt die maximale Phasendifferenz zwischen dem Datensignal 120 und dem Dclk-Taktsingal 125a da, wenn der CDR 100 um die ideale Synchronisationsposition betrieben wird. Die Schwankung ist eine Funktion der Schrittweite und der Schaltkreislatenzzeit (circuit latency).
In einer Ausführungsform der Erfindung kann die Updaterate verringert werden, wenn der CDR-Schaltkreis 100 geeignet ist, bei einer höheren Frequenz zu arbeiten, in dem die Frequenz des Div-Taktsignals 129 erhöht wird. Um beispielsweise die Updaterate von 10 Bits der Daten auf 5 Bits der Daten zu reduzieren müsste jede Leitungsstufe des CDR-Schaltkreises 100 doppelt so schnell arbeiten müssen.
Eine maximale („max") Schwankungshöhe müsste, wenn das Datensignal 120 keine variable Bitdatenrate (ppm) beinhaltet, als eine Funktion der Anzahl der Leitungsstufen in dem CDR-Schaltkreis 100 und der Schrittweite ausgedrückt werden, wie in Dl. 5 gezeigt ist: Maximale Schwankungshöhe = ± (Leitungsstufe × Schrittweite) Gl.5
Beispielsweise hat ein CDR-Schaltkreis 100 mit 6 Leitungsstufen und einer 6-Bit Schrittweite eine relativ große maximale Schwankungshöhe, die ausgedrückt werden kann als ein Prozentsatz der Bitzeit des Datensignals 120: Maximale Schwankungshöhe = ± (6 × (2 × Bitzeit)/26) = ± (0,1857 × Bitzeit) Gl. 6
Im Vergleich dazu weist ein CDR-Schaltkreis 100 mit 6 Stufen und einer 8-Bit Schrittweite eine maximale Schwankungshöhe auf, die kleiner ist, und zwar um den Faktor 4, als die maximale Schwankungshöhe eines analogen CDR-Schaltkreises 100, der eine 6-Bit Schrittweite einsetzt: Maximale Schwankung = ± (0,047 × Bitzeit) Gl.7
5 beschreibt eine Unterdrückungslogik 500 zusammen mit Komponenten der CDR 100, die in 1 zu sehen ist, die als Leitungsstufen 513–16 aufgeführt sind. Beispielsweise stehen die Leitungsstufen 513 und 514 für den Phasendetektor 112, der in 1 dargestellt ist.
In einer Ausführungsform der vorliegenden Erfindung wird der Unterdrückungsschaltkreis 500, der in 5 gezeigt ist, verwendet, um die maximale Schwankungshöhe 301 der Phasendriftkurve 300, die in 3 und 4 zu sehen ist, zu reduzieren. Das wahlweise Unterdrücken oder Überbrücken einiger Leitungsstufen in dem CDR-Schaltkreis 100 verringert die maximale Schwankungshöhe 301. Der Unterdrückungsschaltkreis 500 schaut nach vorne bei Auf/Ab-Signalen von einem Phasendetektor 112 und hält oder sperrt ein Auf/Ab-Signal 122, wenn die Unterdrückungslogik 518 feststellt, dass ein Aufwärts-nach-Abwärts- oder Abwärts-nach-Aufwärts-Übergang durch die aufeinanderfolgenden Stufen angefragt werden, indem zwei vorherige, benachbarte Stufenausgänge in dem CDR-Schaltkreis 100 verglichen werden.
5 beschreibt einen Unterdrückungsschaltkreis 500 zusammen mit 4 von 6 Leitungsstufen des CDR-Schaltkreises 100 gemäß einer Ausführungsform der vorliegenden Erfindung. In einer Ausführungsform der vorliegenden Erfindung beinhaltet der Unterdrückungsschaltkreis 500 Unterdrückungslogik 518, Register („Reg") 520 und OR-Gatter 522 die mit den verschiedenen Leitungsstufen gekoppelt sind. Die Stufe 513 gibt ein Stufenausgangssignal 530 and die Stufe 514 aus, die in ähnlicher Weise ein Stufenausgangssignal 531 ausgibt. Die Stufe 515 gibt ein Stufenausgangssignal 532 antwortend auf ein eingegebenes Stufenausgangssignal 531 aus. Die Stufe 516 gibt ein Phaseneinstellsignal 123 antwortend auf ein eingegebenes Stufenausgangssignal 532 aus. Die Stufen 513-516 und das Reg 520 werden durch ein Dev-Taktsignal 540 getaktet. Die Stufenausgangssignale 530 und 531 werden in die Unterdrückungslogik 518 eingegeben, die ein Unterdrückungsausgangssignal 550 an die Stufe 515, das Register 520 und das OR-Gatter 522 ausgibt. Das Register 520 gibt ein Registerausgangssignal 552 an das OR-Gatter 522 aus. Das OR-Gatter 522 gibt ein Unterdrückungsausgangssignal 551 an die Stufe 516 antwortend auf das Unterdrückungsausgangssignal 555 und das Registerausgangssignal 552 aus. Entsprechend gibt die Unterdrückungslogik 518 ein Unterdrückungsausgangssignal 550 aus zum Unterdrücken oder Halten des Stufenausgangssignals 532 und des Phasenseinstellsignals 123 der Stufen 515 bzw. 516 für einen Updatezyklus, durch Vorausschauen zu den Stufenausgangssignalen 530 und 531. Ähnlich unterdrückt und erhält das Unterdrückungsausgangssignal 551 das Phaseneinstellsignal 123 für einen zusätzlichen Updatezyklus.
Beispielsweise können nach Vergleichen von Aufwärts/Abwärtssignalen in den Stufenausgangssignalen 530 bzw. 531 die letzten beiden Stufen des CDR-Schaltkreises 100 unterdrückt werden (Stufen 515 und 516). Mit anderen Worten können die Stufen 515 und 516 unterdrückt werden, um die maximale Schwankungshöhe 301 zu reduzieren, wenn die Unterdrückungslogik 518 ein Aufwärtssignal von der Stufe 513 erfasst, wie beispielsweise von einem Phasendetektor 112 und Stufen 514, 515 und 516 Abwärtssignale ausgeben, indem Ausgaben der Stufen 513 und 514 für einen Wechsel in der Folgerichtung (ein Aufwärts-zu-Abwärts- oder ein Abwärts-zu-Aufwärts-Übergang) verglichen werden.
4 beschreibt das Reduzieren einer maximalen Schwankungshöhe unter Verwendung der Unterdrückungsschaltung 500. Die Datenphasendifferenzkurve 300 beschreibt eine maximale Schwankungshöhe 301, wenn der Unterdrü ckungsschaltkreis 500 nicht verwendet wird. Im Vergleich dazu beschreibt die Datenphasendifferenzkurve 400 eine signifikante reduzierte maximale Schwankungshöhe 301, wenn der Unterdrückungsschaltkreis 500 verwendet wird. Ein CDR-Schaltkreis 100 mit einer 6 Bit Schrittweite und mit 6 Stufen, bei denen 2 Stufen unterdrückt werden können, ist somit equivalent zu einem CDR-Schaltkreis mit 4 Stufen mit einer reduzierten maximalen Schwankungshöhe, wie in Gl.8 zu sehen ist: Maximale Schwankungshöhe = ± (4 × (2 × Bitzeit)/26) = ± (0,125 × Bitzeit) Gl. 8
Verringern der maximalen Schwankungshöhe, wie oben beschrieben, berücksichtigt nicht eine variable Datenbitrate (ppm) im Datensignal 120. Wenn eine variable Datenbitrate in dem Datensignal 120 vorliegt, verringert sich die maximale Schwankungshöhe in der Richtung, in der ein Dclk-Taktsignal 124a der Datenphasendrift folgt (das heißt „einholt"), pro Updaterate, aber erhöht sich (addiert zur Schrittweite) die Schwankung von der Richtung des Dclk-Taktsignals 124a weg entgegen der Datenphasendrift. 6 und Gleichungen 9 und 10 beschreiben diese Beziehung: Maximale Schwankung aufwärts = # Leitungsstufen × (Schrittweite – Datenphasendrift) Gl.9 Maximale Schwankung abwärts = # Leitungsstufen × (Schrittweite + Datenphasendrift) Gl.10
Beispielsweise weist ein CDR-Schaltkreis 100 mit einer 5 Bit Updaterate, 6 Leitungsstufen und eine 6 Bit Schrittweite die folgenden maximalen Aufwärtsund-Abwärts-Schwankungswerte auf: Maximale Aufwärtsschwankung = 6 × ((2 × Bitzeit)/26) – 5 × ppm × Bitzeit) = 6 × (1/25 – 5 × ppm) × Bitzeit Gl.11 Maximale Abwärtsschwankung = 6 × ((2 × Bitzeit)/26) + 5 × ppm × Bitzeit) = 6 × (1/25 + 5 × ppm) × Bitzeit Gl.12

Mit ppm = 5000:
Maximale Aufwärtsschwankung = 0,0375 × Bitzeit
Maximale Abwärtsschwankung = 0,3375 × Bitzeit

Die maximale Abwärtsschwankung ist somit um eine Größenordnung größer als die maximale Aufwärtsschwankung.
Selbst wenn ein Unterdrückungsschaltkreis 500 benutzt würde, wäre ein CDR-Schaltkreis 100 nicht in der Lage, dem Datensignal 120 mit gewissen variablen Datenbitraten zu folgen, ohne zusätzlicher Korrektur oder Schrittweitenkorrektur abhängig von der Datenbitrate des Datensignals 120. Wie in der Gleichung 13 gesehen werden kann, ist die maximale Abwärtsschwankung unter Verwendung eines effektiven 4-stufigen CDR-Schaltkreises noch immer ein verhältnismäßig großer Prozentsatz der Bitzeit: Maximale Abwärtsschwankung = 4 × ((2 × Bitzeit)/26) + 6 (5 × ppm × Bitzeit) = 0,275 × Bitzeit Gl.13
In einer Ausführungsform der vorliegenden Erfindung kann der PPM-Anzeiger 701, wie in 7 beschrieben ist, in einer Phaseneinstellschrittweitenlogik 130 beinhaltet sein, und der Schrittweitenkombinierer 702 und Zähler 703 können in der Phaseneinstellsteuerung 114 enthalten sein und die beiden können verwendet werden, um die Schrittweite des Phaseneinstellsignals 123 antwortend auf den Phasenfehler und einen Wert der Datenphasendrift einzustellen. Der Schaltkreis 700 verwendet sowohl Phasenfehler und Datenphasendrift um eine Phaseneinstellschrittweite des Phaseneinstellsignals 123 bereitzustellen. Der Schaltkreis 700 beinhaltet eine Datenphasendrift oder („Anteile pro Millionen") PPM-Anzeiger 701, Schrittweitenkombinierer 702 und Zähler 703. Der PPM-Anzeiger 701 empfängt ein Signal A, das einen Phasenfehler in Form eines Auf/Ab-Signals 122 oder keine Übergange enthält. Der Schrittweitenkombinierer 702 empfängt ähnlich das Signal A und setzt eine vorbestimmte Phaseneinstellschrittweite_auf/ab antwortend auf das Auf/Ab-Signal 122.
In einer Ausführungsform der vorliegenden Erfindung wird das Auf/Ab-Signal 122 in den PPM-Anzeiger 701 eingegeben, der eine Datendrift des Datensignals 120 erfasst und ein Signal B ausgibt, das für eine variable Phaseneinstellschrittweite_ppm steht, die mit einer gemessenen Datenphasendrift des Datensignals 120 zusammenhängt. Die variable Phaseneinstellschrittweite_ppm steht für eine variable Schrittweite, die von der ppm-Drift zwischen dem Datensignal 120 und dem Dclk 124a abhängt. In einer Ausführungsform der vorliegenden Erfindung gehört Signal A zu einem Auf/Ab-Signal 122 (gestrichelte Linie) oder einem Phasenbewegungssignal vom Phasendetektor 112 zur Phaseneinstellsteuerung 114; und Signal B gehört zum Schrittweitensignal 127, das in 1 gezeigt ist.
In einer Ausführungsform der vorliegenden Erfindung gibt der Zähler 703 ein Phaseneinstellsignal 123 aus, das eine Phaseneinstellschrittweite aufweist, die antwortend auf einer vorherigen Zählwertzählung [n], einem Signal A oder einer vorbestimmten Schrittweite (Schrittweite_auf/ab) und einem Signal B oder einer variablen Schrittweite (Schrittweite_ppm) wie nachfolgend in Gleichung 14 zu sehen ist. Phaseneinstellung = Zähler [n + 1] = Zähler [n] + Schrittweiteauf/ab + Schrittweiteppm Gl.14
In einer Ausführungsform der vorliegenden Erfindung beinhaltet der Schaltkreis 700 einen 8 Bit Zähler 703 und ist enthalten in einem CDR-Schaltkreis 100 mit einer 5 Bit Updaterate, 6 Stufen und empfängt ein 4 Gbps-Datensignal 120. Entsprechend beträgt ein nomineller Zählwert des Zählers 703 ohne Berücksichtigung der ppm 1,95 ps: Zählwert = 2 × 150 ps/28 = 1,95 ps Gl. 15
Somit setzt der Schrittweitenkombinierer 702 für jedes Auf/Ab des Signals A die folgende Schrittweite_auf/ab wie unten in Gleichung 16 zu sehen ist: Setze Schrittweiteauf/ab (A): Auf = + 3,9 ps (2 Zähler) Ab = – 3,9 ps (- 2 Zähler) Gl. 16
Der PPM-Anzeiger 701 gibt ein B Signal aus, beinhaltend eine Schrittweite_ppm, abhängig von einer erfassten Datenphasendrift des Datensignals 120. Tabelle I unten beschreibt die Verwendung eines Bereichs einer Datenphasendrift oder einer Frequenzdifferenz, um eine entsprechende Schrittweite_ppm auszuwählen, die von dem PPM Anzeiger 701 ausgegeben wird. Wenn beispielsweise der PPM Indikator 701 eine Phasendriftdifferenz von mehr als 2600 ppm erfasst, wird eine Schrittweite_ppm von 3,9 ps als Signal B ausgegeben. Der Schrittweitenkombinierer 702 summiert oder subtrahiert dann die Werte von Signal A und B abhängig von den ppm des Datensignals 120 entsprechend des Dclk 125a, und ob der CDR-Schaltkreis 100 ein „Aufholen" benötigt. Wenn beispielsweise der PPM-Anzeiger 701 ein hohes ppm des Datensignals 120 erfasst, summiert der Kombinierer 702 eine 3,9 ps Schrittweite_ppm und die 3,9 Schrittweite_auf/ab um eine Phaseneinstellschrittweite von 7,8 ps (4 Zähler) zu haben, um mit den Daten „aufzuholen" und der Kombinierer subtrahiert die 3,9 ps Schrittweite_ppm und die 3,9 Schrittweite_auf/ab um eine Phaseneinstellschrittweite von 0 ps (0 Zähler) zu haben, wenn der CDR-Schaltkreis 100 das Abtasttaktsignal Dclk-Taktsignal 125a gegen eine Drift der Daten bewegen will. Die summierte oder abgezogene Schrittweite, wie in der 3. und 4. Spalte der Tabelle I zu sehen ist, wird dann von dem Kombinierer 702 zu dem Zähler 703 ausgegeben, der einen zuvor gespeicherten Zählwertzähler [n] zu der summierten oder subtrahierten Schrittweite addiert, um das Phaseneinstellsignal 123 auszugeben.
Tabelle I
Wenn beispielsweise das Datensignal 120 eine Datenphasendrift umfasst von 5000 ppm (5 Bits × 0,005 (ppm) × 250 ps = 6,25 ps für jede 5 Bits), gibt der PPM-Anzeiger 701 eine 3,9 ps Schrittweite_ppm aus und das Phaseneinstellsignal 123 umfasst die folgenden Schrittweiten sowie maximale Aufwärts/Abwärts-Schwankungswerte: Phaseneinstellaufschrittweite = 7,8 ps Phaseneinstellabschrittweite = 0 ps Maximale Schwankung auf = 6 × (Aufschrittweite – Datendrift) = 6 × (7,8 ps – 6,25 ps) = 9,3 ps Gl.17 Maximale Schwankung ab = 6 × (Abwärtsschrittweite + Datendrift) = 6 × (0 + 6,25 ps) = 37,5 ps Gl.18
Bei einem maximalen Schwankungsabfall werden die Kombinierer 702 und Zähler 703 nicht verwendet (0 Schrittweite) und es wird zugelassen, dass. Daten über einen Verriegelungspunkt oder Wert hinausdriften.
8 beschreibt eine Zustandsmaschine 800 die in dem PPM-Anzeiger 701 verwendet wird, um die geeignete Schrittweite_ppm gemäß einer Ausführungsform der vorliegenden Erfindung einzustellen. Die Zustandsmaschine 800 umfasst 5 Zustände 801–805 um eine Schrittweite_ppm inkremental zu erhöhen oder zu verringern. f_up steht für einen Zustandsübergang in Richtung einer Addition einer Schrittweite_ppm; wohingegen f_dn für einen Zustandsübergang in Richtung einer Subtraktion einer Schrittweite_ppm steht. Diese Zustandsübergänge benötigen einen Frequenzdetektor, wie den PPM-Detektor 701a, der in dem PPM- Anzeiger 701 enthalten ist, um diese Schrittweitenübergänge gemäß einer Ausführungsform der vorliegenden Erfindung zu generieren.
Der PPM-Anzeiger 701 und insbesondere ein PPM-Detektor 701a triggert Änderungen in den Zuständen abhängig davon, ob das Datensignal 120 eine Datendrift mit hohem oder niedrigem Wert beinhaltet. In einer Ausführungsform der vorliegenden Erfindung wird die Anzahl der Aufwärts- und Abwärts-Signale eines Phasendetektors 112 durch den PPM-Detektor 701a verwendet, um eine Datendrift zu bestimmen. Wenn die Differenz zwischen Aufwärts- und Abwärts-Signalen verhältnismäßig groß ist, indiziert dies eine hohe Datendrift in dem Datensignal 120, weil mehr Schritte in einer Richtung benötigt werden, um mit den driftenden Daten „aufzuholen".
Wenn beispielsweise der PPM-Anzeiger 701 in dem Zustand 803 oder einem 0-Zählerzustand ist, wird ein Phaseneinstellschrittweitensignal auf +3,9 ps und –3,9 ps für Aufwärts- bzw. Abwärts-Signale gesetzt.
Bei diesem Beispiel mit 6 Leitungs- oder Latenzstufen ist die Anzahl der Aufwärts- und Abwärts-Signale („ups" bzw. „dns") dann 42 bzw. 8, wie in den Gleichungen 19 und 20 zu sehen ist: # von ups = 6 + 6 × ((Abwärtsschrittweite + Datendrift) (Aufwärtsschrittweite – Datendrift)) = 6 + 6 × ((3,9 + 6,25)/( |3,9 – 6,25| ) = 6 + 26 = 42 Gl. 19 # von dns = 6 + 6 × ((Aufwärtsschrittweite – Datendrift)/(Aufwärtsschrittweite + Datendrift)) = 6 + 6 × ((|3,9 – 6,25|)/(3,9 + 6,25)) = 6 + 2 = 8 Gl. 20
Die Anzahl der Aufwärtssignale wird die Anzahl der Abwärtssignale überschreiten, wenn ein Datensignal 120 eine hohe Datendrift weg von aufwärts aufweist, weil mehr „ups" benötigt werden, um mit den Daten „aufzuholen" wie der Abtasttakt um eine Verriegelungsposition (lock position) schwankt. 9 stellt die Kurve 900 dar, was zeigt, dass mehr Aufwärtssignale als Abwärtssignale verwendet werden, um mit einem Synchronisationsphasenwert oder Punkt „aufzuholen".
In einer Ausführungsform der vorliegenden Erfindung zählt der PPM-Detektor 701a die Anzahl der Aufwärtssignale und die Anzahl der Abwärtssignale für einen vorbestimmten Zeitraum. Der PPM-Detektor 701a subtrahiert dann die Anzahl der Aufwärtssignale von der Anzahl der Abwärtssignale um einen Auf/Ab-Differenzwert zu erhalten. Der PPM-Detektor 701a speichert auch einen Grenzwert zum Erfassen, ob der PPM-Anzeiger 701 den Zustand ändern wird. Der Auf/Ab-Differenzwert wird dann mit dem Grenzwert des PPM-Detektors verglichen, um zu erfassen, ob der PPM-Anzeiger 701 zu einem neuen Zustand übergehen sollte. Wenn in dem oben beschriebenen Beispiel ein Auf/Ab-Differenzwert größer als ein Grenzwert von 15 für 40 Updates ist, würde der PPM-Zähler 701 zu einem neuen Zustand übergehen.
In einer Ausführungsform der vorliegenden Erfindung wird der in 5 gezeigte Unterdrückungsschaltkreis 500 mit dem in 7 gezeigten PPM-Anzeiger 701 und dem Zähler/Addierer 702 kombiniert.
10 beschreibt einen Mittelungsschaltkreis 1000 zum Reduzieren von Schwankungen in einer Mesochronous-Vorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung. In einer Ausführungsform der vorliegenden Erfindung ist der Mittelungsschaltkreis 1000 in der Phaseneinstellsteuerung 114 des in der 1 gezeigten CDR-Schaltkreises 100 enthalten und das Datensignal 120 weist keine variable Datenbitrate auf. Der Mittelungsschaltkreis 1000 gibt ein Phaseneinstellsignal 123 mit einer eingestellten Phaseneinstellschrittweite durch Mitteln und Vergleichen des Auf/Ab-Signals 122 aus.
Ein Auf/Ab-Signal 122, das in 10 als Aufwärtssignale 1010 und Abwärtssignale 1011 gezeigt ist, werden sowohl in den Mischzähler 1001 und den Akkumulator („Acc") Nergleicher („Comp") 1002 eingegeben. Der Mischzähler 1001 gibt ein Phaseneinstellsignal 1012 mit einer ersten Schrittweite oder Zählwert antwortend auf Aufwärtssignale 1010 und Abwärtssignale 1011 aus. Das Phaseneinstellsignal 1012 wird in den Multiplexor 1003 und Acc/Comp 1002 eingegeben.
Acc/Comp 1002 mittelt die Anzahl der Aufwärtssignale um einen durchschnittlichen Aufwärtswert für einen vorbestimmten Zeitraum zu erhalten. Ähnlich mittelt Acc/Comp 1002 auch die Anzahl der Abwärtssignale, um einen Durchschnittsabwertswert für einen vorbestimmten Zeitraum zu erhalten. In einer Ausführungsform der vorliegende Erfindung beträgt der vorbestimmte Zeitraum 64 Updatezyklen. Acc/Comp 1002 vergleicht dann den durchschnittlichen Aufwärtswert mit dem durchschnittlichen Abwärtswert. Wenn der durchschnittliche Aufwärtswert größer ist als der durchschnittliche Abwärtswert, erhöht Acc/Comp 1002 ein gespeichertes Phaseneinstellsignal 1012, eine Schrittweite oder ein Zählwert und gibt das Phaseneinstellsignal 1013 mit einer erhöhten Schrittweite an den Multiplexer 1003 aus. Wenn der durchschnittliche Aufwärtswert nicht größer ist, als der durchschnittliche Abwärtswert, verringert Acc/Comp 1002 ein gespeichertes Phaseneinstellsignal 1012 durch eine Schrittweite oder einen Zählwert und gibt ein Phaseneinstellsignal 1013 zum Multiplexer 1003 aus. Das Phaseneinstellsignal 123, wie in 1 zu sehen ist, wird vom Multiplexer 1003 antwortend auf ein Synchronisationssignal 1014 ausgegeben. Das Synchronisa tionssignal 1014 wird von einem CDR-Synchronisationsdetektor 1004 generiert, der anzeigt, dass das Dclk-Taktsignal 125a mit dem Datensignal 120 synchronisiert ist. Das Synchronisationssignal 1014 wird verwendet, um den Phaseneinstellprozess durch Umgehen des Acc/Comp 1002 zu beschleunigen. Wenn der CDR-Schaltkreis 100 einem Datensignal 120 folgt oder mit diesem synchronisiert ist, wird ein Synchronisationssignal 1014 festgestellt und ein Phaseneinstellsignal 1013 als eine Ausgabe des Multiplexers 1003 ausgewählt; andernfalls wird das Phaseneinstellsignal 1012 als eine Ausgabe des Multiplexers 1003 ausgewählt.
11 beschreibt eine Datenübertragungsvorrichtung 1100, wie beispielsweise ein serielles Datensystem, entsprechend einer Ausführungsform der vorliegenden Erfindung. In einer Ausführungsform der vorliegenden Erfindung umfasst die Datenüberfragungsvorrichtung 1100 einen Übertragungsschaltkreis 1120 und einen Empfangsschaltkreis 1130, die durch das Medium 1111 gekoppelt sind. In einer Ausführungsform der vorliegenden Erfindung generiert der Übertragungsschaltkreis 1120 ein Datensignal 120 auf dem Medium 1111 zum Empfangsschaltkreis 1130. Der Empfangsschaltkreis 1130 beinhaltet einen CDR-Schaltkreis 100 entsprechend der Ausführungsformen der vorliegenden Erfindung, der aktiv nach Übergängen in dem eingehenden Datensignal 120 sucht und das Dclk-Taktsignal 125a in der Phase abgleicht entsprechend des eingehenden Datensignals 120, das eine variable Datenbitrate aufweist, um optimale Setup/Haltezeitspannen zu schaffen.
In einer Ausführungsform der vorliegenden Erfindung ist das Medium 1111 ein Draht (wire) oder ein Satz von Drähten zum Transportieren von Signalen. In einer Ausführungsform der vorliegenden Erfindung ist das Medium 1111 ein bidirektionaler Datenbus, der Dateninformationen, Steuerinformationen oder beides transportieren kann. In einer alternativen Ausführungsform der vorliegenden Erfindung ist das Medium 1111 ein unidirektionaler Bus.
12 beschreibt ein Verfahren 1200 entsprechend einer Ausführungsform der vorliegenden Erfindung. In alternativen Ausführungsformen der vorliegenden Erfindung werden Schritte, die als in 12 gezeigte Logikblöcke dargestellt sind, durch Hardware, Software oder eine Kombination davon ausgeführt. In alternativen Ausführungsformen werden die in 12 dargestellten Schritte ausgeführt durch die Komponenten, die in den 1, 5, 7, 8, 10 und 11 dargestellt sind. Wie ein Fachmann zu würdigen weiß, können in verschiedenen Ausführungsformen der vorliegenden Erfindung weitere Schritte enthalten sein die nicht gezeigt sind, und manche Schritte die gezeigt sind entfernt werden.
Das Verfahren 1200 beginnt bei dem Logikblock 1201, wo ein Datensignal mit einer variablen Datenbitrate empfangen wird. In einer Ausführungsform der vorliegenden Erfindung empfängt der Abtaster 110 ein Datensignal und tastet es ab. Ein Updaterate wird ausgewählt, wie durch den Logikblock 1202 gezeigt ist. Ein Einstellsignal zum Einstellen des Taktsignals wird bereitgestellt und unterdrückt, wie durch den Logikblock 1203 gezeigt ist. In einer Ausführungsform der vorliegenden Erfindung wird das Einstellsignal für Mehrfachstufen verwendet. Eine Schrittweite für das Einstellsignal wird dann als Antwort auf das variable Datenbitratensignal ausgewählt, wie durch den Logikblock 1204 dargestellt ist. In einer Ausführungsform der vorliegenden Erfindung wird die Schrittweite zu jeder Zykluszeit ausgewählt. Ein Taktsignal wird dann generiert, um das Aufnehmen von Daten und Randwerten, abhängig von dem Daten- und Randsignal und einer Taktquelle zu takten, wie in Logikblock 1205 gezeigt ist. Das Verfahren 1200 endet dann.
In verschiedenen Ausführungsformen der vorliegenden Erfindung werden Signale, die in den Figuren dargestellt und beschrieben sind, zwischen den Schaltkreisen oder elektrischen Komponenten durch ein einzelnes oder mehrfache, leitfähige Elemente, wie beispielsweise ein Metalldraht oder eine Leiterbahn übertragen.
Vorteilhaft zur Verwendung der Erfindung ist auch ein erstes Verfahren zum Folgen eines Signals mit einer variablen Datenbitrate, umfassend die Schritte: Empfangen des Signals; Auswählen einer Updaterate; und Auswählen einer einstellbaren Schrittweite für ein Einstellsignal antwortend auf das Signal.
Vorteilhaft ist auch ein zweites Verfahren gemäß dem ersten, wobei der Empfangen-Schritt beinhaltet: Abtasten des Signals als Antwort auf das Einstellsignal.
Weiter vorteilhaft ist ein drittes Verfahren gemäß dem ersten Verfahren, wobei Auswählen einer einstellbaren Schrittweite beinhaltet: Erfassen einer ersten Schrittweite in Abhängigkeit von der variablen Datenbitrate des Signals; Erfassen einer zweiten Schrittweite; Summieren der ersten und zweiten Schrittweite, um die einstellbare Schrittweite zu erhalten.
Die vorstehende Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Darstellung und Beschreibung bereitgestellt. Es ist nicht dazu gedacht, erschöpfend zu sein oder die Erfindung auch auf diese speziellen offenbarten Formen zu beschränken. Offensichtlich werden viele Modifikationen und Veränderungen dem anwendenden Fachmann klar werden. Die Ausführungsformen wurden gewählt und beschrieben, um am besten die Prinzipien der Erfindung und ihrer praktischen Anwendungen zu erklären und dabei Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen und mit den verschiedenen Modifikationen zu verstehen, wie für die spezielle betrachtete Verwendung geeignet sind. Es ist vorgesehen, dass das Spektrum der Erfindung durch die nachfolgenden Ansprüche und ihre Equivalente definiert wird.

Claims

Schaltkreis umfassend: einen Taktschaltkreis geeignet zum Generieren eines Taktsignals als Antwort auf eine einstellbare Phasenschrittweite; und einen Abtaster, der mit dem Taktschaltkreis gekoppelt ist, geeignet zum auf das Taktsignal antwortenden Empfangen eines Datensignals mit einer variablen Datenbitrate.
Schaltkreis nach Anspruch 1, wobei der Taktschaltkreis eine Phaseneinstellschrittweitenlogik beinhaltet, die zum Ausgeben eines einstellbaren Wertes der Phasenschrittweite als Antwort auf die variable Datenbitrate geeignet ist.
Schaltkreis nach Anspruch 1, wobei die Phaseneinstellschrittweitenlogik geeignet ist eine einstellbare Richtung der Phasenschrittweiten als Antwort auf die variable Datenbitrate auszugeben.
Schaltkreis nach Anspruch 1, wobei der Schaltkreis wenigstens 4 Stufen beinhaltet, die jeweils eine entsprechende Stufenausgabe aufweisen, wobei der Taktschaltkreis eine Unterdrückungslogik beinhaltet, die geeignet ist die dritten und vierten Stufenausgaben als Antwort auf die ersten und zweiten Stufenausgaben zu halten.
Schaltkreis nach Anspruch 4, wobei der Schaltkreis 6 Leitungsstufen (pipeline stages) aufweist.
Schaltkreis nach Anspruch 1, wobei die variable Datenbitrate von etwa 0 Elementen pro Million („ppm") bis ungefähr 5000 ppm reicht.
Schaltkreis nach Anspruch 1, wobei die einstellbare Phasenschrittweite einstellbar ist als Antwort auf eine erste Schrittweite entsprechend einer Datenphasendrift und eine zweite Schrittweite entsprechend der variablen Datenbitrate.
Schaltkreis nach Anspruch 7, wobei die erste Schrittweite und die zweite Schrittweite summiert werden, um die einstellbare Phasenschrittweite zu erhalten.
Schaltkreis nach Anspruch 1, wobei der Taktschaltkreis einen Anzeiger beinhaltet, der zum Einstellen der einstellbaren Phasenschrittweite antwortend auf die variable Datenbitrate geeignet ist.
Schaltkreis nach Anspruch 9, wobei der Taktschaltkreis einen Zähler beinhaltet zum Erhalten einer ersten Schrittweite und der Anzeiger eine zweite Schrittweite bereitstellt, wobei die erste Schrittweite und die zweite Schrittweite summiert werden, um die einstellbare Phasenschrittweite zu erhalten.
Schaltkreis nach Anspruch 9, wobei der Anzeiger eine Zustandsmaschine beinhaltet zum Erfassen der variablen Datenbitrate.
Schaltkreis nach Anspruch 1, wobei der Taktschaltkreis einen Mittelungsschaltkreis beinhaltet, der geeignet ist zum Mitteln einer Mehrzahl von Aufwärtssignalen, um einen mittleren Aufwärtswert zu erhalten und eine Mehrzahl von Abwärtssignalen, um einen mittleren Abwärtswert zu erhalten und ein Einstellsignal ausgibt mit der auswählbaren Phaseneinstellgröße als Antwort auf einen Vergleich des mittleren Aufwärtswertes und des mittleren Abwärtswertes.
Schaltkreis nach Anspruch 1, wobei der Schaltkreis in einem Empfangsschaltkreis enthalten ist, der mit einem Übertragungsschaltkreis gekoppelt ist, der zum Übertragen des Datensignals geeignet ist.
Schaltkreis umfassend: einen Taktschaltkreis, der geeignet ist zum Generieren eines Taktsignals als Antwort auf ein Phaseneinstellsignal; einen Abtaster, der mit dem Taktschaltkreis gekoppelt ist und der geeignet ist zum auf das Taktsignal antwortenden Empfangen eines Datensignals mit einer variablen Datenbitrate; und wobei der Taktschaltkreis umfasst, eine erste mit dem Abtaster gekoppelte Stufe, die geeignet ist ein erstes Stufenausgangsignal als Antwort auf das Datensignal auszugeben; eine zweite mit der ersten Stufe gekoppelte Stufe, die geeignet ist ein zweites Stufenausgangssignal als Antwort auf das erste Stufenausgangssignal auszugeben; eine dritte mit der zweiten Stufe gekoppelte Stufe, die geeignet ist, das Phaseneinstellsignal als Antwort auf das zweite Stufenausgangssignal auszugeben; und Unterdrückungslogik, die mit der ersten, zweiten und dritten Stufe gekoppelt ist, und geeignet ist das Phaseneinstellsignal als Antwort auf das erste und zweite Stufenausgangssignal zu halten.
Schaltkreis nach Anspruch 14, wobei die erste und zweite Stufe aufeinanderfolgende Stufen sind.
Schaltkreis nach Anspruch 14, wobei die erste und zweite Stufe in einem Phasendetektor enthalten sind.
Schaltkreis nach Anspruch 14, wobei die dritte Stufe in einer Phaseneinstellsteuerung enthalten ist.
Schaltkreis umfassend: Taktschaltkreis, der geeignet ist ein Taktsignal als Antwort auf ein Phaseneinstellsignal mit einer einstellbaren Schrittweite zu generieren; und einen Abtaster, der in der Lage ist als Antwort auf das Taktsignal ein Datensignal mit einer variablen Datenbitrate zu empfangen; wobei der Taktschaltkreis beinhaltet, eine erste mit dem Abtaster gekoppelte Stufe, die geeignet ist ein Erste-Stufe-Ausgangssignal als Antwort auf das Datensignal auszugeben; eine zweite mit der ersten Stufe gekoppelte Stufe, die geeignet ist ein zweite Stufenausgangsignal als Antwort auf das Erste-Stufe-Ausgangssignal auszugeben; eine dritte mit der zweiten Stufe gekoppelte Stufe, die geeignet ist das Phaseneinstellsignal mit einer ersten Schrittweite als Antwort auf das Zweite-Stufe-Ausgangssignal auszugeben; mit der ersten, zweiten und dritten Stufe gekoppelte Unterdrückungslogik, die geeignet ist das Phaseneinstellsignal als Antwort auf das erste und zweite Stufenausgangssignal zu halten; einen mit der dritten Stufe gekoppelten Anzeiger, der geeignet ist eine zweite Schrittweite als Antwort auf die variable Datenbitrate auszugeben; und einen mit der dritten Stufe und dem Anzeiger gekoppelten Zähler, der geeignet ist das Phaseneinstellsignal mit einer einstellbaren Schrittweite antwortend auf die erste und zweite Schrittweite auszugeben.
Schaltkreis nach Anspruch 18, wobei die erste und zweite Stufe aufeinander folgende Stufen sind.
Schaltkreis nach Anspruch 18, wobei die erste und zweite Stufe in einem Phasendetektor enthalten sind.
Schaltkreis nach Anspruch 18, wobei der Zähler geeignet ist, die erste Schrittweite und die zweite Schrittweite zu summieren, um eine einstellbare Schrittweite bereitzustellen.
Schaltkreis nach Anspruch 18, wobei der Anzeiger eine Zustandsmaschine zum Erfassen der variablen Datenbitrate beinhaltet.
Schaltkreis nach Anspruch 22, wobei der Anzeiger geeignet ist, in einem ersten Zustand eine erste Phasenschrittweite variabler Frequenz als Ant wort auf eine erste variable Bitrate auszugeben und der geeignet ist, in einem zweiten Zustand eine zweite Phasenschrittweite variabler Frequenz als Antwort auf eine zweite variable Bitrate auszugeben.
Schaltkreis nach Anspruch 23, wobei der erste Zustand übergeht auf einen zweiten Zustand als Antwort auf eine Differenz zwischen einer Anzahl von Aufwärtssignalen und einer Anzahl von Abwärtssignalen während eines Zeitraumes und auf einen Grenzwert.
Schaltkreis umfassend, Taktschaltkreis dazu eingerichtet ein Taktsignal als Antwort auf ein Phaseneinstellsignal zu generieren; und ein Abtaster, der dazu eingerichtet ist, ein Datensignal als Antwort auf das Taktsignal zu empfangen; wobei der Taktschaltkreis umfasst, einen Mittelungsschaltkreis, der geeignet ist das Phasenseinstellsignal auszugeben als Antwort auf ein mittleres Aufwärtssignal, das von Aufwärtssignalen in einem vorbestimmten Zeitraum erhalten wurde, und ein mittleres Abwärtssignal, das von Abwärtssignalen in dem vorbestimmten Zeitraum erhalten wurde.
Schaltkreis nach Anspruch 25, wobei der Mittelungsschaltkreis beinhaltet: einen Mischzähler, der geeignet ist das Phaseneinstellsignal auszugeben.
Schaltkreis nach Anspruch 25, wobei der Mitelungsschaltkreis umfasst: einen mit dem Mischzähler gekoppelter Akkumulator/Vergleicher, der geeignet ist das Phaseneinstellsignal inkremental zu erhöhen oder zu verringern als Antwort auf einen Vergleich des mittleren Aufwärtswertes und des mittleren Auwärtswertes.
Schaltkreis nach Anspruch 25, wobei der Schaltkreis enthalten ist in einem Empfangschaltkreis, der mit einem Übertragungsschaltkreis gekoppelt ist, der zum Übertragen des Datensignals geeignet ist.
Vorrichtung umfassend: einen Übertragungsschaltkreis, der geeignet ist ein Datensignal mit einer variablen Datenbitrate zu übertragen; und einen Empfangsschaltkreis, der geeignet ist ein Taktsignal als Antwort auf das Datensignal zu generieren, wobei der Empfangsschaltkreis beinhaltet, einen Abtaster, der geeignet ist zum Empfangen des Datensignals als Antwort auf das Taktsignal; und einen mit dem Abtaster gekoppelten Taktschaltkreis, der geeignet ist das Taktsignal als Antwort auf ein Phaseneinstellsignal mit einer einstellbaren Phasenschrittweite zu generieren.
Vorrichtung umfassen: einen Abtaster, der geeignet ist ein Signal mit einer variablen Datenbitrate als Antwort auf ein Taktsignal zu erhalten; und Mittel zum Einstellen des Taktsignals als Antwort auf die variable Datenbitrate.