JP2007520913A - 可変周波数データのためのクロックデータリカバリ（「ｃｄｒ」）回路、装置および方法 - Google Patents

Abstract

ＣＤＲ回路などの回路には、本発明の実施形態におけるクロック信号に応じて、可変データビットレートを有するデータ信号を受信するサンプラが含まれる。クロック回路が、サンプラに連結され、選択可能な更新レートおよび選択可能な位相調整ステップサイズに応じてクロック信号を生成する。本発明の第２の実施形態において、クロック回路には、第１、第２および第３のステージに連結され、かつ第１および第２のステージ出力信号に応じて位相調整信号をホールドできるストールロジックが含まれる。本発明の第３の実施形態において、表示器が可変データビットレートを検出し、カウンタが調整信号のための選択可能な位相調整ステップサイズを提供する。本発明の第４の実施形態において、クロック回路には、ストールロジック、表示器およびカウンタが含まれる。本発明の第５の実施形態において、クロック回路には、所定期間の第１および第２の調整信号の平均値算出に応じて位相調整信号を出力する平均回路が含まれる。

Description

発明の分野
本発明は、通信システム、特にシリアルリンクシステムに関する。

発明の背景
シリアルデータシステムは、データビットをシリアルリンクで受信回路へ送信するための送信回路からなる。シリアルデータシステムにおいて、入力データ信号をサンプリングするタイミング情報は、データストリームに埋め込まれている。入力データ信号をサンプリングまたはクロックする時間を回復するために、ほとんどの受信回路には、サンプリングクロックを入力データと同期させるクロックデータリカバリ（「ＣＤＲ」）回路が含まれる。ＣＤＲ回路は、入力データにおける遷移を積極的に探し、サンプリングクロック信号を入力データ遷移に対して位相整合させて、最大のセットアップ／ホールドタイミングマージンを提供する。

ＣＤＲ回路は、典型的には、ビットレートの範囲にわたって入力データを追跡する役割を担う。しかしながら、入力データのビットレートは、サンプリングクロック周波数と異なっている可能性がある。さらに、入力データのビットレートは、サンプリングクロック周波数に対して経時的に変化する可能性がある。たとえば、入力データ信号のビットレートは、任意の特定の時間に、１．５００４５ＧＨｚ〜１．４９９５５ＧＨｚの範囲を動く可能性がある。換言すれば、ＣＤＲ回路は、約１．５ＧＨｚ±３００百万分率（「ｐｐｍ」）のビットレートを有するデータ信号を追跡する必要がある。

したがって、入力データが高い可変データビットレートを有する場合であっても、サンプリングクロック信号を入力データと同期させることができる、ＣＤＲ回路などの回路、装置、方法を提供することが望ましい。

詳細な説明
本発明の実施形態において、ＣＤＲ回路などの回路には、Ｄｃｌｋクロック信号に応じて、可変データビットレートを有するデータ信号を受信するサンプラが含まれる。クロック回路が、サンプラに連結され、位相調整信号に応じてＤｃｌｋクロック信号を生成する。位相調整コントローラが、位相調整ステップサイズ信号に応じて位相調整信号を生成する。位相調整ステップサイズ信号の値は、データ信号とＤｃｌｋクロック信号との間の位相差に依存する。

本発明の別の実施形態において、クロック回路には、ＣＤＲ回路の第１、第２および第３のステージに連結され、かつ第１および第２のステージ出力信号に応じて位相調整信号をホールドできるストールロジックが含まれる。

本発明の別の実施形態において、表示器が可変データビットレートを検出し、カウンタが、位相調整信号のための位相調整ステップサイズを調整する。

本発明の別の実施形態において、クロック回路には、ストールロジック、表示器およびカウンタが含まれる。

本発明の別の実施形態において、クロック回路には、所定期間の第１および第２の位相調整信号の平均に応じて、位相調整信号を出力する平均回路が含まれる。

図１は、本発明の実施形態に従って、位相調整ステップサイズを決定するための位相調整ステップサイズロジック１３０を有するＣＤＲ回路１００を示す。ＣＤＲ回路１００は、可変データビットレートまたは可変周波数（またスペクトラム拡散として知られている）を有するデータ信号１２０を追跡することができる。本発明の実施形態において、データ信号１２０は、Ｄｃｌｋクロック信号１２５ａに対して固定した差があるビットレートを有する。本発明の別の実施形態において、データ信号１２０は、Ｄｃｌｋクロック信号１２５ａに対して、ある範囲のデータビットレートで連続的に変化するデータビットレートを有する。

本発明の実施形態において、ＣＤＲ回路１００は、Ｄｃｌｋクロック信号１２５ａから約０ｐｐｍ〜約５０００ｐｐｍまで変化するデータ信号１２０を追跡することができる。ＣＤＲ回路１００および位相調整ステップサイズロジック１３０は、図５、７、８および１０に示し、以下で詳細に説明する。したがって、本明細書で説明するように、ＣＤＲ回路１００は、位相調整ステップサイズを調整することによって、デートビットレートまたはデータ位相ドリフト（ｐｐｍ）の広範な変動を有する入力データ信号１２０を追跡することができる。

本発明の実施形態において、位相調整ステップサイズロジック１３０は、ｐｐｍおよび最新のアップ／ダウン信号１２２に基づいて、ステップサイズの大きさおよび方向を示すステップサイズ信号１２７を出力する。本発明の実施形態において、位相調整ステップサイズロジック１３０は、ある期間にわたって受信した複数のアップ／ダウン信号に基づいて、Ｄｃｌｋ１２５ａに対するデータ信号１２０のｐｐｍを判断する。

たとえば、位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりもずっと大きくかつ最新のアップ／ダウン信号がアップ信号であると判断した場合には、大きさのゼロ変化およびゼロ方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりも大きくかつ最新のアップ／ダウン信号がアップ信号であると判断した場合には、１カウントの大きさおよびアップ方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロでかつ最新のアップ／ダウン信号がアップ信号であると判断した場合には、２カウントの大きさおよびアップ方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりも小さくかつ最新のアップ／ダウン信号がアップ信号であると判断した場合には、３カウントの大きさおよびアップ方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりもずっと小さくかつ最新のアップ／ダウン信号がアップ信号であると判断した場合には、４カウントの大きさおよびアップ方向を示すステップサイズ信号１２７が出力される。

位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりもずっと大きくかつ最新のアップ／ダウン信号がダウン信号であると判断した場合には、４カウントの大きさおよびダウン方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりも大きくかつ最新のアップ／ダウン信号がダウン信号であると判断した場合には、３カウントの大きさおよびダウン方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロでかつ最新のアップ／ダウン信号がダウン信号であると判断した場合には、２カウントの大きさおよびダウン方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりも小さくかつ最新のアップ／ダウン信号がダウン信号であると判断した場合には、１カウントの大きさおよびダウン方向を示すステップサイズ信号１２７が出力される。位相調整ステップサイズロジック１３０が、データ信号１２０のｐｐｍがゼロよりもずっと小さくかつ最新のアップ／ダウン信号がダウン信号であると判断した場合には、０カウントの大きさおよびダウン方向を示すステップサイズ信号１２７が出力される。

位相調整ステップサイズロジック１３０が、最新のアップ／ダウン信号が非遷移信号であるかまたはアップもしくはダウン信号が受信されないと判断した場合には、データ信号１２０のｐｐｍにかかわらず、ゼロの大きさ変化および方向の無変化を示すステップサイズ信号１２７。

本発明の実施形態において、大きさの４カウント変化は１カウントの大きさの４倍に等しい。３カウントおよび２カウントの大きさ変化についても同様である。

ＣＤＲ回路１００には、サンプリングクロック位相調整器１１８によって供給されるＤｃｌｋクロック信号１２５ａに応じてデータ信号１２０を受信するサンプラ１１０が含まれる。直並列変換器１４１が、サンプラ１１０からシリアルデータ１４０ａおよびシリアルエッジデータ１４０ｂを受信し、Ｎビットのデータ１２１ａおよびＮビットのエッジデータ１２１ｂを、パラレルフォーマットで、更新周期ごとに、位相検出器１１２へ出力する。更新レートは、（位相調整）ステップサイズ信号１２７が再計算または再生成されるレートまたは周波数である。更新周期は、Ｄｉｖクロック１２９によってクロックされる構成要素（たとえば直並列変換器１４１、位相検出器１１２、位相調整コントローラ１１４および位相調整ステップサイズロジック１３０）の出力を再計算または再生成する期間である。次に、位相検出器１１２は、Ｎビットのエッジデータ１２１ｂと共に、Ｎビットのデータ１２１ａおよび前のＮビット更新周期からの最終ビット（合計でＮ＋１ビットのデータ）を用いて、アップ、ダウンまたは非遷移（「アップ／ダウン」）信号１２２の出力を、位相調整ステップサイズロジック１３０へ生成する。本発明の代替実施形態において、アップ／ダウン信号１２２は、位相変動信号として位相調整コントローラ１１４に供給される。

本発明の実施形態において、サンプラ１１０には、多数のサンプラまたは受信回路が含まれる。

本発明の実施形態において、位相検出器１１２には、Ｎ＋１ビットのデータおよびＮビットのエッジデータのそれぞれから位相情報を取る多数決検出器が含まれる。Ｎ＋１ビットのデータは、データビットのそれぞれの間に遷移があるかどうかを判断し、そして対応するＮビットのエッジデータを用いて、Ｄｃｌｋ１２５ａおよびＥｃｌｋ１２５ｂが、データ１２０に比べて早いかまたは遅いかを判断する。多数決検出器は、Ｎビットのエッジデータを用いて、Ｎ＋１ビットのデータにおける遷移のそれぞれに投票し、単一のアップ、ダウンまたは非遷移信号を供給する。次に、位相調整器１１４は、アップ／ダウン信号１２２に応じて、位相調整信号１２３をサンプリングクロック位相調整器１１８へと発生させ、データ信号１２０に対してＤｃｌｋクロック信号１２５ａを整合させるようにする。サンプリングクロック位相調整器１１８は、位相調整信号１２３およびサンプリングクロック源１１６からのデータ基準クロック信号１２４ａに応じて、Ｄｃｌｋクロック信号１２５ａをサンプラ１１０に出力する。サンプリングクロック位相調整器１１８は、位相調整信号１２３およびサンプリングクロック源１１６からのエッジ基準クロック信号１２４ｂに応じて、Ｅｃｌｋクロック信号１２５ｂをサンプラ１１０に出力する。

本発明の実施形態において、サンプリングクロック源１１６には、位相ロックループ回路が含まれる。本発明の実施形態において、サンプリングクロック源１１６は、２つのクロック信号、すなわちデータ基準クロック信号１２４ａおよびエッジ基準クロック信号１２４ｂを生成する。本発明の実施形態において、Ｄｃｌｋ１２５ａの両エッジを用いて、データ信号１２０におけるデータ値のサンプリングのタイミングを合わせる。本発明の代替実施形態において、４つのクロック信号が、ダブルデータレート（「ＤＤＲ」）動作モードで出力される。データ基準クロック１２４ａおよびエッジ基準クロック１２４ｂから位相が１８０度ずれた補足的なクロック信号がまた、ＤＤＲ動作モードではサンプリングクロック源１１６からそれぞれ出力される。同様に、対応するクロック信号が、ＤＤＲ動作モードではサンプリングクロック位相調整器１１８から出力される。Ｄｃｌｋクロック信号１２５ａおよびＥｃｌｋクロック信号１２５ｂが、サンプリングクロック位相調整器１１８からサンプラ１１０に出力される。Ｄｃｌｋクロック信号１２５ａはまた、Ｎ分割回路１５０に入力される。本発明の実施形態において、Ｎは、直並列変換器１１０ａからパラレルフォーマットで出力されるビット数に等しい。ダブルデータレート動作の実施形態において、Ｄｃｌｋクロック信号１２５ａは、Ｎ分割回路１５０によりＮ／２で割られ、サンプラ１１０に入力される。たとえば、１０ビットのデータが直並列変換器１４１から出力された場合、Ｎ分割回路１５０は、１０でＤｃｌｋ１２５ａを割る。１０ビットのデータがＤＤＲ動作モードで直並列変換器１４１から出力された場合には、Ｎ分割回路１５０は、５でＤｃｌｋ１２５ａを割るであろう。

本発明の実施形態において、Ｎ分割回路１５０は、ＣＤＲ１００における回路構成要素のタイミングを合わせるためにＤｉｖクロック信号１２９を生成する。具体的には、Ｄｉｖクロック信号１２９は、直並列変換器１４１、位相検出器１１２、位相調整コントローラ１１４および位相調整ステップサイズロジック１３０に入力される。

本発明の実施形態において、位相調整ステップサイズロジック１３０は、ステップサイズ信号１２７を位相調整コントローラ１１４に出力して、（位相調整）ステップサイズ位相調整信号１２３の方向および／または大きさを選択するようにする。以下に説明するように、本発明の様々な実施形態において、位相調整信号１２３のステップサイズは、分解能のビット数として設定される。位相調整ステップサイズロジック１３０は、追加信号を受信かつ／または出力してもよいが、これらのいくつかは、本明細書において、本発明の様々な実施形態で説明する。本発明の代替実施形態において、位相調整ステップサイズロジック１３０は、位相調整コントローラ１１４など、ＣＤＲ回路１００の他の回路構成要素内に位置してもよい。

位相調整信号１２３の方向を含むステップサイズまたは分解能は、ステップサイズ信号１２７に応じて選択される。位相調整コントローラ１１４は、ステップサイズ信号１２７に応じて位相調整信号１２３を生成する。位相調整信号１２３は、ステップサイズ変化の大きさおよび方向の両方を表わす。本発明の実施形態において、ステップサイズ信号１２７は、クロック信号１２４ａ−ｂをシフトしてＤｃｌｋクロック信号１２５ａおよびＥｃｌｋクロック信号１２５ｂを生成するために必要とされる位相調整（時間量またはクロック周期の一部として表現してもよい）を表わす。本発明の実施形態において、位相調整信号１２３は、時間またはクロック周期の一部を表わすビット数として表現される。

更新レートは、ＣＤＲ回路１００が位相調整信号１２３を更新するレートである。更新レートは、直並列変換器１４１によってパラレルフォーマットで出力されるビット数Ｎによって決定される。本発明の実施形態において、直並列変換器１４１によって出力されるビット数は、Ｎであり、ＣＤＲ１００の初期設定または製造中に選択される。本発明の代替実施形態において、直並列変換器１４１から出力されるビット数Ｎは、ＣＤＲ１００の動作中に調整される。本発明のこの実施形態において、Ｎ分割回路１５０を調整して、直並列変換器１４１から出力される調整されたＮパラレルビットに対応するＤｉｖクロック信号１２９を出力する。たとえば、Ｎビット更新レートについては、Ｎビットのデータ１２１ａが、Ｎラインで直並列変換器１４１から位相検出器１１２に転送され、位相調整コントローラ１１４からサンプリングクロック源ｌ１８への位相調整信号１２３を決定するようにする。

ＣＤＲ回路１００はまた、パイプラインステージの数の点から説明してもよい。パイプラインステージは、単一の更新周期内でデータを処理する回路構成要素として定義される。本発明の実施形態において、ＣＤＲ回路１００には、６つのパイプラインステージが含まれる。本発明の実施形態において、図１に示す位相検出器１１２は、アップ／ダウン１２２を生成するために２つの更新周期を必要とするので、位相検出器１１２は、２つのパイプラインステージを有する回路構成要素として説明してもよい。

ＣＤＲ回路１００が許容できる最大相変動（百万分率（ｐｐｍ）として表現され、時には、最大データ位相ドリフトまたは最大トラッキングレートと呼ばれる）は、以下の式１に見られるように、データ信号１２０のビット時間を掛けた更新レートに対するステップサイズの比率に等しい。
ｐｐｍ＝ステップサイズ／更新レート×ビット時間 式１

図２は、式１を表わす離散データ位相ドリフト／調整曲線２００を示す。たとえば、直並列変換器１４１が更新周期当たり１０ビットを出力し、かつ位相検出器１１２がその更新周期内で少なくとも１つの遷移を確認した場合には、位相調整コントローラ１１４は、データ位相ドリフト２１１が生じた後で、位相調整ステップサイズ２１０だけデータ基準クロック信号１２４ａをシフトする位相調整信号１２３を生成する。位相調整ステップサイズ２１０は、これらの１０ビット時間内に生じる位相ドリフト２１１の量より大きくなければならない。または、
ステップサイズ≧更新レート×ｐｐｍ×ビット時間 式２

たとえば、データ信号１２０が、５００ｐｐｍのドリフトがある４Ｇｂｐｓに等しい場合には、
Ｄｃｌｋクロック信号１２５ａは２ＧＨｚ（ＤＤＲの場合）に等しく、
データ信号１２０のビット時間は２５０ｐｓに等しく（１０ビット時間は２．５ｎｓに等しい）、
１０ビット時間におけるデータドリフト量ｐｐｍは１．２５ｐｓに等しい。

この例において、ＣＤＲ回路１００は、１０ビット時間に１．２５ｐｓの大きさの位相ドリフトを確認する可能性がある。位相ドリフト２１１を克服するために、位相調整ステップサイズ２１０は、１．２５ｐｓより大きくなければならない。

したがって、データ信号１２０の固定ビット時間を有するＣＤＲ回路１００の最大トラッキングレートを増加させるために、ステップサイズおよび／または更新レートを、可変データビットレートを有するデータ信号に対して調整または選択しなければならない。最大トラッキングレートは、ＣＤＲ回路１００が許容でき、かつやはり取得またはロックできるデータ信号１２０における最大ｐｐｍ変動である。

位相調整信号１２３のステップサイズに対して８ビットを仮定すると、ステップサイズは、この例では１．９５ｐｓ（５００ｐｓ（２×ｂｉｔ時間）／２^８＝１．９５）になる。１０ビットの更新レートおよび８ビットのステップサイズによって、ＣＤＲ回路１００に対して７８０ｐｐｍの最大トラッキングレートが提供される。
ｐｐｍ＝ステップサイズ／更新レート×ビット時間＝１．９５ｐｓ／１０×２５０ｐｓ＝７８０ｐｐｍ 式３

データ信号１２０が７８０ｐｐｍより大きなデータビットレートを有する場合には、ＣＤＲ回路１００は、データ信号１２０に「キャッチアップ」してロックすることができない。なぜなら、データ位相ドリフトが、ＣＤＲ回路１００の位相調整ステップサイズまたは最大トラッキングレートより大きいからである。位相調整信号１２３のステップサイズが６ビットの分解能（５００ｐｓ／２^６＝７．８１ｐｓ）に増加され、更新レートが５ビットに低減された場合には、ＣＤＲ回路１００は、６２４８ｐｐｍに増加された最大トラッキングレートを有し、これは、１０ビットの更新レートおよび８ビットのステップサイズを用いるＣＤＲ回路１００の最大トラッキングレートの８倍である。
ｐｐｍ_{５ビットの更新／６ビットのステップサイズ}＝７．８１ｐｓ／５×２５０ｐｓ＝６２４８ｐｐｍ 式４

しかしながら、位相調整ステップサイズを増加させることによって、ＣＤＲ回路１００に関連したディザも同様に増加する。ディザは、ＣＤＲ回路１００がデータ信号１２０を追跡しているときの理想的なロック位置から離れた、Ｄｃｌｋクロック信号１２５ａからデータ信号１２０への位相オフセット量である。図３は、データ信号１２０とＤｃｌｋクロック信号１２５ａとの間にｐｐｍ差異がない場合に、ＣＤＲ回路１００のディザ量をデータ信号１２０のビット時間の関数として表わすデータ位相ドリフト／調整曲線３００を示す。最大ディザ高さ３０１は、ＣＤＲ１００が理想的なロック位置の近くで動作している場合の、データ信号１２０とＤｃｌｋクロック信号１２５ａとの間の最大位相差を示す。ディザは、ステップサイズおよび回路のレイテンシの関数である。

本発明の実施形態において、ＣＤＲ回路１００が、Ｄｉｖクロック信号１２９の周波数を増加させることによって、より高い周波数で動作できる場合には、更新レートは、減少させてもよい。たとえば、１０ビットのデータから５ビットのデータへ更新レートを減少させるためには、ＣＤＲ回路１００の各パイプラインステージは、２倍速く動作する必要がある。

データ信号１２０が可変データビットレート（ｐｐｍ）を含まない場合に、最大（「Ｍａｘ」）ディザ高さは、式５に見られるように、ＣＤＲ回路１００のパイプラインステージ数およびステップサイズの関数として表現してもよい。
最大ディザ高さ＝±（パイプラインステージ×ステップサイズ） 式５

たとえば、６つのパイプラインステージおよび６ビットのステップサイズを有するＣＤＲ回路１００は、比較的大きな最大ディザ高さを有するが、この高さは、データ信号１２０のビット時間のパーセンテージとして表現してもよい。
最大ディザ高さ＝±（６×（２×ビット時間）／２^６）＝±（０．１８７５×ビット時間） 式６

比較すると、６つのステージおよび８ビットのステップサイズを有するＣＤＲ回路１００は、６ビットのステップサイズを用いる類似のＣＤＲ回路１００の最大ディザ高さの１／４の最大ディザ高さを有する。
最大ディザ＝±（０．０４７×ビット時間） 式７

図５は、図１に見られるＣＤＲ１００の構成要素と共に、パイプラインステージ５１３〜１６として表わされたストールロジック５００を示す。たとえば、パイプラインステージ５１３および５１４は、図１に示す位相検出器１１２を表わす。本発明の実施形態において、図５に示すストール回路５００を用いて、図３および４に見られるような位相ドリフト曲線３００の最大ディザ高さ３０１を低減する。ＣＤＲ回路１００における少数のパイプラインステージを選択的にストールまたは迂回することによって、最大ディザ高さ３０１を低減する。ストールロジック５１８が、ＣＤＲ回路１００において前の２つの隣接するステージ出力を比較することによって、アップからダウンへの、またはダウンからアップへの遷移が連続的なステージによって要求されていると判断した場合には、ストール回路５００は、位相検出器１１２からのアップ／ダウン信号を先読みすることによって、アップ／ダウン信号１２２をホールドまたはラッチする。

図５は、本発明の実施形態のＣＤＲ回路１００における６つのパイプラインステージのうちの４つと共にストール回路５００を示す。本発明の実施形態において、ストール回路５００には、様々なパイプラインステージに連結されたストールロジック５１８、レジスタ（「Ｒｅｇ」）５２０およびＯＲゲート５２２が含まれる。ステージ５１３は、ステージ出力信号５３０をステージ５１４に出力し、ステージ５１４は同様にステージ出力信号５３１を出力する。ステージ５１５は、入力されたステージ出力信号５３１に応じてステージ出力信号５３２を出力する。ステージ５１６は、入力されたステージ出力信号５３２に応じて位相調整信号１２３を出力する。ステージ５１３〜５１６およびレジスタ５２０は、Ｄｉｖクロック信号５４０によってタイミングを合わせられる。ステージ出力信号５３０および５３１は、ストールロジック５１８に入力され、ストールロジック５１８は、ストール出力信号５５０をステージ５１５、レジスタ５２０およびＯＲゲート５２２に出力する。レジスタ５２０は、レジスタ出力信号５５２をＯＲゲート５２２に出力する。ＯＲゲート５２２は、ストール出力信号５５０およびレジスタ出力信号５５２に応じて、ストール出力信号５５１をステージ５１６に出力する。したがって、ストールロジック５１８は、ステージ出力信号５３０および５３１を先読みすることによって、更新周期の間、ステージ５１５および５１６のステージ出力信号５３２および位相調整信号１２３をそれぞれストールまたはホールドするストール出力信号５５０を出力する。同様に、ストール出力信号５５１は、追加更新周期の間、位相調整信号１２３をストールまたはホールドする。

たとえば、ステージ出力信号５３０および５３１におけるアップ／ダウン信号をそれぞれ比較した後、ＣＤＲ回路１００の最後の２ステージ（ステージ５１５および５１６）はストールしてもよい。換言すれば、ストールロジック５１８が、位相検出器１１２などのステージ５１３からアップ信号を検出し、ステージ５１４、５１５および５１６がダウン信号を出力している場合には、トラッキング方向における変化（アップからダウンへ、またはダウンからアップへの遷移）に対して、ステージ５１３および５１４からの出力を比較することによって、ステージ５１５および５１６をストールして、最大ディザ高さ３０１を低減することができる。

図４は、ストール回路５００を用いている場合に、最大ディザ高さを低減することを示す。データ位相差曲線３００は、ストール回路５００を用いていない場合の最大ディザ高さ３０１を示す。比較すると、データ位相差曲線４００は、ストール回路５００を用いた場合の著しく低減された最大ディザ高さ３０１を示す。したがって、６ビットのステップサイズを備え、かつ２ステージがストール可能な６ステージを有するＣＤＲ回路１００は、式８に見られるような低減された最大ディザ高さを備えた４ステージを有するＣＤＲ回路と等価である。
最大ディザ高さ＝±（４×（２×ビット時間）／２^６）＝±（０．１２５×ビット時間） 式８

上記のように、最大ディザ高さの減少は、データ信号１２０における可変データビットレート（ｐｐｍ）を考慮していない。データ信号１２０に可変データビットレートが存在する場合に、最大ディザ高さは、Ｄｃｌｋクロック信号１２４ａが更新レートごとにデータ位相ドリフトを追跡する（すなわち、「キャッチアップ」）する方向に減少するが、データ位相ドリフトに対するＤｃｌｋクロック信号１２４ａの方向から離れてディザを増加させる（ステップサイズを増加させる）。図６ならびに式９および１０がこの関係を示す。
最大ディザアップ＝＃パイプラインステージ数×（ステップサイズ−データ位相ドリフト） 式９
最大ディザダウン＝＃パイプラインステージ数×（ステップサイズ＋ドラフト位相ドリフト） 式１０

たとえば、５ビットの更新レート、６つのパイプラインステージおよび６ビットのステップサイズを備えたＣＤＲ回路１００は、次の最大ディザアップおよびダウン値を有する。
最大ディザアップ＝６×（（２×ビット時間）／２^６）−５×ｐｐｍ×ビット時間）＝６×（１／２^５−５×ｐｐｍ）×ビット時間 式１１
最大ディザダウン＝６×（（２×ビット時間）／２^６）−５×ｐｐｍ×ビット時間）＝６×（１／２^５＋５×ｐｐｍ）×ビット時間 式１２
ｐｐｍ＝５０００の場合、
最大ディザアップ＝０．０３７５×ビット時間
最大ディザダウン＝０．３３７５×ビット時間

したがって、最大ディザダウンは、最大ディザアップよりも大きさの程度が大きい。

ストール回路５００を用いる場合であっても、ＣＤＲ回路１００は、データ信号１２０のデータビットレートに基づいた追加補正またはステップサイズ補正なしには、ある一定の可変データビットレートを有するデータ信号１２０を追跡することができないであろう。式１３から見て取れるように、効果的な４ステージＣＤＲ回路を用いた最大ディザダウンは、やはりビット時間の比較的大きなパーセンテージである。
最大ディザダウン＝４×（（２×ビット時間）／２^６）＋６（５×ｐｐｍ×ビット時間）＝０．２７５×ビット時間 式１３

本発明の実施形態において、図７に示すように、ＰＰＭ表示器７０１を位相調整ステップサイズロジック１３０に含めてもよく、またステップサイズ結合器７０２およびカウンタ７０３を位相調整コントローラ１１４に含めてもよく、これらの２つを用い、位相エラーおよびデータ位相ドリフト量に応じて、位相調整信号１２３のステップサイズを調整してもよい。回路７００は、位相エラーおよびデータ位相ドリフトの両方を用いて、位相調整信号１２３の位相調整ステップサイズを提供する。回路７００には、データ位相ドリフトまたはＰＰＭ（「百万分率」）表示器７０１、ステップサイズ結合器７０２およびカウンタ７０３が含まれる。ＰＰＭ表示器７０１は、アップ／ダウン信号１２２または非遷移形態で、位相エラーを含む信号Ａを受信する。ステップサイズ結合器７０２は、同様に信号Ａを受信し、アップ／ダウン信号１２２に応じて、所定の位相調整ステップサイズ_{アップ／ダウン}を設定する。

本発明の実施形態において、アップ／ダウン信号１２２はＰＰＭ表示器７０１に入力されるが、ＰＰＭ表示器７０１は、データ信号１２０のデータドリフトを検出し、かつデータ信号１２０の測定されたデータ位相ドリフトに関連する可変位相調整ステップサイズ_ｐｐｍを表わす信号Ｂを出力する。可変位相調整ステップサイズ_ｐｐｍは、データ信号１２０とＤｃｌｋ１２４ａとの間のｐｐｍドリフトに基づいた可変ステップサイズを表わす。本発明の実施形態において、信号Ａは、位相検出器１１２から位相調整コントローラ１１４へのアップ／ダウン信号１２２（破線）または位相変動信号に対応し、信号Ｂは、図１に示すステップサイズ信号１２７に対応する。

本発明の実施形態において、カウンタ７０３は、以下の式１４に見られるように、前のカウント値のカウント［ｎ］、信号Ａまたは所定のステップサイズ（ステップサイズ_{アップ／ダウン}）、および信号Ｂまたは可変ステップサイズ（ステップサイズ_ｐｐｍ）に応じた位相調整ステップサイズを有する位相調整信号１２３を出力する。
位相調整＝カウント［ｎ＋１］＝カウント［ｎ］＋ステップサイズ_{アップ／ダウン}＋ステップサイズ_ｐｐｍ 式１４

本発明の実施形態において、回路７００は、８ビットのカウンタ７０３を含み、５ビットの更新レートおよび６つのステージを有するＣＤＲ回路１００に含まれ、４Ｇｂｐｓのデータ信号１２０を受信する。したがって、ｐｐｍを考慮しない場合に、カウンタ７０３からの通常のカウント値は、１．９５ｐｓである。
カウント値＝２×１５０ｐｓ／２^８＝１．９５ｐｓ 式１５

かくして、信号Ａの全てのアップ／ダウンに対して、ステップサイズ結合器７０２は、以下の式１６に見られるように、次のステップサイズ_{アップ／ダウン}を設定する。
セットステップサイズ_{アップ／ダウン}（Ａ）：アップ＝＋３．９ｐｓ（２ｃｎｔｓ）
ダウン＝−３．９ｐｓ（−２ｃｎｔｓ） 式１６

ＰＰＭ表示器７０１は、データ信号１２０の検出されたデータ位相ドリフトに依存して、ステップサイズ_ｐｐｍを含むＢ信号を出力する。以下の表１は、データ位相ドリフトの範囲または周波数差を用いて、ＰＰＭ表示器７０１から出力される対応するステップサイズ_ｐｐｍを選択することを示す。たとえば、ＰＰＭ表示器７０１が２６００ｐｐｍを超える位相ドリフト差を検出した場合には、３．９ｐｓのステップサイズ_ｐｐｍが信号Ｂとして出力される。次に、ステップサイズ結合器７０２が、Ｄｃｌｋ１２５ａに対するデータ信号１２０のｐｐｍおよびＣＤＲ回路１００が「キャッチアップ」することを必要とするかどうかに依存して、信号ＡおよびＢの値を合計するか引き算する。たとえば、ＰＰＭ表示器７０１がデータ信号１２０の高ｐｐｍを検出した場合には、結合器７０２は、データに「キャッチアップ」するために、３．９ｐｓステップサイズ_ｐｐｍおよび３．９ステップサイズ_{アップ／ダウン}を合計して７．８ｐｓ（４ｃｎｔｓ）の位相調整ステップサイズを取得し、またＣＤＲ回路１００が、データドリフトの反対方向に、サンプリングクロック信号のＤｃｌｋクロック信号１２５ａを移動させたい場合には、結合器は、３．９ｐｓステップサイズ_ｐｐｍおよび３．９ステップサイズ_{アップ／ダウン}を引き算して、０ｐｓ（０ｃｎｔｓ）の位相調整ステップサイズを得る。次に、表１の第３および第４列に見られるように、合計されたかまたは差し引きされたステップサイズが、結合器７０２からカウンタ７０３に出力され、カウンタ７０３が、以前に記憶されたカウント値のカウント［ｎ］を合計または引き算されたステップサイズに加え、位相調整信号１２３を出力する。

たとえば、データ信号１２０が５０００ｐｐｍ（５ビット×０．００５（ｐｐｍ）×２５０ｐｓ＝６．２５ｐｓ（５ビットごとに））のデータ位相ドリフトを含む場合には、ＰＰＭ表示器７０１は、３．９ｐｓステップサイズ_ｐｐｍを出力し、また位相調整信号１２３は、次のステップサイズと、同様に最大ディザアップ／ダウン値を含む。
位相調整アップステップサイズ＝７．８ｐｓ
位相調整ダウンステップサイズ＝０ｐｓ
最大ディザアップ＝６×（アップステップサイズ−データドリフト）＝６×（７．８ｐｓ−６．２５ｐｓ）＝９．３ｐｓ 式１７
最大ディザダウン＝６×（ダウンステップサイズ＋データドリフト）＝６×（０＋６．２５ｐｓ）＝３７．５ｐｓ 式１８

最大ディザダウンの場合では、結合器７０２およびカウンタ７０３は用いられず（０ステップサイズ）、データは、ロックポイントまたは値を超えてドリフトするままにされる。

図８は、本発明の実施形態において、ステップサイズ_ｐｐｍを適切に調整するために、ＰＰＭ表示器７０１で用いられる状態機械８００を示す。状態機械８００には、ステップサイズ_ｐｐｍを増加または減少させるための５つの状態８０１〜８０５が含まれる。ｆ_アップが、ステップサイズ_ｐｐｍを加算する方向への状態遷移を表わし、一方でｆ_ダウンが、ステップサイズ_ｐｐｍを減算する方向への状態遷移を表わす。これらの状態遷移は、本発明の実施形態においてこれらのステップサイズ遷移を生成するために、ＰＰＭ表示器７０１に含まれる、ＰＰＭ検出器７０１ａなどの周波数検出器を必要とする。

ＰＰＭ表示器７０１、特にＰＰＭ検出器７０１ａは、データ信号１２０が多量または少量のデータドリフトを含むかどうかに基づいて、状態における変化を誘発する。本発明の実施形態において、位相検出器１１２からのアップおよびダウン信号の数が、データドリフトを決定するためにＰＰＭ検出器７０１ａによって用いられる。アップおよびダウン信号間の差が比較的大きい場合には、これは、データ信号１２０における高いデータドリフトを示す。なぜなら、ドリフトしているデータに「キャッチアップ」するために、一方向におけるより多くのステップが必要とされているからである。

たとえば、ＰＰＭ表示器７０１が、状態８０３または０ｃｎｔ状態にある場合には、位相調整ステップサイズは、アップおよびダウン信号用に、それぞれ＋３．９ｐｓおよび−３．９ｐｓに設定される。

次に、６つのパイプラインまたはレイテンシステージを備えたこの例において、アップおよびダウン信号の数は、式１９および２０に見られるように、それぞれ４２および８である。
＃アップの数＝６＋６×（（ダウンステップサイズ＋データドリフト）／（アップステップサイズ−データドリフト））＝６＋６×（（３．９＋６．２５）／（｜３．９−６．２５｜））＝６＋２６＝４２ 式１９
＃ダウンの数＝６＋６×（（アップステップサイズ−データドリフト）／（アップステップサイズ＋データドリフト））＝６＋６×（（｜３．９−６．２５｜）／（３．９＋６．２５））＝６＋２＝８ 式２０

データ信号１２０がアップから隔たった大きなデータドリフトを有する場合には、アップ信号の数は、ダウン信号の数に勝る。なぜなら、サンプリングクロックがロック位置の近くを動いているので、データに「キャッチアップ」するためにより多くのアップが必要だからである。図９は、ロック位相値またはポイントに「キャッチアップ」するために、ダウン信号よりも多くのアップ信号が用いられていることを表わす曲線９００を示す。

本発明の実施形態において、ＰＰＭ検出器７０１ａは、所定期間のアップ信号の数およびダウン信号の数をカウントする。次に、ＰＰＭ検出器７０１ａは、ダウン信号の数からアップ信号の数を引いて、アップ／ダウン差値を得る。ＰＰＭ検出器７０１ａはまた、ＰＰＭ表示器７０１が状態を変更するかどうかを判断するために、閾値を記憶する。次に、アップ／ダウン差値は、ＰＰＭ表示器７０１が新しい状態に遷移するかどうかを判断するために、ＰＰＭ検出器閾値と比較される。上記の例に関して、アップ／ダウン差値が、４０更新に対する閾値１５より大きい場合には、ＰＰＭ表示器７０１は新しい状態に移行する。

本発明の実施形態において、図５に示すストール回路５００は、図７に示すＰＰＭ表示器７０１およびカウンタ／加算器７０２と結合される。

図１０は、本発明の実施形態によるメソクロナス装置におけるディザを低減する平均回路１０００を示す。本発明の実施形態において、平均回路１０００は、図１に示すＣＤＲ回路１００の位相調整コントローラ１１４に含まれ、またデータ信号１２０は、可変データビットレートを有しない。平均回路１０００は、アップ／ダウン信号１２２を平均かつ比較することによって、調整された位相調整ステップサイズを有する位相調整信号１２３を出力する。

図１０にアップ信号１０１０およびダウン信号１０１１として示すアップ／ダウン信号１２２は、ミキサカウンタ１００１およびアキュムレータ（「Ａｃｃ」」）／比較器（「Ｃｏｍｐ」）１００２の両方に入力される。ミキサカウンタ１００１は、アップ信号１０１０およびダウン信号１０１１に応じて、第１のステップサイズまたはカウント値を有する位相調整信号１０１２を出力する。位相調整信号１０１２は、マルチプレクサ１００３およびアキュムレータ／比較器１００２に入力される。

アキュムレータ／比較器１００２は、所定期間にアップ信号の数を平均して平均アップ値を得る。同様に、アキュムレータ／比較器１００２はまた、所定期間にダウン信号の数を平均して平均ダウン値を得る。本発明の実施形態において、所定期間は、６４の更新周期である。次に、アキュムレータ／比較器１００２は、平均アップ値を平均ダウン値と比較する。平均アップ値が平均ダウン値より大きい場合には、アキュムレータ／比較器１００２は、記憶された位相調整信号１０１２を、ステップサイズまたはカウント値だけ増加させ、増加したステップサイズを有する位相調整信号１０１３をマルチプレクサ１００３へ出力する。平均アップ値が平均ダウン値以下の場合には、アキュムレータ／比較器１００２は、保存された位相調整信号１０１２をステップサイズまたはカウント値だけ減少させ、位相調整信号１０１３をマルチプレクサ１００３へ出力する。図１に見られるような位相調整信号１２３は、ロック信号１０１４に応じてマルチプレクサ１００３から出力される。ロック信号１０１４は、Ｄｃｌｋクロック信号１２５ａがデータ信号１２０にロックしたことを示すＣＤＲロック検出器１００４から発生される。ロック信号１０１４は、アキュムレータ／比較器１００２を迂回することによって、位相調整プロセスを加速するために用いられる。ＣＤＲ回路１００が、データ信号１２０を追跡しているかまたはそれにロックされた場合には、ロック信号１０１４がアサートされ、位相調整信号１０１３がマルチプレクサ１００３の出力として選択される。そうでなければ、位相調整信号１０１２が、マルチプレクサ１００３の出力として選択される。

図１１は、本発明の実施形態による、シリアルデータシステムなどの通信装置１１００を示す。本発明の実施形態において、通信装置１１００には、媒体１１１１によって連結された送信回路１１２０および受信回路１１３０が含まれる。本発明の実施形態において、送信回路１１２０は、媒体１１１１を通じて受信回路１１３０へデータ信号１２０を発生する。受信回路１１３０には、本発明の実施形態に従ってＣＤＲ回路１００が含まれるが、このＣＤＲ回路１００は、入力データ信号１２０における遷移を積極的に探し、可変データビットレートを有する入力データ信号１２０に対してＤｃｌｋクロック信号１２５ａを位相整合させて、最適なセットアップ／ホールドマージン時間を提供する。

本発明の実施形態において、媒体１１１１は、信号を搬送するためのワイヤまたはワイヤセットである。本発明の実施形態において、媒体１１１１は、データ情報、制御情報または両方を搬送可能な双方向データバスである。本発明の代替実施形態において、媒体１１１１は単方向バスである。

図１２は、本発明の実施形態による方法１２００を示す。本発明の代替実施形態において、図１２に示す論理ブロックとして表わされたステップは、ハードウェア、ソフトウェアまたはそれらの組み合わせによって実行される。代替実施形態において、図１２に示すステップは、図１、５、７、８、１０および１１に示す構成要素によって実行される。当業者が理解されるであろうように、図示していない他のステップを含んでもよく、図示したステップを本発明の様々な実施形態において除いてもよい。

方法１２００は、可変データビットレートを有するデータ信号が受信される論理ブロック１２０１で始まる。本発明の実施形態において、サンプラ１１０が、データ信号を受信しサンプリングする。論理ブロック１２０２に示すように、更新レートが選択される。クロック信号を調整するための調整信号が供給され、論理ブロック１２０３に示すように、ストールされる。本発明の実施形態において、調整信号は多数のステージに用いられる。次に、調整信号のためのステップサイズが、論理ブロック１２０４に示すように、可変データビットレート信号に応じて選択される。本発明の実施形態において、ステップサイズは、周期時間ごとに選択される。次に、論理ブロック１２０５に示すように、クロック信号が生成され、データおよびエッジ信号ならびにクロック源に応じて、データおよびエッジ値の取得のタイミングを合わせる。そして方法１２００は終了する。

本発明の様々な実施形態において、図に示しかつ本明細書で説明した信号は、金属ワイアまたはトレースなどの単一または多数の導電要素によって、回路または電気構成要素間を転送される。

本発明の好ましい実施形態の前述の記載は、例証および説明の目的で提供された。それは、網羅的であるようにも、本発明を開示した形態に正確に限定するようにも意図されていない。間違いなく、多くの修正および変更が、当業者に明らかとなるであろう。これらの実施形態が選択され説明されたのは、本発明の原理およびその実際的な適用を最もよく説明し、それによって、当業者が、様々な実施形態に対して、および考えられる特定の使用法に適した様々な修正に関して、本発明を理解できるようにするためである。本発明の範囲は、特許請求の範囲およびその均等物によって定義されるように意図されている。

図面の簡単な説明
本発明の実施形態によるＣＤＲ回路を示すブロック図である。 本発明の実施形態に従い、データ信号と、ＣＤＲ回路を用いてデータ信号から回復されたクロック信号との間の位相ドリフトを示す図である。 本発明の実施形態に従い、ＣＤＲ回路のディザ高さを示す図である。 本発明の実施形態によるストール回路を有するＣＤＲ回路を用いた場合の低減されたディザ高さを示す図である。 本発明の実施形態によるストール回路を示すブロック図である。 本発明の実施形態による最大ディザアップおよび最大ディザダウンを示す。 本発明の実施形態によるＰＰＭ表示器およびカウンタ／加算器を示す。 本発明の実施形態による表示器用の状態機械図である。 本発明の実施形態に従い、高ｐｐｍを有する可変データビットレートに対してアップ信号の数がダウン信号の数に勝る場合を示す。 本発明の実施形態による平均回路を示す。 本発明の実施形態による装置を示す。 本発明の実施形態による方法を示す。

Claims (33)

1. 調整可能な位相ステップサイズに応じてクロック信号を生成できるクロック回路と、
   前記クロック信号に応じて、可変データビットレートを有するデータ信号を受信できる、前記クロック回路に連結されたサンプラと、
   を含む回路。
2. 前記クロック回路が、前記可変データビットレートに応じて、大きさが調整可能な前記位相ステップサイズを出力できる位相調整ステップサイズロジックを含む、請求項１に記載の回路。
3. 前記位相調整ステップサイズロジックが、前記可変データビットレートに応じて、調整可能な方向の前記位相ステップサイズを出力できる、請求項１に記載の回路。
4. 前記回路が少なくとも４つのステージを含み、各ステージがそれぞれのステージ出力を有し、前記クロック回路が、前記第１および第２のステージ出力に応じて、前記第３および第４のステージ出力をホールドできるストールロジックを含む、請求項１に記載の回路。
5. 前記回路が６つのパイプラインステージを含む、請求項４に記載の回路。
6. 前記可変データビットレートが約０百万分率（「ｐｐｍ」）〜約５０００ｐｐｍである、請求項１に記載の回路。
7. 前記調整可能な位相ステップサイズが、データ位相ドリフトに対応する第１のステップサイズおよび前記可変データビットレートに対応する第２のステップサイズに応じて調整される、請求項１に記載の回路。
8. 前記第１のステップサイズおよび前記第２のステップサイズが、前記調整可能な位相ステップサイズを得るために合計される、請求項７に記載の回路。
9. 前記クロック回路が、前記可変データビットレートに応じて、前記調整可能な位相ステップサイズを調整できる表示器を含む、請求項１に記載の回路。
10. 前記クロック回路が第１のステップサイズを得るためのカウンタを含み、前記表示器が第２のステップサイズを提供し、前記第１のステップサイズおよび前記第２のステップサイズが、前記調整可能な位相ステップサイズを得るために合計される、請求項９に記載の回路。
11. 前記表示器が、前記可変データビットレートを検出するための状態機械を含む、請求項９に記載の回路。
12. 前記クロック回路が、平均アップ値を得るために複数のアップ信号を、かつ平均ダウン値を得るために複数のダウン信号を平均することと、前記平均アップ値および前記平均ダウン値の比較に応じて前記選択可能な位相調整サイズを有する調整信号を出力することと、ができる平均回路を含む、請求項１に記載の回路。
13. 前記回路が、前記データ信号を送信できる送信回路に連結された受信回路に含まれる、請求項１に記載の回路。
14. 位相調整信号に応じてクロック信号を生成できるクロック回路と、
    前記クロック信号に応じて、可変データビットレートを有するデータ信号を受信できる、前記クロック回路に連結されたサンプラと、
    を含む回路であって、
    前記クロック回路が、
    前記データ信号に応じて第１のステージ出力信号を出力できる、前記サンプラに連結された第１のステージと、
    前記第１のステージ出力信号に応じて第２のステージ出力信号を出力できる、前記第１のステージに連結された第２のステージと、
    前記第２のステージ出力信号に応じて前記位相調整信号を出力できる、前記第２のステージに連結された第３のステージと、
    前記第１および第２のステージ出力信号に応じて前記位相調整信号をホールドできる、前記第１、第２および第３のステージに連結されたストールロジックと、
    を含む回路。
15. 前記第１および第２ステージが連続的なステージである、請求項１４に記載の回路。
16. 前記第１および第２ステージが位相検出器に含まれる、請求項１４に記載の回路。
17. 前記第３のステージが位相調整コントローラに含まれる、請求項１４に記載の回路。
18. 調整可能なステップサイズを有する位相調整信号に応じてクロック信号を生成できるクロック回路と、
    前記クロック信号に応じて、可変データビットレートを有するデータ信号を受信できるサンプラと、
    を含む回路であって、
    前記クロック回路が、
    前記データ信号に応じて第１のステージ出力信号を出力できる、前記サンプラに連結された第１のステージと、
    前記第１のステージ出力信号に応じて第２のステージ出力信号を出力できる、前記第１のステージに連結された第２のステージと、
    前記第２のステージ出力信号に応じて、第１のステップサイズを有する前記位相調整信号を出力できる、前記第２のステージに連結された第３のステージと、
    前記第１および第２のステージ出力信号に応じて前記位相調整信号をホールドできる、前記第１、第２および第３のステージに連結されたストールロジックと、
    前記可変データビットレートに応じて第２のステップサイズを出力できる、前記第３のステージに連結された表示器と、
    前記第１および第２のステップサイズに応じて、調整可能なステップサイズを有する前記位相調整信号を出力できる、前記第３のステージおよび前記表示器に連結されたカウンタと、
    を含む回路。
19. 前記第１および第２のステージが連続的なステージである、請求項１８に記載の回路。
20. 前記第１および第２ステージが位相検出器に含まれる、請求項１８に記載の回路。
21. 前記カウンタが、前記第１のステップサイズおよび前記第２のステップサイズを合計して、前記調整可能なステップサイズを提供できる、請求項１８に記載の回路。
22. 前記表示器が、前記可変データビットレートを検出するための状態機械を含む、請求項１８に記載の回路。
23. 前記表示器が、第１の状態において第１の可変ビットレートに応じて第１の可変周波数位相ステップサイズを出力することができ、かつ第２の状態において第２の可変ビットレートに応じて第２の可変周波数位相ステップサイズを出力することができる、請求項２２に記載の回路。
24. 前記第１の状態が、ある期間中の、アップ信号の数とダウン信号の数との間の差および閾値に応じて第２の状態に遷移する、請求項２３に記載の回路。
25. 位相調整信号に応じてクロック信号を生成するように構成されたクロック回路と、
    前記クロック信号に応じてデータ信号を受信するように構成されたサンプラと、
    を含む回路であって、
    前記クロック回路が、
    所定期間におけるアップ信号から得られた平均アップ信号および前記所定期間におけるダウン信号から得られた平均ダウン信号に応じて、前記位相調整信号を出力できる平均回路を含む回路。
26. 前記平均回路が、
    前記位相調整信号を出力できるミキサカウンタを含む、請求項２５に記載の回路。
27. 前記平均回路が、
    前記平均アップ値および前記平均ダウン値の比較に応じて前記位相調整信号を増加または低減できる、前記ミキサカウンタに連結されたアキュムレータ／比較器を含む、請求項２５に記載の回路。
28. 前記回路が、前記データ信号を送信できる送信回路に連結された受信回路に含まれる、請求項２５に記載の回路。
29. 可変データビットレートを有するデータ信号を送信できる送信回路と、
    前記データ信号に応じてクロック信号を生成できる受信回路と、
    を含む装置であって、
    前記受信回路が、
    前記クロック信号に応じて前記データ信号を受信できるサンプラと、
    調整可能な位相ステップサイズを有する位相調整信号に応じて前記クロック信号を生成できる、前記サンプラに連結されたクロック回路と、
    を含む装置。
30. 可変データビットレートを有する信号を追跡するための方法であって、
    前記信号を受信するステップと、
    更新レートを選択するステップと、
    前記信号に応じて調整信号のための調整可能なステップサイズを選択するステップと、
    を含む方法。
31. 前記受信ステップが、前記調整信号に応じて前記信号をサンプリングすることを含む、請求項３０に記載の方法。
32. 調整可能なステップサイズを選択することが、
    前記信号の前記可変データビットレートに基づいて第１のステップサイズを決定することと、
    第２のステップサイズを決定することと、
    前記第１および第２のステップサイズを合計して前記調整可能なステップサイズを得ることと、
    を含む、請求項３０に記載の方法。
33. クロック信号に応じて、可変データビットレートを有する信号を得ることができるサンプラと、
    前記可変データビットレートに応じて前記クロック信号を調整するための手段と、
    を含むデバイス。
    
    

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