JP2007116574A - Ｄｌｌ回路及びこれらを備えた半導体装置 - Google Patents

Abstract

【課題】 従来のＤＬＬ回路では、ＤＱバッファ系の経路とＤＱレプリカ系の経路とを備え、ＤＱレプリカ系の遅延時間をモニタすることでＤＱレプリカ系の遅延時間としている。しかし、温度、電圧、製造ばらつき等により、ＤＱバッファ系の遅延時間とＤＱレプリカ系の遅延時間との誤差が発生するという問題がある。
【解決手段】 ＺＱキャリブレーション結果により遅延量を可変させる遅延量可変回路を、ＤＱレプリカ系の経路に挿入する回路構成とする。ＤＱレプリカ系の経路の遅延量を可変とし、ＤＱバッファ系とＤＱレプリカ系とのタイミングスキュー差を一定になるように調整する。ＺＱキャリブレーション結果は温度、電圧、製造ばらつきに対応して変動することから、これらの変動に対応した遅延量を得ることでスキュー差を一定にできる高精度のＤＬＬ回路及びこのＤＬＬ回路を備えた半導体装置が得られる。
【選択図】 図１

Description

本発明は半導体装置に関し、特に出力回路のインピーダンスを調整するＺＱキャリブレーション結果を利用したＤＬＬ回路及びこれらを備えた半導体装置に関する。

最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。例えば半導体記憶装置としては、シンクロナスＤＲＡＭ（ Synchronous Dynamic Random Access Memory、以下ＳＤＲＡＭと略記する）がある。さらにＳＤＲＡＭを進化させ、クロックの立ち上がり／立ち下がりエッジに同期させたＤＤＲ（Double Data Rate）、ＤＤＲ２及びＤＤＲ３方式のＳＤＲＡＭが開発されている。

これらのＳＤＲＡＭにおいては、クロックに同期させるためにＤＬＬ(Delay Lock Loop)回路が採用され、内部クロックと外部クロックとのタイミングを同期させている。図４（Ａ）に従来のＤＬＬ回路のブロック図を示す。このＤＬＬ回路を用いたＤＱバッファには外部に終端素子が存在するため、ＤＱバッファ出力の振幅は図４（Ｂ）のように小振幅に抑えられている。一方、ＤＱレプリカには終端素子が存在しないためＤＱレプリカ出力（ＲＣＬＫ）は図４（Ｃ）のようにフル振幅となる。

これらの出力の傾き、遅延量（ｔＰＤ）は温度、電圧、プロセスばらつきによっても変動するが、振幅の違いからその遅延時間Δｔ１とΔｔ２とは異なる。ＤＬＬ回路のディレイラインは、外部クロックＣＫに対してＤＱレプリカの出力を同期させるように動作する。そのため図５に示すように、Δｔ１とΔｔ２の差分はそのままＤＱバッファと外部クロック間のスキューとして見えてしまう。

従来のＳＤＲＡＭにおいては温度変動や電圧変動及びＭＯＳのＶｔｈの変動による遅延量の変化を測定し、フィードバックさせる機能が存在していなかった。そのため、これらの変動を吸収するような制御を行うことが困難であった。すなわち温度変動や電圧変動及びＭＯＳのＶｔｈの変動によるＤＱバッファ系の遅延量とＤＱレプリカ系の遅延量のばらつきはそのまま、スキューとなり、ＤＬＬ回路は高速動作が出来なくなるという問題があった。

これらのＤＬＬ回路に関しては先行文献１（特開平１１−０８６５４５）がある。また出力回路のインピーダンスを調整するキャリブレーション回路に関しては先行文献２（特開２００４−０３２０７０）、先行文献３（特開２００４−１４５７０９）がある。さらにメモリシステムに関しては先行文献４（特開２００１−１５９９９９）がある。

先行文献１（特開平１１−０８６５４５）には、出力回路系とダミーの出力回路系との位相差を検出してクロックの位相差をなくすＤＬＬ回路が示されている。先行文献２（特開２００４−０３２０７０）には、微調整用バッファを並列接続し、接続点の電位と基準電位とを比較する。その比較結果に応じてカウンタを動作させ、カウンタからの信号により出力回路のインピーダンスを調整するキャリブレーション回路が示されている。

先行文献３（特開２００４−１４５７０９）には外部からの制御信号により、出力回路のインピーダンスを調整するキャリブレーション回路が示されている。また先行文献４（特開２００１−１５９９９９）には、メモリチップがデータ伝送線にデータを出力した際に得られる反射波をモニタすることにより、データ伝送線の長さを計測する。この計測結果に基づき、システムコントローラは、メモリチップ毎に、セットアップ／ホールドタイムを決定するメモリシステムが示されている。

しかし、先行特許文献のＤＬＬ回路においては、温度変動や電圧変動及びＭＯＳのＶｔｈの変動を測定し、フィードバックさせる機能が存在していない。そのため、温度変動や電圧変動及びＭＯＳのＶｔｈの変動による出力系とレプリカ系の遅延量のばらつきはそのまま、スキューとなり、高速動作が出来なくなるという問題が残る。また先行特許文献のキャリブレーション回路やメモリシステムにおいても、これらのスキューに対する改善策は提示されてなく、依然として問題が残されたままである。

特開平１１−０８６５４５号公報 特開２００４−０３２０７０号公報 特開２００４−１４５７０９号公報 特開２００１−１５９９９９号公報

上記したように、ＤＬＬ回路においては、温度変動や電圧変動及びＭＯＳのＶｔｈの変動を測定し、フィードバックさせる機能が存在していない。そのため、温度変動や電圧変動及びＭＯＳトランジスタ閾値電位Ｖｔｈの変動によるＤＱバッファ系経路とＤＱレプリカ系経路の遅延量のばらつきはそのまま、スキューとなり、高速動作が出来なくなるという問題がある。

本発明の課題は，上記した問題に鑑み、ＺＱキャリブレーション結果をＤＬＬ回路にフィードバックすることでＤＬＬ回路のスキューずれを低減することにある。ＤＤＲ３−ＳＤＲＡＭには、専用パッドに接続された外部の抵抗素子を測定するＺＱキャリブレーション機能を備えている。この外部の抵抗素子は温度、電圧、プロセスばらつきによる変動を受けない。そのため、このＺＱキャリブレーション結果は温度変化、電圧変動、プロセスばらつきを反映した結果であり、これらの変動による変化を補償することが可能である。このＺＱキャリブレーション結果を制御データとして使用し、ＤＬＬ回路のレプリカ系経路の遅延量を調整する。これらのＺＱキャリブレーション結果をＤＬＬ回路にフィードバックすることで出力タイミングのスキュー低減が可能となる。この構成とすることで、スキューが低減されたＤＬＬ回路及びこれらのＤＬＬ回路を備えた半導体装置を提供することが可能となる。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明のＤＬＬ（Delay Lock Loop）回路は、出力バッファを含む出力バッファ経路と、レプリカ出力回路を含むレプリカ経路を備え、前記出力バッファの出力インピーダンスを調整する制御信号により前記レプリカ経路の遅延量を調整する遅延量可変回路を備えたことを特徴とする。

本発明のＤＬＬ回路の前記遅延量可変回路は、前記制御信号をＤＬＬロック信号により取り込むことを特徴とする。

本発明のＤＬＬ回路の前記遅延量可変回路は、ＭＯＳトランジスタを可変容量素子として備え、前記ＭＯＳトランジスタのゲートを前記レプリカ経路の信号線に接続し、前記ＭＯＳトランジスタの基盤、ソース、ドレインを前記制御信号または前記制御信号の反転信号に接続したことを特徴とする。

本発明のＤＬＬ回路においては、前記可変容量素子をＰＭＯＳトランジスタで構成した場合には、前記ＰＭＯＳトランジスタの基盤、ソース、ドレインは前記制御信号に接続し、ＮＭＯＳトランジスタで構成した場合には、前記ＮＭＯＳトランジスタの基盤、ソース、ドレインは前記制御信号の反転信号に接続したことを特徴とする。

本発明のＤＬＬ回路においては、変換係数を用いて前記制御信号を第２の制御信号に変換し、前記第２の制御信号により前記遅延量可変回路の遅延量を調整することを特徴とする。

本発明のＤＬＬ回路においては、前記制御信号をテーブルルックアップにより変換した第３の制御信号を生成し、前記第３の制御信号により前記遅延量可変回路の遅延量を調整することを特徴とする。

本発明のＤＬＬ回路においては、前記制御信号は前記出力回路のドライブ側トランジスタを制御する制御信号であることを特徴とする。

本発明のＤＬＬ回路においては、前記制御信号は前記出力回路の負荷側トランジスタを制御する制御信号であることを特徴とする。

本発明のＤＬＬ回路においては、前記制御信号は、前記出力回路の負荷側トランジスタを制御する制御信号及び前記出力回路のドライブ側トランジスタを制御する制御信号であることを特徴とする。

本発明のＤＬＬ（Delay Lock Loop）回路は、クロック信号が入力されるディレイラインと、前記ディレイラインからのクロック信号が入力されるＤＬＬ出力クロックドライバと、前記ＤＬＬ出力クロックドライバからのクロック信号を入力される出力バッファと、
前記ディレイラインからのクロック信号が入力されるレプリカ用クロックドライバと、前記レプリカ用クロックドライバからのクロック信号を入力される遅延量可変回路と、前記遅延量可変回路からのクロック信号を入力される出力レプリカバッファと、
前記出力レプリカバッファからのクロック信号と前記ディレイラインに入力されるクロック信号とを入力され、入力された両クロックの位相差を検出する位相検知回路とを備え、
前記位相検知回路からの判定結果により前記ディレイラインの遅延量を調整し、前記出力バッファの出力インピーダンスを調整する制御信号により前記遅延量可変回路の遅延量を調整することを特徴とする。

本発明の半導体装置は、キャリブレーション機能を備え、さらに上記したいずれかのＤＬＬ回路を備えたことを特徴とする。

本発明のＤＬＬ回路は、ＺＱキャリブレーション専用パッドに接続された外部の抵抗素子により得られたＺＱキャリブレーション結果によりＤＬＬ回路のレプリカ系経路の遅延量を調整する。この外部抵抗素子は温度、電圧、プロセスばらつきによる変動を受けない。そのため、このＺＱキャリブレーション結果を半導体装置内の温度変化、電圧変動、プロセスばらつきを補償するデータとして使用することができる。これらのＺＱキャリブレーション結果をＤＬＬ回路にフィードバックすることで出力タイミングのスキュー低減が可能となる。

これらの構成とすることで得られる作用効果は、下記の通りである。（１）ＤＱレプリカ及びＤＱバッファの回路構成上の差異から発生するＤＱ出力タイミングのスキューを低減できる。（２）温度変動、電圧変動、プロセスばらつきによるＤＱ出力タイミングのスキューを低減できる。

本発明の最良の形態について、図面１〜３を参照して詳細に説明する。図１には本発明によるＤＬＬ回路のブロック図（Ａ）と、遅延量可変回路図（Ｂ）を示す。図２にＤＬＬ回路のタイミング図、図３にＺＱキャリブレーション結果を遅延量可変回路にフィードバックさせた本実施例と従来例におけるスキューの比較結果を示す。

図１（Ａ）には、この発明に係るＤＬＬ回路のブロック図を示す。外部より入力されたクロック（ＣＫ、／ＣＫ）は、ＤＬＬ回路専用の入力初段を介してＤＬＬ回路まで伝播する。適当な遅延を受けてディレイライン１を通過したクロックはＤＬＬ出力クロックドライバ２、バッファ３，４によってメモリのデータ出力を行うＤＱバッファ５へと送られる。このＤＬＬ出力クロックドライバ２からＤＱバッファ５までの経路をＤＱバッファ系経路とよぶ。

一方、ディレイライン１を通過したクロックはレプリカ用クロックドライバ６、バッファ７，９及び遅延量可変回路８によって擬似的にＤＱバッファと同様の動作を行うＤＱレプリカ１０へも送られる。このレプリカ用クロックドライバ６からＤＱレプリカ１０までの経路をＤＱレプリカ系経路とよぶ。ＤＱバッファ５の出力の代わりにＤＱレプリカ１０の出力を位相検知回路１１においてモニタし、外部クロックと位相比較を行い、判定結果をディレイラインへフィードバックする。上記の動作を繰り返すことでＤＱバッファ５の出力が外部クロックと同期するようにディレイラインの調整を行う。

ＤＱバッファ５の出力が外部クロックと高精度で同期するためには、ＤＱレプリカ１０によるデータ出力タイミングとＤＱバッファ５によるデータ出力タイミング間の差分量（ΔＴ１―ΔＴ２）ができるだけ小さく且つ、温度、電圧、プロセスばらつきに対して一定量であることが望まれる。しかし、ＤＱバッファ５に存在する終端素子がＤＱレプリカ１０には電流低減のため存在しないことから、出力データの振幅が異なる。また、ＤＬＬ出力クロックドライバ２からＤＱバッファ５までの出力バッファ系経路の配線長と、レプリカ用クロックドライバ６からＤＱレプリカ１０までのＤＱレプリカ系経路の配線長を完全に等長とすることが困難である。そのため、一般的にΔＴ１≠ΔＴ２となる。

この遅延量の差分（ΔＴ１―ΔＴ２）を補償する遅延量可変回路８をレプリカ用クロックドライバ６からＤＱレプリカ１０間に挿入することでＤＱバッファの出力タイミングの調整を行う。必要とする遅延量変動分（ΔＴ１―ΔＴ２）は電圧、温度、プロセスばらつきによって変化する。そのため、それら変動量を補正するパラメータとしてＺＱキャリブレーション回路１２からのＺＱキャリブレーション結果ＤＲＺＱＮＴを用いる。ＺＱキャリブレーション結果ＤＲＺＱＮＴを遅延量可変回路８に入力し、その遅延量を制御することでＤＱバッファの出力タイミングの調整を行う。

ＺＱキャリブレーション回路１２は、キャリブレーション専用のパッドに接続された外部抵抗素子ＲをモニタすることでＤＱバッファの出力インピーダンスを調整する。ＺＱキャリブレーション回路については、特開２００４−０３２０７０等に記載され公知であることからその詳細な説明は省略する。ＺＱキャリブレーション回路１２は、例えばＺＱキャリブレーション用端子に接続された外部抵抗素子Ｒと、ドライブ側のトランジスタとしてＺＱキャリブレーション用端子に接続された複数のトランジスタを並列接続したレプリカ出力回路と、カウンタと、コンパレータから構成される。

コンパレータはＺＱキャリブレーション用端子の電位と基準電位を比較する。コンパレータからの出力によりカウンタはカウントアップ又はカウントダウン動作を行う。このカウンタ出力によりレプリカ出力回路の複数のトランジスタを選択的にオン／オフさせることで、レプリカ出力回路のインピーダンスを調整する。レプリカ出力回路のインピーダンスと外部抵抗素子Ｒのインピーダンスとが等しくなり、すなわちＺＱキャリブレーション用端子の電位と基準電位とが等しくなった時に、カウンタはその動作を停止し、カウンタ出力としてＺＱキャリブレーション結果ＤＲＺＱＮＴを決定する。

このカウンタからの出力であるＺＱキャリブレーション結果ＤＲＺＱＮＴを出力回路に入力することで出力回路のインピーダンスを外部抵抗素子の抵抗値と等しくなるように調整できる。このＺＱキャリブレーション用の外部抵抗素子の抵抗値をシステムの伝送路のインピーダンスと等しく設定することで、伝送路のインピーダンスと、出力回路のインピーダンスとを整合させることができる。

ここで出力回路を構成するトランジスタを４個構成とすれば、ＺＱキャリブレーション結果ＤＲＺＱＮＴは４ビット構成となりＺＱキャリブレーション結果ＤＲＺＱＮＴ〈３：０〉と表す。４個のトランジスタの電流駆動能力は８：４：２：１の比率とし、２進法の各ビットに対応させる。この場合、ＺＱキャリブレーション結果ＤＲＺＱＮＴを２進法とすることで、直接これらのトランジスタを制御する制御信号とすることができる。

これらのＺＱキャリブレーション回路は特に上記した回路に限定されるものではなく、外部抵抗素子に整合できるものであればよい。また説明は出力回路のドライブ側トランジスタを複数のトランジスタで構成し、ＺＱキャリブレーション結果ＤＲＺＱＮＴ〈３：０〉によりインピーダンスを制御した。同様に出力回路の負荷側トランジスタを複数のトランジスタで構成し、ＺＱキャリブレーション結果ＤＲＺＱＰ〈３：０〉によりインピーダンスを制御することもできる。さらに出力回路のドライブ側及び負荷側トランジスタをそれぞれ複数のトランジスタで構成し、ＺＱキャリブレーション結果ＤＲＺＱＰ〈３：０〉及びＺＱキャリブレーション結果ＤＲＺＱＮＴ〈３：０〉によりそれぞれインピーダンスを制御することもできる。

このキャリブレーション用の外部抵抗素子は外付けであることから、半導体チップの状態による影響を受けない。そのため抵抗素子と出力回路のインピーダンスを整合させるＺＱキャリブレーション結果は、半導体装置の温度変動、電圧変動、プロセスばらつきを反映したデータであり、これらの変動を補償するパラメータである。具体的にはＭＯＳのＶｔｈ高、温度低、電圧低の条件下においてキャリブレーション結果を表すＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞は高い値を取り、Ｖｔｈ低、温度高、電圧高の条件下には低い値を取る。つまり出力回路のトランジスタの駆動能力が小さい場合には多くのトランジスタを選択的にオンさせることで、インピーダンスを整合させる。逆に出力回路のトランジスタの駆動能力が大きい場合には少ないトランジスタを選択的にオンさせることで、インピーダンスを整合させる。

図１（Ｂ）に遅延量可変回路８を示す。それぞれのＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞が入力されるＤ−ＦＦ群１３と、ＺＱキャリブレーション結果ＤＲＺＱＮＴを反転させるインバータ群１４と、信号配線に接続された複数の容量遅延素子群１５、１６から構成される。容量遅延素子は信号配線にゲート電極が接続されたトランジスタで形成される。図の上側に配置された容量遅延素子群１５は、４個のＰチャンネルＭＯＳ容量素子、下側に配置された容量遅延素子群１６は、４個のＮチャンネルＭＯＳ容量素子により構成されている。ここでトランジスタによる容量値を、２進法に対応させ右から８：４：２：１の比率になるように設定する。容量値を２進法に対応させることで、２進法のＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞で制御することが可能となる。

ＰチャンネルＭＯＳ容量素子の基盤、ソース、ドレインにはＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞は接続され、ＮチャンネルＭＯＳ容量素子の基盤、ソース、ドレインにはＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞の反転ＺＱキャリブレーション結果ＤＲＺＱＮＢ＜３：０＞に接続される。ＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞及び反転ＺＱキャリブレーション結果ＤＲＺＱＮＢ＜３：０＞が入力され容量遅延素子への印加電位の制御を行う。

例えばＺＱキャリブレーション結果ＤＲＺＱＮＴ＜０１００＞の場合は、図の上側の右から２番目に配置された容量遅延素子が電源電位に、下側の右から２番目に配置された容量遅延素子が接地電位に接続されることでその容量値を変化させる。残りの上側の容量遅延素子は接地電位に、残りの下側の容量遅延素子は電源電位に接続される。ＺＱキャリブレーション結果ＤＲＺＱＮＴがハイレベルとされた容量遅延素子はトランジスタが反転することからその容量値は小さくなる。逆にＺＱキャリブレーション結果ＤＲＺＱＮＴがローレベルとされた容量遅延素子は蓄積領域となることからその容量値は大きい。このようにＺＱキャリブレーション結果のハイまたはローレベルにより、その容量値が変化する。

温度低、電圧低、プロセスばらつきによって出力回路のトランジスタの駆動能力が小さくなった場合には、ＺＱキャリブレーション結果ＤＲＺＱＮＴは大きな値となる。その結果、逆に容量遅延素子の容量は小さな値を示す。しかし、プロセスばらつきにより小さな駆動能力のトランジスタで駆動することで、その遅延量はＤＱバッファ系経路の遅延量と同等の増加となる。従ってＤＱバッファ系経路とＤＱレプリカ系経路の遅延量の差（ΔＴ１−ΔＴ２）は一定となる。このようにトランジスタ（容量遅延素子）の基盤、ソース、ドレインの電位を電源電位と接地電位に切り換えることでその容量値を変化させている。信号配線に接続された容量値を変化させることで、信号の遅延量差を小さく、かつ一定になるように制御している。

このように遅延量の差分（ΔＴ１−ΔＴ２）が温度、電圧等の変動範囲内で一定量となるようにＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞を遅延素子のスイッチング信号として使用する。本実施の形態ではＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞を直接制御信号として使用した実施例として説明した。しかし、ＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞は出力回路のインピーダンス制御信号であり、容量可変制御信号とは完全な１：１の対応とはならないことがある。従ってより高精度に制御する場合にはＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞を変換係数により変換した後に、容量可変制御信号として使用することも出来る。さらにＺＱキャリブレーション結果を、テーブルルックアップを用いて容量可変制御信号として変換した後に、容量可変制御信号として使用することも出来る。

Ｄ−ＦＦはＺＱキャリブレーション結果ＤＲＺＱＮＴ＜３：０＞をＤＬＬロック信号に同期して取り込んでいる。従って、ＤＬＬ回路における遅延量可変回路の遅延量を実際に変えるのは、ＤＬＬロックのチエックを行うときである。ＤＬＬロックのチエック時に、前回のＺＱキャリブレーション結果を取り込みことで、ＤＬＬ回路が動作中にその遅延量が変化することを避ける。また、ＤＬＬ回路の初期化を行っているＤＬＬロック期間にはディレイラインの遅延量が大きく変動することや、ＺＱキャリブレーションも実施されておりキャリブレーション結果が確定していないことから、ラッチ回路を挿入しＤＬＬロック終了後にＺＱキャリブレーション結果を適用することとする。

次に、本発明のＤＬＬクロック調整の詳細動作を図２のタイミング図を用いて説明する。時刻Ｔ０においてＤＬＬ出力クロックドライバ２からの出力されたクロックＬＣＬＫＯＥＴを受けて、ΔＴ１後にＤＱバッファ５がデータの出力を行う。一方、レプリカ用クロックドライバ６から出力されたクロックＬＣＬＫＲＥＰＴを受けて、ΔＴ２後にＤＱレプリカ１０がデータの出力を行う。温度、電圧、プロセスばらつきによってΔＴ１、ΔＴ２は変動する。ΔＴ１の最も速い遅延量をΔＴ１（ＭＷ）とし、最も遅い遅延量をΔＴ１（ＡＷ）とする。ΔＴ２に関しても同様にΔＴ２（ＭＷ）とΔＴ２（ＡＷ）の定義を行う。

このとき一般にΔＴ１の変動量ΔＴ１（ＡＷ）―ΔＴ１（ＭＷ）とΔＴ２の変動量ΔＴ２（ＡＷ）―ΔＴ２（ＭＷ）は異なる。そのためＤＱバッファ５によるデータ出力タイミングとＤＱレプリカ１０によるデータ出力タイミングとの間には温度、電圧、プロセスばらつきの影響による“ずれ”が発生する。ＤＬＬ回路本体のディレイラインにおいてはＤＱレプリカの出力をモニタして外部クロックとの同期をとるため、ここで生じた“ずれ”は外部クロックとＤＱ出力間のスキューとして上乗せされる。

そこでＤＱバッファ出力とＤＱレプリカ出力間のタイミングの差分を温度、電圧、プロセス間で一定となるように遅延量可変回路８を信号ＬＣＬＫＲＥＰＴの途中に挿入する。ＬＣＬＫＯＥＴに対するＬＣＬＫＲＥＰＴの遅延が温度、電圧、プロセスばらつきによって増加する場合は遅延量可変回路の遅延量を小さくし、逆にＬＣＬＫＯＥＴに対するＬＣＬＫＲＥＰＴの遅延が減少する場合は遅延量可変回路８の遅延量を大きくするような制御を行う。

図３にＺＱキャリブレーション結果を使用した遅延量可変回路をＬＣＬＫＲＥＰに挿入した場合としない場合の外部クロックとＤＱ出力間のスキューを示す。遅延量可変回路の使用によってパラメータ間のバラツキをほぼ０にすることが可能となる。ＺＱキャリブレーション結果は温度低、電圧低、Ｖｔｈ高の場合に高い値をとり、温度高、電圧高、Ｖｔｈ低の場合に低い値をとることから温度、電圧、プロセス変動を表すパラメータとして見なすことが出来る。

本発明の実施の形態においては、出力回路のドライブ側のＺＱキャリブレーションのＮチャンネルＭＯＳ測定の結果 （ＤＱＺＱＮＴ＜３：０＞）のみを使用して遅延調整を行っている。しかし他の実施例として出力回路の負荷側のＺＱキャリブレーションのＰチャンネルＭＯＳ測定の結果 （ＤＱＺＱＰＴ＜３：０＞）のみを使用して遅延調整を行ってもよい。さらにＰＭＯＳ、ＮＭＯＳのＶｔｈのアンバラを考慮して両方のＺＱ測定結果を使用した遅延量の調整を行うことも可能である。この場合にも、ＮチャンネルＭＯＳ容量素子の制御信号としては反転した制御信号とすればよい。このようにすることでＮチャンネルＭＯＳ、ＰチャンネルＭＯＳの間のＶｔｈばらつきによるＤＱ出力タイミングのスキューも低減できる。

本発明は、メモリのデータ出力タイミングの制御を行うＤＬＬ(Delay Lock Loop）回路において、実行されるデータ出力タイミング調整の精度をチップの終端抵抗値をモニタした結果（ＺＱキャリブレーションの結果）を適用して向上させる機能を付加したことを特徴としている。

従来のＤＬＬ回路の構成は、ＤＬＬ出力クロックドライバより出力されるクロック（ＬＣＬＫＯＥＴ）はＤＱバッファへと送られ、データ出力タイミングが外部クロックに同期するように遅延調整部（ディレイライン）の調整が行われる。このディレイラインの調整はＤＱバッファと擬似的に同じ動作を行うＤＱレプリカの出力を位相検知回路においてモニタし、外部クロックとの位相比較を行い、ディレイラインに判定結果をフィードバックすることで行われる。

ＤＱバッファの出力をモニタする代わりにＤＱレプリカの出力をモニタし、外部クロックと同期をとるという方式の調整を行っている。そのため、ＤＬＬ出力クロックドライバからＤＱバッファ出力までの時間（ΔＴ１）とレプリカ用クロックドライバからＤＱレプリカ出力までの遅延時間（ΔＴ２）の両者の信号伝播の遅延量が等しくなることが理想である（ΔＴ１＝ΔＴ２）。しかし、レイアウト上で完全な等長配線が困難であること、電流低減を目的としてＤＱレプリカには終端素子がないこと等の理由から遅延量に差が生じる。

本発明のＤＬＬ回路は、従来のＤＬＬ回路にＤＱバッファ系経路とＤＱレプリカ系経路の遅延量の差分を吸収するためレプリカ用クロックドライバの出力に遅延量可変回路を挿入する。必要とされる遅延量は温度、電圧、プロセスばらつきに応じて変化するため、これらの変動量を推定するパラメータとして外部の終端抵抗をモニタした結果であるＺＱキャリブレーションの結果を使用する。この方式を用いることで温度、電圧、プロセスばらつき及びＤＱレプリカとＤＱバッファの回路構成上の差異から発生する遅延量の誤差を低減することが可能となり、ＤＬＬ回路のタイミング調整精度を向上できるという効果が得られる。タイミング調整精度が向上できるＤＬＬ回路が得られ、これらのＤＬＬ回路を備えた高速動作可能な半導体装置が得られる。

以上、本発明の好ましい実施形態につき詳述したが、本願は上記実施形態例に限定されることなく、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。

本発明による（Ａ）ＤＬＬ回路のブロック図、（Ｂ）遅延量可変回路図である。 本発明によるＤＬＬ回路のタイミング図である。 本発明の効果を示す比較結果を示す図である。 従来例の（Ａ）ＤＬＬ回路のブロック図、（Ｂ）ＤＱバッファ出力波形図、（Ｃ）ＤＱレプリカ出力（ＲＣＬＫ）波形図である。 従来例のＤＬＬ回路のタイミング図である。

符号の説明

１ ディレイライン
２ ＤＬＬ出力クロックドライバ
３，４，７，９ バッファ
５ ＤＱバッファ
６ レプリカ用クロックドライバ
８ 遅延量可変回路
１０ ＤＱレプリカ
１１ 位相検知回路
１２ ＺＱキャリブレーション回路
１３ Ｄ−ＦＦ
１４ インバータ
１５、１６ 容量遅延素子
１７ 遅延回路

Claims (11)

1. 出力バッファを含む出力バッファ経路と、レプリカ出力回路を含むレプリカ経路を備えたＤＬＬ（Delay Lock Loop）回路において、前記出力バッファの出力インピーダンスを調整する制御信号により前記レプリカ経路の遅延量を調整する遅延量可変回路を備えたことを特徴とするＤＬＬ回路。
2. 前記遅延量可変回路は、前記制御信号をＤＬＬロック信号により取り込むことを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記遅延量可変回路は、ＭＯＳトランジスタを可変容量素子として備え、前記ＭＯＳトランジスタのゲートを前記レプリカ経路の信号線に接続し、前記ＭＯＳトランジスタの基盤、ソース、ドレインを前記制御信号または前記制御信号の反転信号に接続したことを特徴とする請求項１に記載のＤＬＬ回路。
4. 前記可変容量素子をＰＭＯＳトランジスタで構成した場合には、前記ＰＭＯＳトランジスタの基盤、ソース、ドレインは前記制御信号に接続し、ＮＭＯＳトランジスタで構成した場合には、前記ＮＭＯＳトランジスタの基盤、ソース、ドレインは前記制御信号の反転信号に接続したことを特徴とする請求項３に記載のＤＬＬ回路。
5. 変換係数を用いて前記制御信号を第２の制御信号に変換し、前記第２の制御信号により前記遅延量可変回路の遅延量を調整することを特徴とする請求項１に記載のＤＬＬ回路。
6. 前記制御信号をテーブルルックアップにより変換した第３の制御信号を生成し、前記第３の制御信号により前記遅延量可変回路の遅延量を調整することを特徴とする請求項１に記載のＤＬＬ回路。
7. 前記制御信号は前記出力回路のドライブ側トランジスタを制御する制御信号であることを特徴とする請求項１に記載のＤＬＬ回路。
8. 前記制御信号は前記出力回路の負荷側トランジスタを制御する制御信号であることを特徴とする請求項１に記載のＤＬＬ回路。
9. 前記制御信号は、前記出力回路の負荷側トランジスタを制御する制御信号及び前記出力回路のドライブ側トランジスタを制御する制御信号であることを特徴とする請求項１に記載のＤＬＬ回路。
10. ＤＬＬ（Delay Lock Loop）回路において、クロック信号が入力されるディレイラインと、前記ディレイラインからのクロック信号が入力されるＤＬＬ出力クロックドライバと、前記ＤＬＬ出力クロックドライバからのクロック信号を入力される出力バッファと、
    前記ディレイラインからのクロック信号が入力されるレプリカ用クロックドライバと、前記レプリカ用クロックドライバからのクロック信号を入力される遅延量可変回路と、前記遅延量可変回路からのクロック信号を入力される出力レプリカバッファと、
    前記出力レプリカバッファからのクロック信号と前記ディレイラインに入力されるクロック信号とを入力され、入力された両クロックの位相差を検出する位相検知回路とを備え、
    前記位相検知回路からの判定結果により前記ディレイラインの遅延量を調整し、前記出力バッファの出力インピーダンスを調整する制御信号により前記遅延量可変回路の遅延量を調整することを特徴とするＤＬＬ回路。
11. キャリブレーション機能を備えた半導体装置において、前記請求項１乃至請求項１０のいずれかに記載のＤＬＬ回路を備えたことを特徴とする半導体装置。
    

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