JP5478625B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP5478625B2 JP5478625B2 JP2011527554A JP2011527554A JP5478625B2 JP 5478625 B2 JP5478625 B2 JP 5478625B2 JP 2011527554 A JP2011527554 A JP 2011527554A JP 2011527554 A JP2011527554 A JP 2011527554A JP 5478625 B2 JP5478625 B2 JP 5478625B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- signal
- adjustment circuit
- adjustment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017581—Coupling arrangements; Interface arrangements programmable
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
Description
図1に示すように、実施の形態1に係る半導体集積回路は、送信回路101と、受信回路102と、調整回路110と、データ信号DA[1],DA[2],DA[3],・・・,DA[N]と、データ信号DB[1],DB[2],DB[3],・・・,DB[N]と、クロック信号CKAと、クロック信号CKBとを具備している(Nは1以上の自然数)。なお、データ信号、クロック信号の個数は任意である。
Lo=4e−07,Co=2e−10,Ro=5e+04,Go=0,
Rs=0.1,Gd=1e−10
のように設定した。
図4に示すように、実施の形態2に係る半導体集積回路は、送信回路301と、受信回路302と、調整回路310と、検知回路303と、制御回路304と、データ信号DA[1],DA[2],DA[3],・・・,DA[N]と、データ信号DB[1],DB[2],DB[3],・・・,DB[N]と、クロック信号CKAと、クロック信号CKBとを具備している(Nは1以上の自然数)。なお、データ信号、クロック信号の個数は任意である。
図6に示すように、実施の形態3に係る半導体集積回路500は、メモリインターフェースブロック502と、機能ブロック503と、調整回路510,520と、検知回路504と、制御回路505と、テスト回路506と、データ信号DA[1],・・・,DA[N]と、データ信号DB[1],・・・,DB[N]と、データ信号DC[1],・・・,DC[N]と、データ信号DD[1],・・・,DD[N]と、クロック信号CKAと、クロック信号CKBと、クロック信号CKCと、クロック信号CKDとを具備し、外部メモリ501とデータ信号及びアドレス等の制御信号を入出力する(Nは1以上の自然数)。なお、データ信号、クロック信号の個数は任意である。
図7に、実施の形態4に係る半導体集積回路のブロック図を示す。図7の半導体集積回路は、メモリインターフェースブロック703と、機能ブロック719,729,739と、調整回路710,720,730と、制御回路ブロック705とを具備する。
実施の形態5では、上記の半導体集積回路(実施の形態3〜4のいずれの半導体集積回路でもよい)の応用例を説明する。
図11は、本発明に係る半導体集積回路を備えた通信装置の一例である携帯電話の概観を示す。図11の携帯電話2501は、ベースバンドLSI2502及びアプリケーションLSI2503を備えている。ベースバンドLSI2502及びアプリケーションLSI2503内部の各回路ブロックは、高周波送受信インターフェース部、外部入出力インターフェース部を介して無線信号又は有線信号を受信又は送信する。なお、携帯電話2501が備えている半導体集積回路であってベースバンドLSI2502及びアプリケーションLSI2503以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路とすることによって、前記と同様の効果を得ることができる。
図13は、本発明に係る半導体集積回路を備えた情報再生装置の一例である光ディスク装置の概観を示す。図13の光ディスク装置2701は、図示略の光ディスクから読み取った信号を処理するメディア信号処理LSI2702と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理LSI2703とを備えている。メディア信号処理LSI2702及び誤り訂正・サーボ処理LSI2703は、本発明に係る半導体集積回路である。
図15は、本発明に係る半導体集積回路を備えた画像表示装置の一例であるテレビジョン受像機の概観を示す。図15のテレビジョン受像機2901は、画像信号や音声信号を処理する画像・音声処理LSI2902と、表示画面やスピーカ等のデバイスを制御するディスプレイ・音源制御LSI2903とを備えている。画像・音声処理LSI2902及びディスプレイ・音源制御LSI2903は、本発明に係る半導体集積回路である。
図17は、本発明に係る半導体集積回路を備えた電子装置の一例であるデジタルカメラの概観を示す。図17のデジタルカメラ3101は、本発明に係る半導体集積回路である信号処理LSI3102を備えている。
図19は、本発明の半導体集積回路を備えた電子制御装置及びその電子制御装置を備えた移動体の一例である自動車の概観を示す。図19の自動車3301は、電子制御装置3302を備えている。電子制御装置3302は、本発明に係る半導体集積回路を有し、自動車3301のエンジンやトランスミッション等を制御するエンジン・トランスミッション制御LSI3303を備えている。また、自動車3301は、ナビゲーション装置3304を備えている。ナビゲーション装置3304もまた電子制御装置3302と同様に、本発明に係る半導体集積回路であるナビゲーション用LSI3305を備えている。
102 受信回路
110 調整回路
110a〜n トライステート回路
111 パルス発生回路
112 インバータ回路
201,202,203,207 インバータ回路
204,205,206 NOR回路
301 送信回路
302 受信回路
303 検知回路
304 制御回路
310 調整回路
310a〜n トライステート回路
311 パルス発生回路
312 インバータ回路
401,407 インバータ回路
404,405,406 NOR回路
402,403 遅延調整回路
500 半導体集積回路
501 外部メモリ
502 メモリインターフェースブロック
503 機能ブロック
504 検知回路
505 制御回路
506 テスト回路
510,520 調整回路
510a〜n,520a〜n トライステート回路
511,521 パルス発生回路
512,522 インバータ回路
703 メモリインターフェース
705 制御回路ブロック
705a,b 制御信号
710,720,730 調整回路
711a〜n,721a〜n トライステート回路
712,716,722,726,736 パルス発生回路
713,717,723,727,737 インバータ回路
714,724 セレクタ回路
715a〜n,725a〜n,735a〜n トライステート回路
719,729,739 機能ブロック
750 クロック信号
750a,b データ信号
801 半導体集積回路
802 外部メモリ
803 メモリインターフェース
810,820,830,840,850,860 調整回路
819,829,839,849,859,869 機能ブロック
871,872,873,874,875 長距離配線
2501 携帯電話(通信装置)
2505 高周波送受信インターフェース部
2506 外部入出力インターフェース部
2701 光ディスク装置(情報再生装置)
2705 チューナ部
2706 外部入出力インターフェース部
2901 テレビジョン受像機(画像表示装置)
2905 ネットワークインターフェース部
2906 外部入出力インターフェース部
3101 デジタルカメラ(電子装置)
3105 CCDインターフェース部
3106 外部入出力インターフェース部
3301 自動車(移動体装置)
3302 電子制御装置
3304 ナビゲーション装置
3308 外部入出力インターフェース部
Claims (15)
- 内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
前記複数のデータ信号とともにクロック信号を送信する送信回路と、
前記複数のデータ信号及び前記クロック信号を受信する受信回路と、
前記送信回路から前記受信回路へ前記複数のデータ信号及び前記クロック信号を中継する少なくとも1つの調整回路とを備え、
前記調整回路は、
前記送信回路又は前段の前記調整回路より送信される前記クロック信号を元にパルス状の制御信号を生成するパルス発生回路と、
前記送信回路又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記受信回路又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。 - 内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
前記複数のデータ信号とともにクロック信号を送信する送信回路と、
前記複数のデータ信号及び前記クロック信号を受信する受信回路と、
パルス幅調整信号を生成する制御回路と、
前記送信回路から前記受信回路へ前記複数のデータ信号及び前記クロック信号を中継する少なくとも1つの調整回路とを備え、
前記調整回路は、
前記送信回路又は前段の前記調整回路より送信される前記クロック信号と前記パルス幅調整信号とを元にパルス状の制御信号を生成するパルス発生回路と、
前記送信回路又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記受信回路又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
温度変化を検知し、温度変化量に応じて前記制御回路を調整する温度検知回路を更に備えたことを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
電圧変化を検知し、電圧変化量に応じて前記制御回路を調整する電圧検知回路を更に備えたことを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
電流量の変化を検知し、前記電流量が一定になるように前記制御回路を調整するモニタ回路を更に備えたことを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
遅延時間の変化を検知し、前記遅延時間が一定になるように前記制御回路を調整するレプリカ回路を更に備えたことを特徴とする半導体集積回路。 - 内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
メモリインターフェースブロックと、
少なくとも1つのリードデータの調整回路と、
少なくとも1つの機能ブロックと、
少なくとも1つのライトデータの調整回路とを備え、
リードデータは、前記メモリインターフェースブロックからシリアルに接続された前記リードデータの調整回路にて送信され、それぞれの前記リードデータの調整回路よりそれぞれの前記機能ブロックにデータ転送され、
ライトデータは、前記複数の機能ブロックから前記ライトデータの調整回路にデータ転送され、シリアルに接続された前記ライトデータの調整回路より前記メモリインターフェースブロックへ送信され、
前記リードデータの調整回路及び前記ライトデータの調整回路は、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記クロック信号を元にパルス状の制御信号を生成するパルス発生回路と、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記メモリインタフェースブロック又は前記機能ブロック又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。 - 内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
メモリインターフェースブロックと、
少なくとも1つのリードデータの調整回路と、
少なくとも1つの機能ブロックと、
少なくとも1つのライトデータの調整回路とを備え、
リードデータは、前記メモリインターフェースブロックからシリアルに接続された前記リードデータの調整回路にて送信され、それぞれの前記リードデータの調整回路よりそれぞれの前記機能ブロックにデータ転送され、
ライトデータは、前記複数の機能ブロックから前記ライトデータの調整回路にデータ転送され、シリアルに接続された前記ライトデータの調整回路より前記メモリインターフェースブロックへ送信され、
前記リードデータの調整回路及び前記ライトデータの調整回路は、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記クロック信号と、パルス幅調整信号とを元にパルス状の制御信号を生成するパルス発生回路と、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記メモリインタフェースブロック又は前記機能ブロック又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。 - 請求項7又は8に記載の半導体集積回路において、
前記リードデータの調整回路及び前記ライトデータの調整回路は、前記機能ブロック内又は前記機能ブロックに接する位置に配置されることを特徴とする半導体集積回路。 - 請求項1〜9のうちのいずれか1項に記載の半導体集積回路と、
高周波送受信インターフェース部と、
外部入出力インターフェース部とを備えた通信装置であって、
前記半導体集積回路は、前記高周波送受信インターフェース部及び前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする通信装置。 - 請求項1〜9のうちのいずれか1項に記載の半導体集積回路と、
チューナ部と、
外部入出力インターフェース部とを備えた情報再生装置であって、
前記半導体集積回路は、前記チューナ部又は前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする情報再生装置。 - 請求項1〜9のうちのいずれか1項に記載の半導体集積回路と、
ネットワークインターフェース部と、
外部入出力インターフェース部とを備え、
前記半導体集積回路は、前記ネットワークインターフェース部及び前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする画像表示装置。 - 請求項1〜9のうちのいずれか1項に記載の半導体集積回路と、
CCDインターフェース部と、
外部入出力インターフェース部とを備えた電子装置であって、
前記半導体集積回路は、前記CCDインターフェース部及び前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする電子装置。 - 請求項1〜9のうちのいずれか1項に記載の半導体集積回路と、
外部入出力インターフェース部とを備えた電子制御装置であって、
前記半導体集積回路は、前記外部入出力インターフェース部と信号の送信又は受信を行うことを特徴とする電子制御装置。 - 請求項14記載の電子制御装置を備えたことを特徴とする移動体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011527554A JP5478625B2 (ja) | 2009-08-18 | 2010-02-05 | 半導体集積回路 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009189474 | 2009-08-18 | ||
JP2009189474 | 2009-08-18 | ||
PCT/JP2010/000696 WO2011021313A1 (ja) | 2009-08-18 | 2010-02-05 | 半導体集積回路 |
JP2011527554A JP5478625B2 (ja) | 2009-08-18 | 2010-02-05 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2011021313A1 JPWO2011021313A1 (ja) | 2013-01-17 |
JP5478625B2 true JP5478625B2 (ja) | 2014-04-23 |
Family
ID=43606775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011527554A Expired - Fee Related JP5478625B2 (ja) | 2009-08-18 | 2010-02-05 | 半導体集積回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8726060B2 (ja) |
JP (1) | JP5478625B2 (ja) |
WO (1) | WO2011021313A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015037307A (ja) * | 2013-08-16 | 2015-02-23 | 富士通株式会社 | 無線通信装置及び送信タイミング調整プログラム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001285312A (ja) * | 2000-03-31 | 2001-10-12 | Hitachi Ltd | 長距離データ伝送方式とそれを用いたatm交換機 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62214714A (ja) * | 1986-03-15 | 1987-09-21 | Fujitsu Ltd | ノイズ対策回路を備えたlsi装置 |
EP0654168B1 (en) * | 1992-08-10 | 2001-10-31 | Monolithic System Technology, Inc. | Fault-tolerant hierarchical bus system |
US6493407B1 (en) * | 1997-05-27 | 2002-12-10 | Fusion Micromedia Corporation | Synchronous latching bus arrangement for interfacing discrete and/or integrated modules in a digital system and associated method |
US6484283B2 (en) * | 1998-12-30 | 2002-11-19 | International Business Machines Corporation | Method and apparatus for encoding and decoding a turbo code in an integrated modem system |
JP3475857B2 (ja) * | 1999-06-03 | 2003-12-10 | 日本電気株式会社 | ソースシンクロナス転送方式 |
US7139308B2 (en) * | 2002-04-05 | 2006-11-21 | Sun Microsystems, Inc. | Source synchronous bus repeater |
CN1692343A (zh) | 2002-07-22 | 2005-11-02 | 株式会社瑞萨科技 | 半导体集成电路器件、数据处理系统及存储系统 |
US7340635B2 (en) * | 2003-02-28 | 2008-03-04 | Hewlett-Packard Development Company, L.P. | Register-based de-skew system and method for a source synchronous receiver |
KR100525096B1 (ko) * | 2003-04-23 | 2005-11-01 | 주식회사 하이닉스반도체 | Dll 회로 |
US6996785B1 (en) * | 2003-04-25 | 2006-02-07 | Universal Network Machines, Inc . | On-chip packet-based interconnections using repeaters/routers |
KR100954117B1 (ko) * | 2006-02-22 | 2010-04-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
JPWO2009041010A1 (ja) * | 2007-09-27 | 2011-01-13 | パナソニック株式会社 | 半導体集積回路装置、通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置および移動体 |
US8179208B2 (en) * | 2007-10-23 | 2012-05-15 | Oracle America, Inc. | Interconnect for surfing circuits |
KR101053510B1 (ko) * | 2008-06-30 | 2011-08-03 | 주식회사 하이닉스반도체 | 반도체 집적회로의 온도/전압 변동 검출 장치 및 방법 |
-
2010
- 2010-02-05 WO PCT/JP2010/000696 patent/WO2011021313A1/ja active Application Filing
- 2010-02-05 JP JP2011527554A patent/JP5478625B2/ja not_active Expired - Fee Related
-
2012
- 2012-01-03 US US13/342,452 patent/US8726060B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001285312A (ja) * | 2000-03-31 | 2001-10-12 | Hitachi Ltd | 長距離データ伝送方式とそれを用いたatm交換機 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2011021313A1 (ja) | 2013-01-17 |
WO2011021313A1 (ja) | 2011-02-24 |
US8726060B2 (en) | 2014-05-13 |
US20120098353A1 (en) | 2012-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8116415B2 (en) | Semiconductor integrated circuit, communication apparatus, information playback apparatus, image display apparatus, electronic apparatus, electronic control apparatus and mobile apparatus | |
JP5038418B2 (ja) | 低出力スキューダブルデータレートシリアルエンコーダ | |
US6348811B1 (en) | Apparatus and methods for testing simultaneous bi-directional I/O circuits | |
US8446988B2 (en) | System and method for selectively performing single-ended and differential signaling | |
KR20100111988A (ko) | 지터를 보상하는 반도체 집적 회로 및 지터 보상 방법 | |
EP1856803A1 (en) | Wave shaping output driver to adjust slew rate and/or pre-emphasis of an output signal | |
US7635999B1 (en) | Clock frequency division methods and circuits | |
US20220141054A1 (en) | Decision feedback equalizer and a device including the same | |
CN114079600A (zh) | 执行自适应均衡的接收器电路和包括该接收器电路的系统 | |
US8031539B2 (en) | Memory device and memory system comprising a memory device and a memory control device | |
CN101197564B (zh) | 电子装置及包括该装置的通信装置 | |
CN116032705A (zh) | 连续时间线性均衡器和包括其的装置 | |
JP4179272B2 (ja) | 電子装置、信号伝送装置および無線通信端末 | |
JP5478625B2 (ja) | 半導体集積回路 | |
JP2010528536A (ja) | 微細遅延分解能を有するプログラマブル遅延のための方法および装置 | |
JP5057350B2 (ja) | 半導体集積回路、およびこれを備えた各種装置 | |
US8290445B2 (en) | Electronic device, and information apparatus, communications apparatus, AV apparatus, and mobile apparatus using the same | |
WO2009113238A1 (ja) | ホスト機器 | |
US12015412B1 (en) | Dual phase clock distribution from a single source in a die-to-die interface | |
JP2009105877A (ja) | 半導体集積回路、通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置、及び移動体装置 | |
US20230006750A1 (en) | Multiplexer and serializer including the same | |
JP5106276B2 (ja) | 電子装置及びそれを備えた情報機器、通信機器、av機器及び移動体 | |
JP2008072715A (ja) | 出力ドライバー回路及びそれを備える半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140121 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140210 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5478625 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |