JPH02170256A - バス制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータシステムにおいて、バスの有効
利用を図ることができるバス制御方法および装置に関す
る。

〔従来の技術〕

、従来より、バス上の競合を制御する方法が提案されて
いる（例えば、特開昭５１−１１４８０４号公報あるい
は特願昭５４−２６４．４３号明細書および図面参照）
。上記公開公報に記載されたバス制御方法では、同時に
複数の端末からの伝送要求があって、衝突が発生した場
合には、衝突した両方の端末装置が伝送を中止し、各端
末装置が有している乱数発生器から出力される伝送再開
までの時間間隔の信号に基づいて、伝送要求を再開する
方法を用いている。また、上記出願明細書に記載された
バス制御方法では、複数の端末から同時にデータ伝送が
あり、競合が生じた場合には、予め各端末間で定められ
ている優先順位に基づいて、優先順位の低い端末が送信
を中止し、優先順位の高い端末のみが送信を継続するよ
うにしている。

一般に、　ＤＭＡ（Ｄｉｒｅｃｔ　　Ｍｅｍｏｒｙ　　
Ａｃｃｅｓｓ）のバースト転送の場合には、ＤＭＡコン
トローラがバスの使用権を獲得した後、他のデバイスが
バスの使用要求を出したとしても、ＤＭＡのバースト転
送が終了するまでは、たとえこのデバイスの優先順位が
高くても、バスの使用権は得られず、待機する必要があ
る。

何故ならば、システムバスは、通常、アドレスバスとデ
ータバスとコントロールバスの３ｍ類から構成されてお
り、同時に複数のデバイスがバスマスタ（バス制御装置
）となって動作すると、バスの衝突が発生するため、バ
スマスタは同時には必ず１個しか存在しないように制御
されるからである。

〔発明が解決しようとする課題〕

いま、デバイスＡ、Ｂがそれぞれ任意の時間にシステム
バスを使用する場合、先ずデバイスＡがバス使用権を獲
得した後、デバイスＢがバス使用要求を出してから、あ
る一定時間ｔ１内にバス使用権が得られなかった時には
、何等かの不都合が生じるものと仮定する。そのような
条件で、デバイスＡのバーストモードによるデータ転送
がその時間ｔ０以上かかってしまう場合には、不都合を
避けるために、バーストモードを使用することができな
くなる。また、それにもかかわらず、その１バーストモ
ードを使用するためには、ソフトウェア制御により、デ
バイスＢの使用要求が決して出されないタイミングを監
視しかがら、デバイスＡのバース１へモードを起動する
必要がある。しかしながら、ソフトウェア制御による方
法では、バーストモード使用不可状態等の制限が発生し
たり、ラフ１−ウェアに負担がかかるという不都合があ
り、またタイムロスが発生する。さらに、ＤＭＡでのバ
ーストモード転送においては、セットして決められたブ
ロックの転送が終了するまでは、バスの所有権を手放す
ことができない機構になっているため、−旦、バス使用
権を獲得すると、終了するまでは他のデバイスは使用権
を取得することはできない。

本発明の目的は、このような従来の課題を解決し、所定
時間だけバスを専有してしまうようなバーストモードで
バスをアクセスする場合でも、他の優先順位の高いデバ
イスとのバスの共存が可能であり、優先順位の高いデバ
イスを待たせることかないバス制御方法および装置を提
供することにある。

〔課題を解決するための手段〕

上記目的を達成するため１本発明のバス制御方法は、第
１のデバイスが共有バスを専有している期間に、上記第
１のデバイスより優先順位の高いデバイスからバス使用
要求があった際には、上記第１のデバイスがバスの専有
権を保持した状態のまま、該第１のデバイスを一時的に
ウェイト状態にするとともに、該第１のデバイスのトラ
ンシーバをインアクティブとし、上記第２のデバイスの
トランシーバをアクティブとすることにより、上記第２
のデバイスに上記共有バスを一時的に使用させることに
特徴がある。また、本発明のバス制御装置は、上記共有
バスの専有権を保持する第１のデバイスからコントロー
ル信号を入力して、該第１のデバイスに対する処理を行
い、１サイクル終了した時点で該第１のデバイスに対し
サイクル終了通知信号を出力するデバイス処理回路と、
第２のデバイスからのバス使用要求信号を入力して、上
記デバイス処理回路の動作と同期をとり、上記サイクル
終了通知信号を出力するとともに、上記第１のデバイス
のトランシーバをインアクティブに、上記第２のデバイ
スのトランシーバをアクティブにする制御信号を送出す
る同期回路とを具備し、上記第１のデバイスに専有権を
保持させた状態で、上記第２のデバイスに上記共有バス
を使用させることに特徴がある。

〔作　　用〕

本発明においては、従来のバス制御装置であるバスアー
ビタブロックとは別個に、デバイスＡまたはＢ専用のバ
ス制御ブロックを設けるとともに、各デバイスが有する
専用のトランシーバを制御することにより、デバイスＡ
はバス使用権を保持した状態のまま、デバイスＢの処理
を並行して行うことができる。デバイスＢの処理を並列
して行うことにより、デバイス人はウェイト状態となる
ので、デバイスＡが長時間バスを専有して、他のデバイ
スを廃除する機能を取り除くことができる。

また、ソフトウェアの制御により、デバイスＡとデバイ
スＢの動作タイミングを意識することなく、並行動作が
可能であるため、タイムロスおよびソフトウェアの負荷
をなくすことができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示すコンピュータシステ
ムのブロック構成図である。

第１図において、１はバスアービタブロック等のバス制
御回路、２はバーストモードでバスをアクセスするデバ
イスＡ、３はデバイスＡよりも優先順位の高いデバイス
Ｂ、４はデバイス２側Ｂ等がアクセスするメモリ等、５
は他のデバイス、６゜７はそれぞれデバイス２，３とバ
ス８との間でデータを送受信するためのトランシーバ、
８はシステム共有バスである。

デバイス２からバス制御回路１に対してバス使用状態を
示すコントロール信号が送出され、バス制御回路１から
デバイス２に対しては、１サイクル期間終了通知信号が
送出され、またバス制御回路１からデバイス２側のバス
トランシーバ６に対して、アクティブまたはインアクテ
ィブにするためのバス制御信号が送出される。一方、デ
バイス３からバス制御回路１に対しては、バス使用要求
信号が送出され、これに対して、バス制御回路１からデ
バイス３およびデバイス３側のパストランシーバ７に対
してバス使用許可信号が送出される。

あるデバイス（Ａ）２がＤＭＡのバースト転送等でバス
８を専有している期間に、デバイス（Ｂ）３がバス８を
使用する必要が生じた場合、デバイス３からバス制御回
路１に対してバス使用要求信号が送出される。これによ
り、バス制御回路１は、先ずデバイス２側の制御信号で
ある１単位サイクルの終了通知信号をアサートした後、
そのままホールドし、デバイス２がバス専有モード状態
であるにもかかわらず、何も動作していないウェイト状
態を作り出す。同時に、バス制御回路１は、デバイス２
側のパストランシーバ６をインアクティブにする。これ
により、デバイス２を強制的にバスから分離させる。こ
の状態では、デバイス２自体は、バス８を専有している
ようになっているが、バス８から見るとデバイス２は分
離されている。

この状態になった時点で、バス制御回路上からデバイス
３およびデバイス３側のトランシーバ７に対して、バス
使用許可信号が送出されるため。

デバイス３はバス８を使用できる状態となり、デバイス
３がバス８を利用する。そして、デバイス３の転送作業
が終了したときに、デバイス３はバス制御回路１への使
用要求信号をネゲー１−　Ｌ、で、バス制御回路１に作
業終了を通知する。

バス制御回路１は、デバイス３からのバス使用要求信号
がオフとなることにより、デバイス３の作業終了を認識
したならば、デバイス２に対する終了通知信号をネゲー
トすることにより、デバイス２側のパストランシーバ６
をアクティブにする。

これにより、デバイス２は中断していた動作サイクルを
続行する。デバイス２は、この後、引き続き次のサイク
ルの作業を行う。ＤＭＡ転送の場合には、デバイス２か
らパストランシーバ６およびバス８を経由してメモリ４
にアクセスし、データの転送を行う。

、第２図は、第１図におけるバス制御回路の内部論理図
である。

バス制御回路１は、デバイスＡ処理ブロック１と、同期
回路１４と、フリップフロップ１２と、アイレイ回路１
３と、ＮＡＮＤゲート１６．１７と、ＮＯＲゲート１５
と、インバータから構成される。

デバイス２からのコントロール信号に従って、デバイス
Ａ処理ブロック１１はデバイス２に対する処理を行い、
１サイクル期間が終了した時点で、フリップフロップ１
２をセットしてデバイス２への１サイクル終了通知信号
をアサートする。この１サイクル終了通知信号は、Ｌ（
ローレベル）のときにアクティブ（終了通知）となる。

デバイス３からのバス使用要求信号がネガデイプ（Ｌレ
ベル）ならば、１サイクル終了通知信号がデイレイ回路
１３を通過することにより、その後の処理にかかる必要
な時間を経過させた後、Ｎ。

Ｒゲート１５を介してフリップフロップ１２をリセット
し、デバイス２への１サイクル終了信号をネゲー１〜し
て、１サイクルを完了する。なお、デイレイ回路１３の
出力の一部がＮＡＮＤゲート１６に入力されるが、他方
の入力を発生させる同期回路１４が起動しないため、Ｎ
ＡＮＤゲート１６は開かず、従ってデバイス３へのバス
使用許可信号、およびデバイス２側のバストランシーバ
６へのバス制御信号はネガティブの状態を継続する。

次に、デバイス３からのバス使用要求がアクティブ（Ｈ
レベル）であれば、デバイス２の処理ブロック１１と同
期をとるために、−旦同期回路１／１を介した後、ＮＯ
Ｒゲート１５をマスクし、デバイス２への１サイクル終
了通知信号をアサートしたままの状態で、デバイス２を
ウェイト状態にする。そして、同期回路１４からの入力
とＮＯＲゲート１５からの入力によりＮＡＮＤゲート１
６を開いて、デバイス３およびパストランシーバ７への
バス使用許可信号をアクティブ（Ｌレベル）にするとと
もに、デバイス２からのコントロール信乞とＮＡＮＤゲ
ート１６の出力信号とにより、ＮＡＮＤゲート１７を開
いて、デバイス２画のパストランシーバ６へのバス制御
信号をネガティブ（Ｈレベル）にすることにより、デバ
イス２をバス８から分離する。

デバイス３は、パストランシーバ７がアクティブとなり
、バス８を使用できる状態になったため、バス８を用い
てデータの転送を行う。デバイス３は、自分の作業が終
了すると、バス使用要求信号をネゲート（Ｌレベル）し
、同期回路１４を介してＮＯＲゲート１５からフリップ
フロップ１２をリセッ１〜し、デバイス２への１サイク
ル終了通知信号をネゲートシて、１サイクルの完了を通
知する。

同時に、ＮＡＮＤゲート１６．１７を介してデバイス２
側のパストランシーバ６へのバス制御信号をアクティブ
（Ｌレベル）にすることにより、デバイス２にバス８を
返却する。

第３図および第４図は、第２図における動作タイムチャ
ートである。

第３図は、デバイス３からのバス使用要求がない場合の
動作であり、第４図は、デバイス３がらのバス使用要求
がある場合の動作である。

先ず、デバイス３からのバス使用要求信号がネガティブ
（Ｌレベル）のときには、第３図に示すように、デバイ
ス２からのコントロール信号はｎサイクル目が終了する
までＬレベルを持続し、デバイスＡ処理ブロック１１か
らのクロックがＨレベルになると、フリップフロップ１
２がセラ１−され、デバイス２への１サイクル終了通知
信号がアクティブ（Ｌレベル）となる。矢印で示すよう
に、終了通知信号がＬレベルからＨレベルに立ち上がる
時点で、デバイス２のコントロール信号は一定期間だけ
１］レベルとなる。同時に、パストランシーバ６へのバ
ス制御信号も、コントロール信号がＨレベルとなる期間
だけＨレベルとなり、ネガティブとなってバス８から分
前する。

次に、デバイス３からのバス使用要求がある場合には、
第４図に示すように、バス使用要求信号がアクティブ（
Ｈレベル）となっており、このアクティブ期間でデバイ
ス２のコントロール信号がＬレベル（サイクル動作中）
の期間に１サイクル終了通知信号のアクティブ期間（Ｌ
レベル期間）を少しぶ目にとることにより、その間だけ
デバイス３にバス８を使用させる。斜線で示すように、
デバイス３からのバス使用要求信号がアクティブになる
と、フリップフロップへのクロックをＬレベルにすると
ともに、同期回路１４からの出力信号１９をＨレベルに
して、フリップフロップをセットすることにより、１サ
イクル終了通知信号を早目にアクティブ（Ｌレベル）に
する。なお、バス使用要求信号が斜線の部分よりも遅れ
て発生した場合には、１サイクル待たされ、次のサイク
ルでバス使用許可信号がアクティブとなる。また、同期
回路１４からの出力信号２０をＨレベルにして、デバイ
ス３に対してバス使用許可信号をアクティブ（Ｌレベル
）とし、かつデバイス２側のバストランシーバ６へのバ
ス制御信号をネガティブ（Ｈレベル）とする。デバイス
３のバス使用許可信号がＬレベルで、かつデバイス２へ
の１サイクル終了通知信号がＬレベルの期間に、デバイ
ス３のバス使用サイクルとなる。

第５図は、本発明のバス制御装置の全体の動作フローチ
ャートである。

先ず、デバイス（Ａ）２によるバス専有要求があるか否
かを判別しくステップ２ｏ１）、あればバス専有モード
が終了していないことを確認して（ステップ２０２）、
デバイス（Ｂ）３からのバス要求があるか否かを判別す
る（ステップ２０３）。デバイス３からのバス要求がな
ければ、最初に戻り、バス要求があれば、デバイス（Ａ
）２のバス専有モード中か否かを判別する（ステップ２
０４）。

専有モードでなければ、直ちにデバイス（Ｂ）３による
バスの使用を許可しくステップ２０７）、また専有モー
ドであれば、本発明による専有状態の放棄なしのデバイ
ス３の使用を開始する。すなわち、先ず、バス制御回路
上によりデバイス（Ａ）２をウェイト状態にする（ステ
ップ２０５）。これは、デバイス２への１サイクル終了
通知信号をアクティブにすることにより可能となる。次
に、パストランシーバ６への制御信号をインアクティブ
にして、バス専有状態のままバス８がらデバイス２を切
離す（ステップ２０６）、これにより、デバイス（Ｂ）
３によるバス使用が可能となり（ステップ２０７）、デ
バイス３からのバス使用要求信号を監視することにより
、デバイス３によるバス使用が終了したか否かを判別す
る（ステップ２０８）。最初に戻り、この一連の動作を
繰り返し実行する。

このように、本実施例では、１回のアクセスである時間
だけバスを専有してしまうようなパルス１へモードでバ
スをアクセスする場合でも、他の優先順位の高いデバイ
スとのバスの共存が可能となる。そして、ソフトウェア
で意識せずに共存が行えるとともに、ソフトウェアでの
監視が不要な分だけタイムロスの発生を抑えることが可
能である。

〔発明の効果〕

以上説明したように、本発明によれば、バース１−モー
ドでバスをアクセスするデバイスが存在しても、優先順
位の高い他のデバイスをバースト転送が終了するまで待
たせることなく１両デバイス間でバスを共存させること
ができるので、バスの有効利用を図ることが可能である
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すコンピュータシステム
の全体ブロック図、第２図は第１１図におけるバス制御
回路の詳細ブロック図、第３図および第４図はそれぞれ
第２図における動作タイムチャー１−１第５図は本発明
のバス制御装置の全体動作のフローチャートである。 １：バス制御回路、２，３：デバイス（Ａ）。 （Ｂ）、４：メモリ等、５：他のデバイス、６，７：パ
ストランシーバ、８：バス、１１：デバイスＡ処理ブロ
ック、１２：フリップフロツブ、１３：デイレイ回路、
１４：同期回路、１５　：　ＮＯＲゲート、１６，１７
：ＮＡＮＤゲー１〜。 ノ・！−゛、

Claims (2)

【特許請求の範囲】
1. （１）複数のデバイスがそれぞれトランシーバを介して
   共有バスに接続されている場合に、該共有バスの専有権
   を制御するバス制御方法において、第１のデバイスが上
   記共有バスを専有している期間に、上記第１のデバイス
   より優先順位の高いデバイスからバス使用要求があった
   際には、上記第１のデバイスがバスの専有権を保持した
   状態のまま、該第１のデバイスを一時的にウェイト状態
   にするとともに、該第１のデバイスのトランシーバをイ
   ンアクティブとし、上記第２のデバイスのトランシーバ
   をアクティブとすることにより、上記第２のデバイスに
   上記共有バスを一時的に使用させることを特徴とするバ
   ス制御方法。
2. （２）複数のデバイスがそれぞれトランシーバを介して
   共有バスに接続されている場合に、該共有バスの専有権
   を制御するバス制御装置において、上記共有バスの専有
   権を保持する第１のデバイスからコントロール信号を入
   力して、該第１のデバイスに対する処理を行い、１サイ
   クル終了した時点で該第１のデバイスに対しサイクル終
   了通知信号を出力するデバイス処理回路と、第２のデバ
   イスからのバス使用要求信号を入力して、上記デバイス
   処理回路の動作と同期をとり、上記サイクル終了通知信
   号を出力するとともに、上記第１のデバイスのトランシ
   ーバをインアクティブに、上記第２のデバイスのトラン
   シーバをアクティブにする制御信号を送出する同期回路
   とを具備し、上記第１のデバイスに専有権を保持させた
   状態で、上記第２のデバイスに上記共有バスを使用させ
   ることを特徴とするバス制御装置。