JPS61165166A - デ−タバツフア制御方式 - Google Patents
デ−タバツフア制御方式Info
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- JPS61165166A JPS61165166A JP27245584A JP27245584A JPS61165166A JP S61165166 A JPS61165166 A JP S61165166A JP 27245584 A JP27245584 A JP 27245584A JP 27245584 A JP27245584 A JP 27245584A JP S61165166 A JPS61165166 A JP S61165166A
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- JP
- Japan
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- data
- address
- read
- cycle
- write
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入出力装置と主起１．ａ装置との間でデータ
転送を制御するチャネル処理装置において、該主記憶装
置との間でデータ転送する時に使用するデータバッファ
の制御方式に関する。
転送を制御するチャネル処理装置において、該主記憶装
置との間でデータ転送する時に使用するデータバッファ
の制御方式に関する。
最近のデータ処理装置の機能の多様化に伴って、該デー
タ処理装置に使用される高集積回路（以下、ＬＳＩと云
う）は、多品種、少量使用の動向ル已ある。
タ処理装置に使用される高集積回路（以下、ＬＳＩと云
う）は、多品種、少量使用の動向ル已ある。
このようなＬＳＩを経済的に、効率良く生産する方法と
して、予め複数個の論理素子は設計しておいて、各論理
素子間の配線だけを、各ユーザ仕様に基づいて設計し、
製造する、所謂セミカスタムメイドの手法（一般には、
ゲートアレ方式と云う）が知られている。
して、予め複数個の論理素子は設計しておいて、各論理
素子間の配線だけを、各ユーザ仕様に基づいて設計し、
製造する、所謂セミカスタムメイドの手法（一般には、
ゲートアレ方式と云う）が知られている。
一方、データ処理装置で処理すべきデータ量の増大化、
多様化にともなって、その処理能力は益々向上させるこ
とが要求されているが、上記ゲートアレ型のＬＳＩにラ
ンダムアクセスメモリ （以下、１？ＡＭと云う）を内
蔵させる場合には、そのアクセスタイムが、該ＬＳＩの
処理能力を決める最も大きい要因となる為、例えばアド
レスレジスタと、メモリ素子との間の仕様を固定化する
、所謂ＲＡＭ内蔵型のゲートアレが主流になりつつある
。
多様化にともなって、その処理能力は益々向上させるこ
とが要求されているが、上記ゲートアレ型のＬＳＩにラ
ンダムアクセスメモリ （以下、１？ＡＭと云う）を内
蔵させる場合には、そのアクセスタイムが、該ＬＳＩの
処理能力を決める最も大きい要因となる為、例えばアド
レスレジスタと、メモリ素子との間の仕様を固定化する
、所謂ＲＡＭ内蔵型のゲートアレが主流になりつつある
。
従って、データ処理装置のチャネル処理装置に必要なデ
ータバッファを、こうような、ＲＡＭ内蔵型ゲートアレ
を使用してＬＳＩ化する場合、該ＬＳＩのＲＡＭ仕様を
その侭にして、且つ高速のデータバッファを構築するこ
とが要求される。
ータバッファを、こうような、ＲＡＭ内蔵型ゲートアレ
を使用してＬＳＩ化する場合、該ＬＳＩのＲＡＭ仕様を
その侭にして、且つ高速のデータバッファを構築するこ
とが要求される。
入出力装置と主記憶装置の間で、データ転送を制御する
チャネル処理装置において、主記憶装置との間でデータ
転送をする時に使用されるデータバッファを、従来技術
で構築する場合、主記憶装置における基本アクセス単位
であるバイト数と同じ容量のデータバッファをレジスタ
で構成していた。
チャネル処理装置において、主記憶装置との間でデータ
転送をする時に使用されるデータバッファを、従来技術
で構築する場合、主記憶装置における基本アクセス単位
であるバイト数と同じ容量のデータバッファをレジスタ
で構成していた。
第３図は、該データハソファレシスクの一例を示したも
ので、主起、ｌ、Ｉ？装置側の基本アクセス単位（本例
では、１６ハイト）を意識して、該１６ハイトを一度に
転送できるように、例えば４ハイド×４詔からなるレジ
スタ （ＤＢｌ？Ｏ〜３）で構成されている。
ので、主起、ｌ、Ｉ？装置側の基本アクセス単位（本例
では、１６ハイト）を意識して、該１６ハイトを一度に
転送できるように、例えば４ハイド×４詔からなるレジ
スタ （ＤＢｌ？Ｏ〜３）で構成されている。
このような従来方式においては、該データバッファがレ
ジスタで構成されているので、主記憶装置側の基本アク
セス単位が大きいと、ハードウェア量が大きくなると云
・う欠点かあった。
ジスタで構成されているので、主記憶装置側の基本アク
セス単位が大きいと、ハードウェア量が大きくなると云
・う欠点かあった。
本発明は」１記従来の欠点に鑑み、ハードウェア量を少
なくして、且つ高速のデータ転送が簡単な制御でできる
データバッファを構成する方法を提供することを目的と
するものである。
なくして、且つ高速のデータ転送が簡単な制御でできる
データバッファを構成する方法を提供することを目的と
するものである。
この目的は、ｎハイドの幅を持ち、連続したｍバイトの
データを同時にリード、又はライ１〜できるデータバッ
ファにおいて、該ｎバイト幅のデータバッファを１〜／
ハイド宛複数個に分割し、該分割したデータバッファに
、それぞれ独立に制御可能なアドレスレジスタを設け、
リード動作では、最初のサイクルで、リードデータの先
頭のアドレス、又は該先頭のアドレス＋ｍの上位ピント
を、それぞれのアドレスレジスタにセットし、次のサイ
クルで該先頭のアドレス＋ｍの下位ビットにより、言亥
データノマッファからのリードデータをアラ ゛イン
して、ｍバイトを取り出し、ライト動作では、最初のサ
イクルでライトするデータの先頭のアドレス、又は該先
頭のアドレス＋ｍ、又は該先頭のアドレス−ｍの上位ビ
ットを、それぞれのアドレスレジスタにセットし、次の
サイクルで該先頭のアドレス＋ｍ、又は該先頭のアドレ
ス−ｍの下位ビットにより、該データバッファにｍバイ
トのデータをライトするバ、イト位置を決める本発明の
データバッファ制御方式によって達成される。
データを同時にリード、又はライ１〜できるデータバッ
ファにおいて、該ｎバイト幅のデータバッファを１〜／
ハイド宛複数個に分割し、該分割したデータバッファに
、それぞれ独立に制御可能なアドレスレジスタを設け、
リード動作では、最初のサイクルで、リードデータの先
頭のアドレス、又は該先頭のアドレス＋ｍの上位ピント
を、それぞれのアドレスレジスタにセットし、次のサイ
クルで該先頭のアドレス＋ｍの下位ビットにより、言亥
データノマッファからのリードデータをアラ ゛イン
して、ｍバイトを取り出し、ライト動作では、最初のサ
イクルでライトするデータの先頭のアドレス、又は該先
頭のアドレス＋ｍ、又は該先頭のアドレス−ｍの上位ビ
ットを、それぞれのアドレスレジスタにセットし、次の
サイクルで該先頭のアドレス＋ｍ、又は該先頭のアドレ
ス−ｍの下位ビットにより、該データバッファにｍバイ
トのデータをライトするバ、イト位置を決める本発明の
データバッファ制御方式によって達成される。
即ち、本発明によれば、チャネル処理装置において、主
記す、ａ装置との間でデータ転送をする時に使用するデ
ータバッファレジスタを、ｎバイト幅を持ち、１〜ｌバ
イト宛、複数個に分割したハソファメモリに置き換え、
それぞれに対して、独立に制御可能なアドレスレジスタ
を設け、該データバッファメモリに対する連続したｍバ
イトのデーりを同時にリード、ライトする動作を２サイ
クル動作とし、第１サイクルにおいては、該データの先
頭アドレス、又は先頭アドレス±ｍの上位ビットを、上
記それぞれのアドレスレジスタにセットし、次の第２サ
イクルにおいて、上記更新されたアドレス、即ち先頭ア
ドレス＋ｍの下位ビットにより、更新前の当該リード、
ライトデータのバイト位置を生成して、リード、ライト
できるようにしたものであるので、比較的簡単な制御で
、連続したｍバイトデータの同時リード、ライトができ
ると云う効果がある。
記す、ａ装置との間でデータ転送をする時に使用するデ
ータバッファレジスタを、ｎバイト幅を持ち、１〜ｌバ
イト宛、複数個に分割したハソファメモリに置き換え、
それぞれに対して、独立に制御可能なアドレスレジスタ
を設け、該データバッファメモリに対する連続したｍバ
イトのデーりを同時にリード、ライトする動作を２サイ
クル動作とし、第１サイクルにおいては、該データの先
頭アドレス、又は先頭アドレス±ｍの上位ビットを、上
記それぞれのアドレスレジスタにセットし、次の第２サ
イクルにおいて、上記更新されたアドレス、即ち先頭ア
ドレス＋ｍの下位ビットにより、更新前の当該リード、
ライトデータのバイト位置を生成して、リード、ライト
できるようにしたものであるので、比較的簡単な制御で
、連続したｍバイトデータの同時リード、ライトができ
ると云う効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示したもので
あ′す、第２図は本発明によるリード、ライト動作を論
理条件表で示した図である。
あ′す、第２図は本発明によるリード、ライト動作を論
理条件表で示した図である。
第１図において、１はデータバッファのアドレスレジス
タ （以下、ＤＢＳＡと云う）、２はデータハソファメ
モリ （以下、ＤＢＳＯ，ＤＢＳＬ と云う）、３１
はＤＢＳＯのアドレスレジスタ （以下、ＤＢＳＡＯと
云う）、３２はＤＢＳＬのアドレスレジスタ （以下、
ＤＢＳへ１と云う）、４１は÷１回路、４２は一１回路
である。
タ （以下、ＤＢＳＡと云う）、２はデータハソファメ
モリ （以下、ＤＢＳＯ，ＤＢＳＬ と云う）、３１
はＤＢＳＯのアドレスレジスタ （以下、ＤＢＳＡＯと
云う）、３２はＤＢＳＬのアドレスレジスタ （以下、
ＤＢＳへ１と云う）、４１は÷１回路、４２は一１回路
である。
本図は、入出力装置側からみた制御回路のみを示してお
り、主記憶装置側からみたリード、ライト動作は、例え
ば４バイト単位のリード、ライト動作で、その制御が単
純である為、ここでは特に示していない。
り、主記憶装置側からみたリード、ライト動作は、例え
ば４バイト単位のリード、ライト動作で、その制御が単
純である為、ここでは特に示していない。
以下、第１図を参照しながら、第２図によって本発明に
よるリード、ライト動作を説明する。
よるリード、ライト動作を説明する。
第２図において、（ａ）は当該データハソファメモリに
対するリード動作を示しており、（ｂ）はライト動作を
示している。
対するリード動作を示しており、（ｂ）はライト動作を
示している。
木（ａ）図において、縦はＤＢＳＡ Ｉの下位ビット３
゜４の値を示しており、横の第１サイクルにおいては、
ＤＢＳＡＯ３Ｌ ＤＢＳＡＩ ３２にセットされる内容
（即ち、リートアドレス）を示し、第２サイクルにおい
ては、バイＩ−０，１にリードされるアラインデータを
示している。
゜４の値を示しており、横の第１サイクルにおいては、
ＤＢＳＡＯ３Ｌ ＤＢＳＡＩ ３２にセットされる内容
（即ち、リートアドレス）を示し、第２サイクルにおい
ては、バイＩ−０，１にリードされるアラインデータを
示している。
本（ｂ）図において、縦はＩ）ＢＳＡ Ｉの下位ビット
３゜４の値を示しており、横の第１サイクルにおいては
、ＤＢＳ八Ｏへ３Ｌ ＤＢＳ八１へ２にセットされる内
容（即ち、ライトアトルス）を示し、第２サイクルにお
イテは、ハイｈｏ、１ 、（Ｄテ−りをＤＢＳＯ２，Ｄ
ＢＳＩ ２ニ書き込むハイド位置を示している。
３゜４の値を示しており、横の第１サイクルにおいては
、ＤＢＳ八Ｏへ３Ｌ ＤＢＳ八１へ２にセットされる内
容（即ち、ライトアトルス）を示し、第２サイクルにお
イテは、ハイｈｏ、１ 、（Ｄテ−りをＤＢＳＯ２，Ｄ
ＢＳＩ ２ニ書き込むハイド位置を示している。
又、図中、例えば、ｒｌＢｓＡ ＣＯ：２ ）はＤＢＳ
Ａ ＩノＯ〜２ビットを示しており、以下同等表示は同
じ意味を示しているものとする。尚、ＤＢＳＡ Ｉの下
位ヒツト３，４は、第１ザイクルに対しては、更新前の
アドレスを示し、第２サイクルに対しては、更新後のア
ドレスを示している。
Ａ ＩノＯ〜２ビットを示しており、以下同等表示は同
じ意味を示しているものとする。尚、ＤＢＳＡ Ｉの下
位ヒツト３，４は、第１ザイクルに対しては、更新前の
アドレスを示し、第２サイクルに対しては、更新後のア
ドレスを示している。
本発明の主眼は、例えば、４ハイド幅のデータハソファ
メモリに対して２バイト同時リートを行う場合、第１ザ
イクルで、ＤＢＳＡ１の上位ビット、例えば０〜２ピツ
Ｉ・の値、又はその値に＋１した値を、ＤＢＳ八０へ３
Ｌ ＤＲ３八１へ２にセットすると共に、該ＤＢＳＡ
１を＋２し、第２サイクルにおいて、該更新されたＤＢ
ＳＡ ｌの内容から、更新される前（即ち、１サイクル
前）のリードデータを読み出し回路５でアラインして読
み出すように制御し、ライト動作の場合も同じ手順によ
って、第２サイクルで、ＤｌｌＳｏ ２． ＤＢＳｌ、
２に書き込むバイト位置を決めるようにした所にある
。
メモリに対して２バイト同時リートを行う場合、第１ザ
イクルで、ＤＢＳＡ１の上位ビット、例えば０〜２ピツ
Ｉ・の値、又はその値に＋１した値を、ＤＢＳ八０へ３
Ｌ ＤＲ３八１へ２にセットすると共に、該ＤＢＳＡ
１を＋２し、第２サイクルにおいて、該更新されたＤＢ
ＳＡ ｌの内容から、更新される前（即ち、１サイクル
前）のリードデータを読み出し回路５でアラインして読
み出すように制御し、ライト動作の場合も同じ手順によ
って、第２サイクルで、ＤｌｌＳｏ ２． ＤＢＳｌ、
２に書き込むバイト位置を決めるようにした所にある
。
先ず、主記憶装置（図示せず）から入出力装置（図示せ
ず）へデータを転送する場合は、第２図（ａ）の動作と
なる。即ち、 例えば、更新後のＤＢＳＡ Ｉの下位３，４ ビットの
値が°００゛の場合、更新前は°１０”であるので、リ
ードずべき２バイトデータは、図示の如＜、ＤＢＳｌ〔
０ニア〕をハイド０に、ＤＢＳＩ （８：１５：ｌをパ
イ目に出力するように、読み出し回路５を制御する。従
っで、該リードデータには境界クロスは発生していない
（即ち、ＤＢＳＡ １の上位０〜２へのキャリはない）
ので、ＤＢＳＡ０３１．ＤＢＳＡ１３２ニは、ＤＩＩＳ
Ａ （０：２〕を、その侭セットすれば良い。
ず）へデータを転送する場合は、第２図（ａ）の動作と
なる。即ち、 例えば、更新後のＤＢＳＡ Ｉの下位３，４ ビットの
値が°００゛の場合、更新前は°１０”であるので、リ
ードずべき２バイトデータは、図示の如＜、ＤＢＳｌ〔
０ニア〕をハイド０に、ＤＢＳＩ （８：１５：ｌをパ
イ目に出力するように、読み出し回路５を制御する。従
っで、該リードデータには境界クロスは発生していない
（即ち、ＤＢＳＡ １の上位０〜２へのキャリはない）
ので、ＤＢＳＡ０３１．ＤＢＳＡ１３２ニは、ＤＩＩＳ
Ａ （０：２〕を、その侭セットすれば良い。
然して、更新後のＤＢＳＡ １の下位３，４ビツトの値
が０１’の場合、更新前は“１１゛であるので、リード
ずへき２バイトデークは、図示の如＜ 、ＤＢＳＩ （
Ｆｌ：１５〕をハ”イト０に、ＤＢＳＯ（０ニア ）を
バイト１に出力するように、読め出し回路５を制御する
必要がある。従って、該リードデータには境界クロスが
発生している （即ち、ＤＩ’ｌＳＡ Ｉの上位０〜２
へのキャリがある）ので、ＤｌｌＳＡｏ ３１にはＤＢ
Ｓ八（０：２ ）→１を、＋１回路４１を用いてセソ１
〜し、ＤＢＳ八１へ２にはＤＢＳ八〔０：２〕をその侭
セットするように制御する。
が０１’の場合、更新前は“１１゛であるので、リード
ずへき２バイトデークは、図示の如＜ 、ＤＢＳＩ （
Ｆｌ：１５〕をハ”イト０に、ＤＢＳＯ（０ニア ）を
バイト１に出力するように、読め出し回路５を制御する
必要がある。従って、該リードデータには境界クロスが
発生している （即ち、ＤＩ’ｌＳＡ Ｉの上位０〜２
へのキャリがある）ので、ＤｌｌＳＡｏ ３１にはＤＢ
Ｓ八（０：２ ）→１を、＋１回路４１を用いてセソ１
〜し、ＤＢＳ八１へ２にはＤＢＳ八〔０：２〕をその侭
セットするように制御する。
以下、同じようにして、他のケースについても、図示ノ
論理条件で、ＤＢＳＡＯ３］、 ｒｌ［１ｓＡ１３２ニ
”ｉ’ドレスを設定し、該アドレスで読め出したデータ
に対して、読み出し回路５を制御してアラインすれば良
い。
論理条件で、ＤＢＳＡＯ３］、 ｒｌ［１ｓＡ１３２ニ
”ｉ’ドレスを設定し、該アドレスで読め出したデータ
に対して、読み出し回路５を制御してアラインすれば良
い。
次に、（ｂ）図によって、ライ１−動作について説明す
る。ライト動作の時にも、基本的にはリード動作と同じ
手順に従う。先ず、リートコマンドの場合について説明
する。即ち、 例えば、更新後のＤＢＳＡ Ｉの下位３，４ビツトの値
が“００′の場合、更新前は°１０゛であるので、ライ
トずべき２バイトデータは、図示の如く、バイトＯをＤ
ＢＳＩ ＣＯ：１ ）に、バイト１をＤＢＳＩ （８：
１５）に書き込むように、書き込み回路６を制御する。
る。ライト動作の時にも、基本的にはリード動作と同じ
手順に従う。先ず、リートコマンドの場合について説明
する。即ち、 例えば、更新後のＤＢＳＡ Ｉの下位３，４ビツトの値
が“００′の場合、更新前は°１０゛であるので、ライ
トずべき２バイトデータは、図示の如く、バイトＯをＤ
ＢＳＩ ＣＯ：１ ）に、バイト１をＤＢＳＩ （８：
１５）に書き込むように、書き込み回路６を制御する。
従って、該ライトデータには境界クロスは発生していな
い（即ち、ＤＢＳＡ Ｉの上位０〜２へのキャリはない
）ので、ＤＢＳＡＯ３１，ＤＢＳ八１へ２には、ＤＢＳ
Ａ〔０：２〕をその侭セットすれば良い。
い（即ち、ＤＢＳＡ Ｉの上位０〜２へのキャリはない
）ので、ＤＢＳＡＯ３１，ＤＢＳ八１へ２には、ＤＢＳ
Ａ〔０：２〕をその侭セットすれば良い。
然して、更新後のＤＢＳＡ １の値が°０１゛の場合、
更新前は１１゛であるので、ライトすべき２バイトデー
タは、図示の如く、バイトＯをＤＢＳＬ Ｃ８：１５）
に、バイト１をＤＢＳＯ（０ニア ）に書き込むように
、書き込み回路６を制御する必要がある。従って、該ラ
イトデータには境界クロスが発生している （即ち、Ｄ
ＢＳＡ １の上位０〜２へのキャリがある）ので、ＤＢ
ＳＡＯ３１ニはＤＢＳＡ （０：２ ） ＋１を、＋１
回路４１を用いてセットし、ＤＢＳ八１へ２にはＤＢＳ
Ａ （０：２ ）をその侭セットするように制御卸する
。
更新前は１１゛であるので、ライトすべき２バイトデー
タは、図示の如く、バイトＯをＤＢＳＬ Ｃ８：１５）
に、バイト１をＤＢＳＯ（０ニア ）に書き込むように
、書き込み回路６を制御する必要がある。従って、該ラ
イトデータには境界クロスが発生している （即ち、Ｄ
ＢＳＡ １の上位０〜２へのキャリがある）ので、ＤＢ
ＳＡＯ３１ニはＤＢＳＡ （０：２ ） ＋１を、＋１
回路４１を用いてセットし、ＤＢＳ八１へ２にはＤＢＳ
Ａ （０：２ ）をその侭セットするように制御卸する
。
以下、同じようにして、他のケースについても、図示の
論理条件、で、ＤＢＳＡＯ３１，ＤＢＳＡ１３２にアド
レスを設定し、該アドレスのＤＢＳＯ２，ＤＢＳＬ ２
に対して、ハイ）０．１のデータを書き込む為の書き込
み回路６を制御すれば良い。
論理条件、で、ＤＢＳＡＯ３１，ＤＢＳＡ１３２にアド
レスを設定し、該アドレスのＤＢＳＯ２，ＤＢＳＬ ２
に対して、ハイ）０．１のデータを書き込む為の書き込
み回路６を制御すれば良い。
リードハックワードコマンドの場合も、アドレスの減少
方向にライトが行われる以外は、リードアドレスの場合
き同じ動作であるので、全く同じ手順によって、図示の
論理条件に従って、ＤＢＳＡＯ３１、ＤＢＳＡｌ、 ３
２に対してアドレスを設定し、該アドレスのＤＢＳＯ２
，ＤＢＳＩ２に対して、ハイＩ−０，１のデータを書き
込む為の書き込み回路６を制御することにより、ハック
ワードライト動作ができることが分かる。この場合、該
ライト動作に境界クロスを起こしている時に必要なりＢ
Ｓ八へＯ：２ ） −１の演算は、−１回路４２を用い
ることによって実行できる。
方向にライトが行われる以外は、リードアドレスの場合
き同じ動作であるので、全く同じ手順によって、図示の
論理条件に従って、ＤＢＳＡＯ３１、ＤＢＳＡｌ、 ３
２に対してアドレスを設定し、該アドレスのＤＢＳＯ２
，ＤＢＳＩ２に対して、ハイＩ−０，１のデータを書き
込む為の書き込み回路６を制御することにより、ハック
ワードライト動作ができることが分かる。この場合、該
ライト動作に境界クロスを起こしている時に必要なりＢ
Ｓ八へＯ：２ ） −１の演算は、−１回路４２を用い
ることによって実行できる。
即ち、リードコマンドではアドレスの増加方向に、リー
ドハックワードコマンドではアドレスの減少方向に連続
した２バイトデータをＤＢＳＯ２，ＤＢＳｌ ２にライ
トすることができる。
ドハックワードコマンドではアドレスの減少方向に連続
した２バイトデータをＤＢＳＯ２，ＤＢＳｌ ２にライ
トすることができる。
以上、詳細に説明したように、本発明のデータバッファ
制御方式は、チャネル処理装置において、主記憶装置と
の間でデータ転送をする時に使用す１す るデークバソファレジスタを、ｎバイト幅を持ち、１〜
ｌハイド宛、複数個に分割したハソファメモリに置き換
え、それぞれに対して、独立に制御可能なアドレスレジ
スタを設け、該データバッファメモリに対する連続した
ｍバイトのデータを同時にリード、ライトする動作を２
サイクル動作とし、第１サイクルにおいては、該データ
の先頭アドレス、又は先頭アドレス±ｍの上位ビットを
、上記それぞれのアドレスレジスタにセットし、次の第
２サイクルにおいて、上記更新されたアドレス、即ち先
頭アドレス±ｍの下位ビットにより、更新前の当該リー
ド、ライトデータのバイト位置を生成して、リード、ラ
イトできるようにしたものであるので、比較的簡単な制
御で、連続したｍハイドデータの同時リード、ライトが
できると云う効果がある。
制御方式は、チャネル処理装置において、主記憶装置と
の間でデータ転送をする時に使用す１す るデークバソファレジスタを、ｎバイト幅を持ち、１〜
ｌハイド宛、複数個に分割したハソファメモリに置き換
え、それぞれに対して、独立に制御可能なアドレスレジ
スタを設け、該データバッファメモリに対する連続した
ｍバイトのデータを同時にリード、ライトする動作を２
サイクル動作とし、第１サイクルにおいては、該データ
の先頭アドレス、又は先頭アドレス±ｍの上位ビットを
、上記それぞれのアドレスレジスタにセットし、次の第
２サイクルにおいて、上記更新されたアドレス、即ち先
頭アドレス±ｍの下位ビットにより、更新前の当該リー
ド、ライトデータのバイト位置を生成して、リード、ラ
イトできるようにしたものであるので、比較的簡単な制
御で、連続したｍハイドデータの同時リード、ライトが
できると云う効果がある。
第１図は本発明の一実施例をプロ・７り図で示した図。
第２図は、第１図で示したアドレスレジスタ、読み出し
回路、書き込み回路に対する論理条件を示した図。 第３図は従来方式による、上記１ａ装置側に設けられた
データハソファの構成例を示した図。 である。 図面において、 １はアドレスレジスタ（ＤＢＳＡ） 。 ２はデータバッファメモリ（ＤＢＳＯ，ＤＢＳＩ） 。 ３１はＤＢＳＯ２に対するアドレスレジスタ（ＤＢＳＡ
Ｏ） 。 ３２はＤＢＳＩ ２に対するアドレスレジスタ（ＤＢＳ
ＡＩ）。 ４１は＋１回路、４２は一１回路。 ５は読み出し回路、 ６は書き込み回路。 をそれぞれ示す。
回路、書き込み回路に対する論理条件を示した図。 第３図は従来方式による、上記１ａ装置側に設けられた
データハソファの構成例を示した図。 である。 図面において、 １はアドレスレジスタ（ＤＢＳＡ） 。 ２はデータバッファメモリ（ＤＢＳＯ，ＤＢＳＩ） 。 ３１はＤＢＳＯ２に対するアドレスレジスタ（ＤＢＳＡ
Ｏ） 。 ３２はＤＢＳＩ ２に対するアドレスレジスタ（ＤＢＳ
ＡＩ）。 ４１は＋１回路、４２は一１回路。 ５は読み出し回路、 ６は書き込み回路。 をそれぞれ示す。
Claims (1)
- ｎバイトの幅を持ち、連続したｍバイトのデータを同時
にリード、又はライトできるデータバッファにおいて、
該ｎバイト幅のデータバッファを１〜ｌバイト宛複数個
に分割し、該分割したデータバッファに、それぞれ独立
に制御可能なアドレスレジスタを設け、リード動作では
、最初のサイクルで、リードデータの先頭のアドレス、
又は該先頭のアドレス＋ｍの上位ビットを、それぞれの
アドレスレジスタにセットし、次のサイクルで該先頭の
アドレス＋ｍの下位ビットにより、該データバッファか
らのリードデータをアラインして、ｍバイトを取り出し
、ライト動作では、最初のサイクルでライトするデータ
の先頭のアドレス、又は該先頭のアドレス＋ｍ、又は該
先頭のアドレス−ｍの上位ビットを、それぞれのアドレ
スレジスタにセットし、次のサイクルで該先頭のアドレ
ス＋ｍ、又は該先頭のアドレス−ｍの下位ビットにより
、該データバッファにｍバイトのデータをライトするバ
イト位置を決めることを特徴とするデータバッファ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27245584A JPS61165166A (ja) | 1984-12-24 | 1984-12-24 | デ−タバツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27245584A JPS61165166A (ja) | 1984-12-24 | 1984-12-24 | デ−タバツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61165166A true JPS61165166A (ja) | 1986-07-25 |
Family
ID=17514154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27245584A Pending JPS61165166A (ja) | 1984-12-24 | 1984-12-24 | デ−タバツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165166A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122933A (ja) * | 1973-03-26 | 1974-11-25 | ||
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS53109443A (en) * | 1977-03-07 | 1978-09-25 | Hitachi Ltd | Data processor |
-
1984
- 1984-12-24 JP JP27245584A patent/JPS61165166A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122933A (ja) * | 1973-03-26 | 1974-11-25 | ||
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS53109443A (en) * | 1977-03-07 | 1978-09-25 | Hitachi Ltd | Data processor |
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