JP3004861U - 密接に結合された二重のコントローラモジュールを用いた欠陥許容式の記憶装置用制御システム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 制御装置に欠陥が生じても容易に克服する。 【構成】 各コントローラモジュールは、別のコントロ
ーラモジュール又はキャッシュモジュールが存在するか
どうかをチェックし、もしそうであれば、それに関する
全ての構成情報がそれらの間に共有される。初期化の間
に、各コントローラモジュールは、関連キャッシュモジ
ュールの存在をチェックし、もし存在すれば、それがコ
ントローラモジュールによって直ちにロックされる。あ
るコントローラモジュールに欠陥が生じた場合には、他
方のコントローラモジュールがその機能不良のコントロ
ーラモジュールをディスエイブルする。書き込みキャッ
シュの場合は、生き残った方のコントローラモジュール
が、機能不良のコントローラモジュールが停止した動作
を再開し、その記憶装置への残りの書き込みを完了し、
データのロスを防止する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、一般に、１つ以上のホストコンピュータを、ディスクドライブのよ うな１つ以上のコンピュータ大量記憶装置にインターフェイスするための記憶装 置用制御装置の分野に係る。より詳細には、本考案は、密接に結合された二重の コントローラモジュールを使用する欠陥許容式の記憶装置用制御装置であって、 これらのコントローラモジュールの一方に機能不良が生じた場合に本質的にフェ イルセーフの制御装置初期化を行って欠陥克服する(fail-over) ような記憶装置 用制御装置に係る。

【０００２】

【従来の技術】

記憶装置用の制御装置は、一般に、データ記憶及び検索に関するある低レベル 処理機能をホストコンピュータからオフロードすると共に、ほとんどの通常の動 作において１つ以上の記憶装置バスに接続された多数のディスクドライブである 物理的な記憶媒体と、ホストとの間のインターフェイスとして働くように用いら れる。それ故、制御装置は、システムの入力／出力（Ｉ／Ｏ）性能チェーンにお ける最も重要な要素の１つである。

【０００３】

【考案が解決しようとする課題】

その結果、システムを連続動作するためには、ホストコンピュータ（１つ又は 複数）が割り込みをせずに記憶媒体からデータを容易に読み取ったりそこに書き 込んだりするように続けられることが重要である。従って、記憶装置用制御装置 は、可能な限り、欠陥許容でなければならない。更に、コスト、性能及び信頼性 といったファクタのバランスをとるために、記憶装置用制御装置は、例えば、安 価なディスクの冗長アレー（ＲＡＩＤ）式制御装置としてユーザが構成できるこ とも重要である。

【０００４】

【課題を解決するための手段】 密接に結合された二重コントローラモジュールを用いた欠陥許容式の記憶装置 用制御装置をここに開示する。この欠陥許容式の記憶装置用制御装置のコントロ ーラモジュールは、別のコントローラモジュール、キャッシュモジュール又は他 の補助モジュールが電気的に接続されて存在するかどうかチェックし、もし存在 すれば、コントローラモジュール及びそれらに取り付けられた装置に対する全て の構成情報がそれらの間に共有される。コントローラモジュールのいずれか一方 又は両方に入れられる構成情報は、動的に共有される。欠陥許容式の記憶装置用 制御装置の各キャッシュモジュールは、個々のコントローラモジュールによって 「ロック」されて、他のコントローラモジュールがその反対のコントローラモジ ュールのキャッシュの内容を偶発的に妨げないよう防止することができる。

【０００５】 初期化の間に、各コントローラモジュールは、それに関連したキャッシュモジ ュールの存在をチェックし、もし存在する場合には、それがそのコントローラモ ジュールによって直ちにロックされる。個々のコントローラモジュールが欠陥と なるか又は機能不良の指示を与える場合には、他方のコントローラモジュールが その機能不良のコントローラモジュールをディスエイブル即ち「抹殺」し、それ により、そのキャッシュモジュールに対して施したロックをリセット及び解除す る。キャッシュモジュールが書き込みキャッシュである場合には、生き残ったコ ントローラモジュールがその機能不良のコントローラモジュールがやり残した動 作を再開し、そのディスエイブルされたコントローラモジュールの記憶装置に対 して残りの書き込みを完了し、ホストコンピュータデータが失われるのを防止す る。又、コントローラモジュールは、他方のコントロータモジュールに欠陥が生 じて再ブートするのを許容し、事象シーケンスは、生き残ったコントローラモジ ュールによって検出されて確認され、欠陥を生じたコントローラモジュールをデ ィスエイブルしないようにする。本考案の欠陥許容式の記憶装置用制御装置の二 重のコントローラモジュールは、非同期で通信して、それらが各々動作している ことを照合し、そして取り付けられた装置に対する構成情報及びそれに対して変 化した状態を交換し照合する。

【０００６】 より詳細には、複数のコンピュータ大量記憶装置に作動的に接続された第１及 び第２のコントローラモジュールを備えたコンピュータ大量記憶装置用の制御シ ステムが提供される。第１コントローラモジュールは、複数のコンピュータ大量 記憶装置の第１サブセットを制御し、そして第２コントローラモジュールはその 第２サブセットを制御する。第１信号ラインは、第１と第２のコントローラモジ ュール間を通信し、第１コントローラモジュールの存在を第２コントローラモジ ュールに指示すると共に、第２コントローラモジュールの存在を第１コントロー ラモジュールに指示する。通信チャンネルは第１と第２のコントローラモジュー ルを相互接続し、第１及び第２のコントローラモジュールは、第１信号ライン上 のコントローラ存在信号に応答して、第１と第２のコントローラモジュール間で 通信チャンネルを経て通信を行えるようにする。第２の信号ラインは第１と第２ のコントローラモジュールを結合し、この第２の信号ラインは、第２のコントロ ーラモジュールが機能不良を生じたという通信チャンネル上の指示に応答して、 第１のコントローラモジュールが第２のコントローラモジュールの機能をディス エイブルできるようにする。その際に、第１のコントローラモジュールは、複数 のコンピュータ大量記憶装置の第２サブセットの制御を第２のコントローラモジ ュールから引き受ける。

【０００７】 更に、複数のコンピュータ大量記憶装置に作動的に結合するための第１及び第 ２のコントローラモジュールを備えた欠陥許容式のコンピュータ大量記憶装置用 の制御装置もここに開示する。第１コントローラモジュールは、複数のコンピュ ータ大量記憶装置の第１サブセットを制御し、そして第２コントローラモジュー ルはその第２サブセットを制御する。複数の通信ラインが第１と第２のコントロ ーラモジュールを相互接続する。これらの通信ラインは、第１と第２のコントロ ーラモジュール間に構成及び動作情報を供給する。更に、これら通信ラインは、 コントローラモジュールのいずれか一方によってアサートされてコントローラモ ジュールの他方を、該他方のコントローラモジュールからの機能不良指示に応答 して作動的にディスエイブルするためのコントローラモジュールディスエイブル ラインを備えている。動作に際し、第１のコントローラモジュールは、コントロ ーラモジュールディスエイブルラインをアサートすることにより第２コントロー ラモジュールを作動的にディスエイブルし、その際に、第１のコントローラモジ ュールは、更に、複数のコンピュータ大量記憶装置の第２サブセットの制御を引 き受ける。

【０００８】 更に、複数のコンピュータ大量記憶装置に作動的に結合するための第１及び第 ２のコントローラモジュールを備えたコンピュータ大量記憶装置用の制御システ ムもここに開示する。第１コントローラモジュールは、複数のコンピュータ大量 記憶装置の第１サブセットを制御し、そして第２コントローラモジュールはその 第２サブセットを制御する。通信媒体が第１と第２のコントローラモジュールを 相互接続する。この通信媒体は、コントローラモジュールの一方がシステムに含 まれるときにその一方のコントローラモジュールから他方のコントローラモジュ ールへコントローラ存在指示を搬送する。この通信媒体は、第１及び第２の両方 のコントローラモジュールによってコントローラ存在信号が検出されたときに、 第１と第２のコントローラモジュール間で通信するための複数のコントローラモ ジュール通信ラインを備えている。更に、通信媒体は、上記他方のコントローラ モジュールの機能不良を検出した際に、一方のコントローラモジュールが、その 他方のコントローラモジュールを機能的にディスエイブルできるようにする。

【０００９】

【実施例】

以下、添付図面を参照し、本考案の好ましい実施例を詳細に説明する。図１に は、本考案の記憶装置用制御装置に使用するためのコントローラモジュール１０ が示されている。この記憶装置用のコントローラモジュール１０は、ホストイン ターフェイス１２及び装置ポート１４を備えている。更に、コントローラモジュ ール１０は、ＩＢＵＳデータライン１６及びそれに関連したＩＢＵＳアドレスラ イン１８（これらを一緒にして以下「ＩＢＵＳ１９」とも称する）を含む多数の データバスを備えている。このＩＢＵＳ１９という表示は、これがコントローラ モジュール１０のプロセッサ２８にインターフェイスするための主要バスである ことを指し、プロセッサ２８は、ここに示す実施例では、インテル８０９６０Ｃ Ａであるのが好ましい。

【００１０】 同様に、コントローラモジュール１０は、ＮＢＵＳデータライン２０及びＮＢ ＵＳアドレスライン２２（以下、一緒に「ＮＢＵＳ２１」とも称する）も備えて いる。ＮＢＵＳ２１という表示は、ＳＣＳＩポートプロセッサ３２₀ −３２_n と ＳＣＳＩ−ＦＷＤポートプロセッサ３４が各々ＮＣＲ５３Ｃ７１０及びＮＣＲ５ ３Ｃ７２０のＳＣＳＩポートプロセッサとして設けられていることを考慮した表 示として用いられる。

【００１１】 ＭＢＵＳ２４（以下、メモリデータアドレスライン「ＭＤＡＬ」とも称する） は、コントローラモジュール１０のＤＲＡＭバッファ３０メモリに関連した一次 バスである。更に、コントローラモジュール１０は、以下で詳細に述べる当該キ ャッシュモジュールに主として関連したキャッシュデータアドレスライン（ＣＤ ＡＬ）バス２６も備えている。図示されたように、ＩＢＵＳ１９及びＣＤＡＬ２ ６は、これらと一緒に、関連制御バス８８を有し、このバスは、ＤＲＡＭコント ローラ及びアービタ（ＤＲＡＢ）３８を、バックプレーンコネクタ３６を経て関 連キャッシュモジュール（図示せず）へ接続すると共に、ＩＢＵＳ１９に接続さ れたプロセッサ２８を含む多数の装置へ接続する。

【００１２】 ＤＲＡＢ３８は、ＤＲＡＭアドレスライン（ＤＡＤＤＲ）ライン９４を経て、 ＤＲＡＭバッファ３０の個々のＤＲＡＭ９８に出力を供給する。同様に、ＤＲＡ Ｂ３８は、同じＤＲＡＭ９８に制御ライン入力を与える。エラー補正コード（Ｅ ＣＣ）ライン９２の入力は、ＤＲＡＭバッファ３０からＤＲＡＢ３８へ供給され る。付加的な両方向性ＮＢＵＳ制御ライン９０は、以下で詳細に述べるように、 ＤＲＡＢ３８を、ＮＢＵＳ２１に接続された装置に相互接続する。

【００１３】 ＩＢＵＳ１９によってプロセッサ２８に接続されて制御バス８８上の信号によ って制御される装置は、ジャーナルＲＡＭ４６と、タイマー５０と、デュアルユ ニバーサル非同期受信器・送信器（ＤＵＡＲＴ）４８と、コードカード４０とを 備えている。更に、ＩＢＵＳ１９及び制御バス８８に接続されているのは、Ｉ／ Ｄキャッシュ４４であり、これは、一致Ａ出力７２及び一致Ｂ出力７４をタグＲ ＡＭ７０に供給し、該タグＲＡＭは、図示されたように、４ＫロングワードＲＡ Ｍ７６及び７８で構成される。

【００１４】 更に、読み取り診断レジスタ（０）８０及び（１）８２と、書き込み診断レジ スタ（０）８４及び（１）８６も、ＩＢＵＳ１９及び制御バス８８に接続されて いる。

【００１５】 ＭＢＵＳ２４は、一対の交差結合された４方クロスポイントスイッチ５２より 成るバス交換器１００によってＣＤＡＬバス２６に接続される。ホストバス指向 のＤＭＡエンジン５６、それに関連したインターフェイス５８及びコネクタ６０ を備えたホストインターフェイス１２は、ＮＢＵＳ２１に接続されると共に、図 示されたように、トランシーバ（ＸＣＶＲ）６６によりＮＢＵＳ制御ライン９０ 及びＮＢＵＳデータライン２０に接続される。ＸＣＶＲ６８は、ＦＸチップ５４ （以下で詳細に説明する）をＮＢＵＳアドレスライン２２に接続する。ＦＸチッ プ５４（以下、「ＦＸ ＲＡＩＤチップ」とも称する）は、ＸＢ ＡＤＤＲ及び ＸＤ ＤＡＴＡデータラインを経てＸＯＲバッファ（ＸＢＵＦ）１０２に両方向 性結合を与える。又、ＸＢＵＦ１０２は、ＮＢＵＳ２１に接続される。

【００１６】 ポートプロセッサ３２₀ −３２_n 及び３４は、図示されたように、多数のコネ クタ６５を経て多数の記憶装置バス６２₀ −６２_n 及びホストバス６４に各々接 続される。ポートプロセッサ３４は、ホストインターフェイス１２のＤＭＡエン ジン５６と同様にＳＣＳＩホストとしてコントローラモジュール１０に使用され るＤＭＡエンジンである。

【００１７】 コントローラモジュール１０のハードウェアは、特定の実施に基づいて種々の ホストインターフェイス１２及び１つ以上の装置ポート１４に接続される機能の コアセットで構成される。それ故、必要に応じて、ホストインターフェイス１２ は、ＤＭＡエンジン５６及びそれに関連したインターフェイス５８を備え、これ は、コントローラモジュール１０を、本考案の譲受人であるデジタル・イクイッ プメント社から入手できるコンピュータインターコネクト（ＣＩ）及びデジタル 記憶システムインターコネクト（ＤＳＳＩ）バスにインターフェイスできるよう にすると共に、高速かワイドか差動式か又はＦＷＤ ＳＣＳＩかに係わりなく小 型コンピュータシステムインターコネクト（ＳＣＳＩ）のいかなる変形にも、そ してファイバ分配データインターコネクト（ＦＤＤＩ）ホストバスにもインター フェイスできるようにする。図１に示す実施例では、装置ポート１４は、ＳＣＳ Ｉ装置バスを、その全ての現在の実施においてサポートする。コントローラモジ ュール１０は、装置ポート１４内に組み込まれた装置バス６２₀ −６２_n におい て１ないし６程度の装置ポートを与える。

【００１８】 コントローラモジュール１０は、上記した４つの内部バスと、構成に基づいて ２ないし７の外部バスとを含む。内部バスは、ＩＢＵＳ１９、ＭＢＵＳ２４、Ｎ ＢＵＳ２１及びＣＤＡＬバス２６である。これら４つの内部バスの中で、ＩＢＵ Ｓ１９は、ポリシープロセッサ２８により使用されるネーティブなバスである。 ＭＢＵＳ２４は、コントローラモジュール１０に対してＤＲＡＭバッファ３０の 共有バッファメモリをアクセスするのに使用されるバスである。ＮＢＵＳ２１は ポートプロセッサ３２、３４に対して使用されるバスである。ＩＢＵＳ１９、Ｎ ＢＵＳ２１及びＭＢＵＳ２４は、バス交換器１００を経て一緒に結合され、これ らバスのエンティティは２つの方向の一方に通信する。これらは、バス交換器１ ００を経て直接通信し、プロセッサ２８のみがこの技術を使用して、ＮＢＵＳ２ １のエンティティにあるレジスタに書き込んだり読み取ったりする。又、これら は、以下で詳細に述べるように、ＤＲＡＭバッファ３０の共有バッファメモリ又 はキャッシュモジュールを経て直接通信することもできる。これは、プロセッサ ２８又はＮＢＵＳ２１のエンティティがバッファメモリ又はキャッシュに書き込 んだり又はそれを読み取ったりすることによって行われる。

【００１９】 ＣＤＡＬバス２６は、主コントローラモジュール１０から外部キャッシュモジ ュール（以下に詳細に述べる）をアクセスするのに使用されるバスである。これ は、もし存在する場合には、図１に示すようにバス交換器１００を経てアクセス される。

【００２０】 ＩＢＵＳ１９、ＮＢＵＳ２１、ＭＢＵＳ２４及びＣＤＡＬバス２６の共通の特 徴は、ワードがロングワードで、バイトアクセス式で、バーストモード能力をも ち、ロングワードの最大が４で且つバイトパリティである３２ビット非同期バス である。ＣＤＡＬバス２６ＭＢＵＳバス２４は、マルチプレクスされたアドレス 及びデータを有するが、ＩＢＵＳ１９及びＮＢＵＳ２１は個別のアドレス及びデ ータバスを有する。

【００２１】 図１に示す実施例において、コントローラモジュール１０は、プロセッサ２８ として使用されるインテル８０９６０ＣＡプロセッサチップより成るコアを有し ている。プロセッサ２８は、１秒当たり一貫して２５百万の命令（ＭＩＰＳ）と いう処理能力をコントローラモジュール１０に対して与える２５ＭＨｚバージョ ンである。プロセッサ２８は、低レベル装置及びホストポート動作を除く全てを 制御するポリシーソフトウェアプロセッサとして利用される。コントローラモジ ュール１０のコードカード４０は、１メガバイトのメモリをもつＰＣＭＣＩＡ標 準プログラムカードを組み込んだメモリカード制御記憶装置を構成する。コード カード４０は、コントローラモジュール１０に対するコードを保持し、モジュー ルがブートするたびに使用される。コードカード４０の内容は、ブートの際に有 効化され、コントローラモジュール１０に対しＤＲＡＭバッファ３０の共有メモ リにコピーされる。

【００２２】 ＤＲＡＭバッファ３０の共有メモリＤＲＡＭは、ＤＲＡＢ３８のゲートアレー も含むコントローラモジュールの部分である。共有メモリは、データ構造及び／ 又はデータバッファに対しＩＢＵＳ１９とＮＢＵＳ２１のエンティティとの間で 共有される。共有メモリの一部分は、以下で詳細に述べるように読み取り又は書 き戻しキャッシュモジュールオプションのようなキャッシュモジュールが存在し ない場合に、通常の動作中に読み取りキャッシュとして使用される。これらオプ ションのいずれかで、読み取りキャッシュとして通常用いられる共有メモリの一 部分は、キャッシュモジュールの内容をキャッシュルックアップとして保持する のに使用される。

【００２３】 Ｉ／Ｄキャッシュ４４は、実行中に命令及び変数を高速アクセスするためにプ ロセッサ２８によって使用される３２Ｋバイトのスタティックランダムアクセス メモリ（ＳＲＡＭ）キャッシュである。これが必要とされるのは、ＩＢＵＳ１９ とＮＢＵＳ２１との間でメモリが共有されるためである。プロセッサ２８は内部 キャッシュを有するが、これは、共有メモリにより生じる性能低下を相殺するに 充分なほど大きくない。共有メモリサブシステムは、Ｉ／Ｄキャッシュ４４と共 に、コントローラモジュール１０に対してコスト／性能の充実した妥協をもたら す。「ライト−スルー(write-through) 」キャッシュ設計を用いることにより、 Ｉ／Ｄキャッシュ４４におけるデータのコヒレント性が維持される。

【００２４】 ジャーナルＲＡＭ４６は、コントローラモジュール１０内の２つの異なる機能 に使用される不揮発性（ＮＶ）の３２ＫバイトのバッテリバックアップＳＲＡＭ である。第１に、ジャーナルＲＡＭ４６は、ユーザ及びコントローラモジュール １０のソフトウェアによって入力されたパラメータ情報を記憶するのに使用され る。第２に、ジャーナルＲＡＭ４６は、ＲＡＩＤの動作中に停電によって生じた ＲＡＩＤ「書き込みホール(write hole)」をカバーするためにコントローラモジ ュール１０のＲＡＩＤソフトウェアによっても使用される。この後者の特徴は、 コントローラモジュール１０が書き戻しキャッシュの存在しない状態でＲＡＩＤ 動作を実行する場合又はデュアルコントローラモジュール１０がデュアルジャー ナルＲＡＭ４６を有する場合に必要である。デュアルコントローラモジュール１ ０が存在しそして書き戻しキャッシュ又はデュアルコントローラモジュール１０ のジャーナルＲＡＭ４６のオプションのいずれかが設置されるようなコントロー ラの構成では、オンボードジャーナルＲＡＭ４６を使用する必要はない。しかし ながら、読み取りキャッシュモジュールのみが使用される場合には、上記したＲ ＡＩＤの「書き込みホール」をカバーするために、オンボードジャーナルＲＡＭ を使用しなければならない。

【００２５】 又、コントローラモジュール１０のＤＵＡＲＴ４８は、２つの目的を果たす。 第１の例では、集積型ＵＡＲＴの１つがコントローラモジュール１０のコンソー ルターミナルに使用される。これは、構成を入力し、パラメータを指示し、コン トローラモジュール１０の動作を制御し、又は診断及びシステムユーティリティ をランさせるのに用いられる。第２の目的は、集積型ＵＡＲＴを使用し、密接に 結合されたデュアルコントローラモジュール構成内の２つのコントローラモジュ ール１０間にコントローラモジュール１０のバックプレーンを通るリンクを形成 することである。ＵＡＲＴのリンクは、構成情報を共有するために使用されると 共に、両方のコントローラモジュール１０が欠陥克服の目的で適切に動作するよ う確保するために使用される。タイマー５０は、コントローラモジュール１０の ソフトウェアに比較的正確なタイミングインターバルを与えるのに使用される。 特定のコントローラモジュール１０において１つの（例えば）ポートプロセッサ ３２に欠陥が生じたとすれば、他方のコントローラモジュール１０が、その特定 のポートに接続された装置を引き継ぐ。

【００２６】 一対の４方クロスポイントスイッチ５２を含むバス交換器１００は、コントロ ーラモジュール１０の全ての要素を一緒に動作することのできるハードウェアブ ロックである。バス交換器１００は基本的に２ｘ２のクロスバーであり、これは 非常に高速で且つコントローラモジュール１０の全ての機能によりコントローラ モジュール１０のハードウェアの全ての部分にアクセスできるようにする。

【００２７】 以下で詳細に述べるＦＸチップ５４は、ＲＡＩＤのＸＯＲ動作並びにディスク 及びテープの比較動作のためのハードウェアアクセラレータである。ＦＸチップ ５４は、コントローラモジュール１０が共有メモリ又はキャッシュにデータを読 み込みながら、ＦＸチップ５４に対してＸＯＲ動作を行えるようにする。又、Ｆ Ｘチップ５４は、共有メモリから装置ポート１４にデータを書き込みながら、こ のＦＸチップ５４に対してＸＯＲ動作を行うのにも使用される。６ポートまでの 装置ポートベースでコンテクストが搬送される。又、ＦＸチップ５４は、外部発 振器及びバッテリを伴う年時間（ＴＯＹ）のクロックとして機能するロジックも 含むことができる。このＴＯＹは、ＮＢＵＳ２１を経てアクセスできる。

【００２８】 前記したように、コントローラモジュール１０は、多数の異なるホストインタ ーフェイス１２を組み込むことができる。ＦＤＤＩに加えて、コントローラモジ ュール１０のホストインターフェイス１２は、個々のＣＩポートとしてデジタル ・イクイップメント社から入手できるＹＡＣＩ及びＣＩＲＴチップで実施されて もよい。ＹＡＣＩチップは、コントローラモジュール１０内の共有メモリを経て ＣＩポートへ及びＣＩポートからデータをバッファするＤＭＡエンジンである。 ＣＩポートの設定及び維持は、プロセッサ２８において実行されるポリシーソフ トウェアによって行われる。

【００２９】 又、ホストインターフェイス１２は、ポートプロセッサ３４としてＮＣＲ５３ Ｃ７２０チップで実施されるＤＳＳＩインターフェイスを、ＳＣＳＩとＤＳＳＩ との間をインターフェイスする特定のプログラマブルアレーロジック（ＰＡＬ） と共に備えている。ＮＣＲ５３Ｃ７２０チップは、共有メモリから読み取ったス クリプトを実行し、ＤＳＳＩインターフェイスを介してコマンド及びＤＭＡ動作 を実行する。ポリシーソフトウェアは、コントローラモジュール１０の動作中に このチップを設定しそして維持する。

【００３０】 更に、ホストインターフェイス１２は、ＤＳＳＩインターフェイスと同じＮＣ Ｒ５３Ｃ７２０チップでしかもＰＡＬの必要なく実施される高速−ワイド−差動 （ＦＷＤ）インターフェイスを構成する。ＳＣＳＩインターフェイスは、使用さ れるホストアダプターに基づき、１６ビット差動又は８ビット差動である。

【００３１】 ここに示す実施例のコントローラモジュール１０の装置ポート１４は、ＮＣＲ ５３Ｃ７１０のＳＣＳＩポートプロセッサチップを用いたＳＣＳＩである。これ らのチップは、ＳＣＳＩ使用に基づきＦＡＳＴ（高速）同期転送モード（１０Ｍ バイト／秒以下）までの８ビット動作をサポートする。ポートプロセッサ３２₀ は、共有メモリから読み取ったスクリプトを実行し、ポリシーソフトウェアによ ってこれらのスクリプトを実行するように設定される。各装置ポートは、６個ま での装置をもつことができる（単一又は二重のコントローラモジュール１０の構 成に対して６個の記憶装置）。

【００３２】 読み取り診断レジスタ８０、８２及び書き込み診断レジスタ８４、８６より成 るコントローラモジュール１０の４つの診断レジスタが、コントローラモジュー ル１０内に組み込まれている。書き込み診断レジスタ８４、８６の特定ビットは 制御モジュール１０の一部分を制御するか、又は以下で詳細に述べるようにコン トローラモジュール１０からバックプレーンを横切ってオプションのキャッシュ モジュールへ信号を送信する。プロセッサ２８は９個の割り込み入力を有する。 しかしながら、コントローラモジュール１０には９個より多数の割り込みソース があるので、多数の割り込みがＯＲされる。ある場合には、プロセッサ２８が診 断レジスタ８０、８２を読み取って割り込みの特定の原因を判断することが必要 である。書き込み診断レジスタ８４、８６は、コントローラモジュール１０の動 作をテスト又は制御するために診断及び機能ソフトウェアによって使用される。 あるビットは、診断のためのテストモードを制御し、コントローラモジュール１ ０内に強制的にエラーを生じさせる。他のビットは、診断及び機能コードとして 発光ダイオード（ＬＥＤ）を制御する。機能コードにより使用されるＬＥＤビッ トの幾つかは、取り付けられたＳＣＳＩ装置の「ウオーム・スワップ」中に使用 される。読み取り診断レジスタ８０、８２及び書き込み診断レジスタ８４、８６ の詳細な説明は、以下に述べる。コントローラモジュール１０に対する割り込み は、プロセッサ２８の８本のマスカブル専用割り込みライン及び単一のノン・マ スカブル（ＮＭＩ）割り込みラインへ直接延びる。これらの割り込みは、エラー や、ホスト及び装置ポート事象や、タイミングインターバルや、通信や、電力事 象をカバーする。

【００３３】 表１に示すテーブルには、コントローラモジュール１０のメモリの割り当てが 示されている。

【表１】

【００３４】 更に、図２は、図１について既に説明した一対の密接に結合された記憶装置用 コントローラモジュール１０Ａ及び１０Ｂの全体的な論理ブロック図である。こ の図において、第１のコントローラモジュールは１０Ａと示されており、そして 第２の対応するコントローラモジュールは１０Ｂと示されている。コントローラ モジュール１０Ａは、ＤＲＡＢ（マスター）３８Ａ及びバス交換器１００Ａを備 えている。同様に、コントローラモジュール１０Ｂは、ＤＲＡＢ（マスター）３ ８Ｂ及びバス交換器１００Ｂを備えている。

【００３５】 キャッシュモジュール１１０Ａは、コントローラモジュール１０Ａと直接関連 される。キャッシュモジュール１１０Ａは、コントローラモジュール１０ＡのＤ ＲＡＢ（マスター）３８Ａに対応するＤＲＡＢ（スレーブ）１１４Ａを備えてい る。同様に、バス交換器１１２Ａは、キャッシュモジュール１１０Ａの一部分を 形成する。キャッシュモジュール１１０Ｂは、ＤＲＡＢ（スレーブ）１１４Ｂ及 びバス交換器１１２Ｂを備えている。

【００３６】 図示されたように、ＤＲＡＢ（スレーブ）１１４Ａ及び１１４Ｂは、Ａ及びＢ の通信ポートを備えている。同様に、バス交換器１１２Ａ及び１１２Ｂも、Ａ及 びＢの通信ポートを備えている。デュアルコントローラモジュール１０Ａ及び１ ０Ｂと、それに関連したキャッシュモジュール１１０Ａ及び１１Ｂを各々備えた 密接に結合された記憶装置用制御システムにおいては、ＣＤＡＬバス２６Ａは、 制御バス８８Ａを経て制御を行い、コントローラモジュール１０Ａを、ＤＲＡＢ （スレーブ）１１４ＡのＡ通信ポートと、ＤＲＡＢ（スレーブ）１１４ＢのＢ通 信ポートとに接続する。同様に、ＤＲＡＢ（マスター）３８Ｂは、制御バス８８ Ｂにより、キャッシュモジュール１１０ＡのＤＲＡＢ（スレーブ）１１４ＢのＡ 通信ポートと、ＤＲＡＢ（スレーブ）１１４ＡのＢ通信ポートに接続される。

【００３７】 同様に、コントローラモジュール１０Ａは、そのバス交換器１００ＡのＡ通信 ポートがバス交換器１１２ＡのＡ通信ポートと、バス交換器１１２ＢのＢ通信ポ ートとに接続されている。同様に、コントローラモジュール１０Ｂは、そのＡ通 信ポートがバス交換器１１２ＢのＡ通信ポートと、バス交換器１１２ＡのＢ通信 ポートとにＣＤＡＬバス２６Ｂによって接続されている。コントローラモジュー ル１０Ａとコントローラモジュール１０Ｂとの間でのプロセッサ２８からプロセ ッサ２８への通信は、コントローラモジュール１０Ａ及び１０Ｂ並びにキャッシ ュモジュール１１Ａ及び１１Ｂが挿入されるバックブレーンを構成する通信媒体 によって行われる。

【００３８】 更に、図３を参照すれば、コントローラモジュール１０Ａ及び１０Ｂは、それ らの「ロック」された即ちそれに関連したキャッシュモジュール１１０Ａ及び１ １０Ｂと共に各々示されており、更に、複数の装置バス６２₀ −６２₅ に作動的 に接続された複数の記憶装置１２０₀ −１２０₅ が示されている。これらの装置 １２０₀ −１２０₅ は、例えば、コンピュータ大量記憶ディスク装置である。動 作中に、コントローラモジュール１０Ａは、装置バス６２₀ −６２₅ に接続され たディスクドライブの第１サブセットを制御し、一方、コントローラモジュール １０Ｂは、これら装置１２０₀ −１２０₅ の付加的なサブセットを制御する。一 例としてのみであるが、コントローラモジュール１０Ａは、装置バス６２₀ −６ ２₅ を経て装置１２０₀ −１２０₂ を制御し、一方、コントローラモジュール１ ０Ｂは、装置バス６２₀ −６２₅ を経て装置１２０₃ −１２０₅ を制御する。

【００３９】 コントローラモジュール１０のＭＢＵＳ２４インターフェイスは、バス交換器 １００及びＣＤＡＬバス２６によってオプションの読み取り又は書き戻しキャッ シュモジュール１１０へ接続することができる。読み取りキャッシュモジュール １１０は、揮発性メモリを含むが、書き戻しキャッシュは不揮発性である。キャ ッシュモジュール１１０の最大キャッシュサイズは、モジュールそれ自体のフォ ームファクタ内のモジュールスペースと、ＤＲＡＢ３８の能力とによって制限さ れる。キャッシュメモリ１１０のある実施例では、読み取りキャッシュモジュー ルが、４メガバイトＤＲＡＭを用いて３２メガバイトの容量を有する。１６メガ バイトＤＲＡＭを用いることにより、容量を１２８メガバイトに増加することが できる。書き戻しキャッシュメモリ１１０は、ＡＣ電源が停電したことが感知さ れたときにバッテリバックアップ容量を用いてＡＣ電源オフ寿命を有する。コン トローラモジュール１０は、ＡＣ電源が利用できるときはこの特徴をディスエイ ブルし、又、このときに書き戻しキャッシュモジュール１１０に対するバッテリ 充電をイネーブルする。

【００４０】 コントローラモジュール１０Ａと１０Ｂとの間のインターフェイスは、バック プレーンを経て搬送される次の信号より成る。

【００４１】 コントローラモジュール１０からキャッシュモジュール１１０のデータポート へ。各コントローラモジュール１０Ａ及び１０Ｂは、両キャッシュへのこれらの ラインを独立して実行する。キャッシュモジュール１１０Ａ及び１１０Ｂは、各 コントローラモジュール１０Ａ及び１０Ｂに対して１つづつ、２つのポートをモ ジュールについて有する。 １．ＣＤＡＬバス２６（３２のマルチプレクスされたデータ及びアドレスと、 ４バイトパリティ）ライン。 ２．ＣＤＡＬバス２６制御ライン（メモリアクセスのみ）。

【００４２】 コントローラモジュール１０からキャッシュモジュール１１０への構成。 １．キャッシュロック信号。各コントローラモジュール１０Ａ及び１０Ｂは、 各キャッシュモジュール１１０Ａ及び１１０Ｂへの信号であって、排他的アクセ ス又は裁定されたアクセスを行えるようにする信号を有する。各コントローラモ ジュール１０Ａ及び１０Ｂは、パワーアップ時に、それに関連したキャッシュモ ジュール１１０Ａ及び１１０Ｂを各々排他的アクセスのために「ロック」する。 裁定サクセスを使用する唯一の時間は、１つのコントローラモジュール１０Ａ（ 例えば）が両方のキャッシュモジュール１１０Ａ及び１１０Ｂ（欠陥克服の後） を制御するときだけである。

【００４３】 キャッシュモジュール１１０からコントローラモジュール１０への情報。 １．キャッシュモジュール１１０Ａ「イン・プレース(In Place)」。両コント ローラモジュール１０Ａ及び１０Ｂへ。 ２．キャッシュモジュール１１０Ｂ「イン・プレース」。両コントローラモジ ュール１０Ａ及び１０Ｂへ。 ３．キャッシュモジュール１１０Ａ「ロック」。コントローラモジュール１０ Ａへ。 ４．キャッシュモジュール１１０Ｂ「ロック」。コントローラモジュール１０ Ｂへ。 ５．キャッシュモジュール１１０Ａ「事象割り込み」。両コントローラモジュ ール１０Ａ及び１０Ｂへ。二重構成においては、コントローラモジュール１０Ｂ によって現在使用されていないキャッシュモジュール１１０は、この割り込みを マスクする。 ６．キャッシュモジュール１１０Ｂ「事象割り込み」。両コントローラモジュ ール１０Ａ及び１０Ｂへ。二重構成では、コントローラモジュール１０Ａにより 現在使用されていないキャッシュモジュールは、この割り込みをマスクする。

【００４４】 コントローラモジュール１０Ａからコントローラモジュール１０Ｂへのインタ ーフェイス。 １．キルライン(Kill Line) 。一方のコントローラモジュール１０Ａ又は１０ Ｂによってアサートされて、他方のコントローラモジュール１０Ｂ又は１０Ａを 各々ディスエイブルする。但し、該他方のコントローラモジュール１０がもはや 機能しないと決定されたとき。この動作の詳細については、ＤＲＡＢ３８につい て以下に説明する。 ２．ＤＵＡＲＴ４８ライン。これはデータ及び流れ制御ラインを含む。送信、 受信及び２本の送信クリアラインが、この４ラインのインターフェイスを構成す る。 ３．コントローラモジュール１０Ａ「イン・プレース」。コントローラモジュ ール１０Ｂへ。欠陥克服ソフトウェア用。 ４．コントローラモジュール１０Ｂ「イン・プレース」。コントローラモジュ ール１０Ａへ。欠陥克服ソフトウェア用。

【００４５】 バックプレーンからコントローラモジュール１０及びキャッシュモジュール１ １０へのインターフェイス。 １．コントローラモジュール１０Ａスロット１。コントローラモジュール１０ Ａへ。低入力は、コントローラモジュール１０Ａ又はＳＣＳＩ ＩＤ７を指示す る。 ２．コントローラモジュール１０Ｂスロット２。コントローラモジュール１０ Ｂへ。高入力は、コントローラモジュール１０Ｂ又はＳＣＳＩ ＩＤ６を指示す る。 ３．キャッシュモジュール１１０Ａアドレスレンジ。低レベル。 ４．キャッシュモジュール１１０Ｂアドレスレンジ。高レベル。

【００４６】 コントローラモジュール１０のハードウェア初期化 コントローラモジュール１０の初期化は、電源サイクルによって生じるか、ソ フトウェアリセットによって生じるか、又は以下に述べるようにコントローラモ ジュール１０のオペレータコントロールパネル（ＯＣＰ）上の「リセット」ボタ ンをユーザが押すことによって行うことができる。キャッシュモジュール１１０ の管理を行って顧客データの完全性を確保するために、初期化は２０ミリ秒遅延 される（パワーダウンに向かうか、ソフトウェアリセットか又は「リセット」ボ タン）。ブートが完了することは、コントローラモジュール１０Ａ及び１０Ｂが ホストコンピュータと通信する準備ができたことを意味する。

【００４７】 初期化は、プロセッサ２８で開始する。プロセッサ２８は、内部の自己テスト を実行することによってブートを開始し、それが首尾よく完了すると、「初期ブ ート記録」を読み取る。これは、ハードウェア設定パラメータ及びプロセス制御 情報のアドレスを含んでいる。

【００４８】 プロセッサ２８の初期化に続き、メモリカードのソフトウェアが実行され、次 の動作を行う。

【００４９】 最低の完全性自己テスト診断： プロセッサ２８のバスハードウェアが良好で あり、メモリカードの他部分が良好であり、そして共有メモリが良好であること を確保するに足るテストが行われる。このテストは、以下で詳細に述べるモジュ ールのオペレーティングシステム（ＥＸＥＣ）をスタートアップしそしてコント ローラモジュール１０の初期化を続けるためには、首尾よく完了しなければなら ない。共有メモリは、これが良好であると思われるように第１メガバイトが機能 しなければならない（このメモリの残り部分は、不良であると思われる前に１６ 個までの欠陥エリアをもつことができる）ことに注意されたい。プロセッサ２８ のブートの後に、コントローラモジュール１０の「自己テスト」診断が行われ、 次のものが照合される。 １．ＤＵＡＲＴ４８及びタイマー５０のチップ。 ２．メモリコードカード４０のイメージ。 ３．ＤＲＡＢ３８のゲートアレー。 ４．共有ＤＲＡＭバッファ３０のメモリ。 ５．プロセッサ２８から共有メモリバスへの全てのアクセス形式。

【００５０】 ＮＶジャーナルＲＡＭ４６と称するバッテリバックアップ式の３２ＫＢ ＳＲ ＡＭは、多数の理由で、ファンクションコードが初期化された後にのみテストさ れる。第１に、これは、コントローラモジュール１０の動作に対しデフォールト 又はユーザイネーブルパラメータを含む。第２に、ＲＡＩＤ動作に対する書き込 みジャーナル情報を含む。これは、メモリが「フリー」であって書き込みジャー ナル情報がメモリ内に存在せずそしてＤＲＡＭバッファ３０のメモリにおいてＤ ＲＡＢ３８の後方にパラメータ情報が暗示されることを意味するときだけ、書き 込みジャーナルＲＡＭ４６の診断が実行されることを意味する。この状態が生じ たときには、ＳＲＡＭテストが呼び出される。このテストが不合格であると、コ ントローラモジュール１０はソフトウェアリセットを生じさせる。

【００５１】 これらのテストは、コントローラモジュール１０のソフトウェアイメージがメ モリコードカード４０から共有ＤＲＡＭバッファ３０メモリへコピーされる前に 実行することが必要とされる。これらの診断が首尾よく完了すると、コントロー ラモジュール１０のソフトウェアイメージは、メモリコードカード４０から共有 ＤＲＡＭバッファ３０メモリ（メモリの第１メガバイト）へコピーされる。次い で、そのイメージがコントローラモジュール１０の診断によって照合され、制御 はコントローラモジュール１０のエグゼクティブへと通される。ＤＲＡＭコード イメージの完全性は、ＤＲＡＢ３８チップに組み込まれたＥＣＣによってカバー され、従って、ＤＲＡＭコードイメージの周期的なチェックは不要となる。

【００５２】 エグゼクティブ（ＥＸＥＣｕｔｉｖｅ）初期化： ＥＸＥＣが初期化するのに 続いて、コントローラモジュール１０のサブシステム診断を完了した診断実行モ ニタへのコールがなされる。これは、コントローラモジュール１０のエグゼクテ ィブによって与えられるサービスをコントローラモジュール１０の診断に使用し て割り込み及びエラーを取り扱えるようにするために行われる。

【００５３】 コントローラモジュール１０に対する残りのテストが呼び出される（オプショ ンのキャッシュモジュール１１０が設置されていれば、これに対するテストも含 む）。モジュール又はバックプレーンに何が存在するかに基づいて呼び出す／呼 び出してもよいテストは、次の通りである。 １．プロセッサ２８に対するＩ／Ｄキャッシュ４４。 ２．ＲＡＩＤ ＦＸチップ５４のテスト。 ３．装置ポートプロセッサ３２のテスト。プロセッサ２８から診断スクリプト を介して１ないし６のポートプロセッサ３２がテストされる。これらのテストは バスリセットを含む全てのポート動作を免除される。 ４．ホストインターフェイス１２のポートテスト。 ５．キャッシュモジュール１１０のテスト（スレーブＤＲＡＢ１１４及びキャ ッシュメモリ）。このテストは、キャッシュモジュール１１０において考えられ る最大サイズのメモリであるから、特殊である。このテストは、２つの部分にお いて実行される。第１部分は、ＤＲＡＢ１１４、全メモリのアドレスハードウェ ア及び１ＭＢのメモリをテストする。第２部分は、コントローラモジュール１０ のキャッシュマネージャーに関連してスレッドとして実行され、キャッシュモジ ュール１１０の１ＭＢチャンクをテストし、そしてそれらを、テストされたとき のファンクションコードへ引き渡す。これはブート時間を著しく削減する一方、 メモリをテストする間のコントローラモジュール１０の性能を甚だしく制限する ものではない。

【００５４】 これらの診断が首尾よく完了したときには、制御はコントローラモジュール１ ０のエグゼクティブへ戻される。コントローラモジュール１０のエグゼクティブ はその初期化を完了し（以下で詳細に述べるように）そしてコントローラモジュ ール１０のソフトウェアをスタートする。

【００５５】 自己テストのいずれかの部分の間にエラーが生じた場合には、コントローラモ ジュール１０の発光ダイオード（ＬＥＤ）が、欠陥についての特定のエラーコー ドでセットされる。又、診断実行モニタが診断のエラーを受けた場合には、コン トローラモジュール１０のコンソールにエラーレポートがプリントされる。

【００５６】 デュアルコントローラモジュール１０Ａ及び１０Ｂのブート動作 デュアルコントローラモジュール１０Ａ及び１０Ｂの構成をブートする間には 特殊な動作が行われる。コントローラモジュール１０のＤＵＡＲＴ４８の診断が 完了したときには、他方のコントローラモジュール１０Ｂにメッセージを送信し て、ブート中であることを警告する。診断が完了したときには、コントローラモ ジュール１０Ａと１０Ｂとの間で更に広範なメッセージが送られる。診断によっ て送られる第１のメッセージは、基本的に、コントローラモジュール１０Ａがブ ートアップしているという指示であり、従って、コントローラモジュール１０Ｂ は、コントローラモジュール１０Ａがディスエイブルされたことを判断しようと せず、そして以下で詳細に述べるように、コントローラモジュール１０Ａをブー トする第１のものが近づこうと試みるのを物理的にディスエイブルする。

【００５７】 デュアルコントローラモジュール１０Ａ、１０Ｂの構成におけるコントローラ モジュール１０Ａ及び１０Ｂは、同期してブートしてもよいししなくてもよく、 それらのブートが時間的にずれて行われる場合もある。この非同期性は、コント ローラモジュール１０Ａ、１０Ｂがブート中に見つかった良好なメモリの量に基 づいて異なるブート率を有することができ、一方のコントローラモジュール１０ を「リセット」することによって一方のコントローラモジュール１０にオペレー タが介入でき、等々のような設計によるものである。ブートプロセスにおいて先 行している例えばコントローラモジュール１０Ａに、第２のコントローラモジュ ール１０Ｂもブートを試みていることを警告するための上記メカニズムは、コン トローラモジュール１０の欠陥克服機構の一部分である。「生きた」コントロー ラモジュール１０Ａによって「死んでいる」か又は適切に応答しないと検出され た例えばコントローラモジュール１０Ｂは、以下で詳細に述べるように、２つの コントローラモジュール１０Ａと１０Ｂとの間の「キル（抹殺）」ラインによっ て物理的にディスエイブルされる。

【００５８】 例えば、コントローラモジュール１０Ａが診断又はソフトウェア初期化の欠陥 によって適切にブートできない場合には、第２のコントローラモジュール１０Ｂ がこのキルラインを使用することによりコントローラモジュール１０Ａをディス エイブルし、そしてコントローラモジュール１０Ａがホストコンピュータに対し て応対していた記憶装置を制御するように進まねばならない。

【００５９】 デュアルコントローラモジュール１０Ａ及び１０Ｂのインターフェイス コントローラモジュール１０Ａ及び１０Ｂは、次の３つの方法で互いに通信す る。 １．「適当な位置にある他のコントローラモジュール１０」がコントローラモ ジュール１０Ａと１０Ｂとの間に信号を発する。この信号がコントローラモジュ ール１０の読み取り診断レジスタ８０、８２にアサートされない限り、通信は試 みられない。 ２．ＵＡＲＴ信号。コントローラモジュール１０Ａ及び１０Ｂと、ＵＡＲＴ送 信及び受信ラインと、各コントローラモジュール１０Ａ及び１０Ｂからの送信ク リアラインとの間に４つの信号が共有される。これは、コントローラモジュール １０Ａと１０Ｂとの間の通信のための主チャンネルであり、診断及びファンクシ ョンコードによりこの通信を実行するのに使用される。 ３．キルライン。このラインは、例えば、コントローラモジュール１０Ａが、 デュアルコントローラモジュール１０の構成のコントローラモジュール１０Ｂが 破壊されたという指示を受け取ったときに、コントローラモジュール１０Ｂをデ ィスエイブルして、該モジュール１０Ｂがホストコンピュータに対してそれまで 応対していたキャッシュモジュール１１０Ｂ及び記憶装置を引き受けられるよう にするＤＲＡＢ３８ゲートアレーの回路の一部である。このラインは、コントロ ーラモジュール１０Ａ又は１０Ｂがこのラインをいったんアサートすると、それ 自身が他方のコントローラモジュール１０Ｂ又は１０Ａによって各々「抹殺」さ れるのを防止するという点で「フェイルセーフ」である。両方のコントローラモ ジュール１０Ａ及び１０Ｂが互いに他のコントローラモジュール１０Ｂ及び１０ Ａが破壊された（例えば、不良のＵＡＲＴ接続）と考える場合には、第１のコン トローラモジュール１０がキルラインを生き残るようにセットし、全ての装置の 制御を引き継ぐ。

【００６０】 このインターフェイスは、コントローラモジュール１０の欠陥克服ソフトウェ アと、コントローラモジュール１０の構成ソフトウェアと、コントローラモジュ ール１０のウオームスワップソフトウェアとによって使用される。コントローラ モジュール１０の欠陥克服ソフトウェアは、このインターフェイスを使用し、他 方のコントローラモジュール１０がそれが生きていることを分かるように保持す ると共に、その他方のコントローラモジュール１０が破壊されたと判断した場合 にはその他方のコントローラモジュール１０のジョブを引き受けるようにする。 コントローラモジュール１０の構成ソフトウェアは、このインターフェイスを使 用して、それに取り付けられた記憶装置であって１つ以上のホストコンピュータ に応対している記憶装置に関する情報を搬送する。この情報は、欠陥克服の場合 に必要であり、従って、コントローラモジュール１０は欠陥克服の策略を正確に 実行することができる。コントローラモジュール１０のウオームスワップソフト ウェアは、このインターフェイスを使用して、ＬＥＤのＤＥＣｓｔｏｒ／ｍｅエ ンクロージャ（デジタル・イクイップメント社から入手できる）及び各コントロ ーラモジュール１０上のＯＣＰバス静止要求(Bus Quiesce Request) ボタンの現 在状態を搬送する。例えば、一方のコントローラモジュール１０Ｂは、他方のコ ントローラモジュール１０Ａに、これらボタン及びＬＥＤが入れられる状態を知 らせる。

【００６１】 キャッシュモジュール１１０の初期化 キャッシュモジュール１１０は、２つの方法の１つで初期化される。これらの 方法の選択は、キャッシュモジュール１１０が「読み取り」キャッシュであるか 又は「書き込み」キャッシュであるによって決まり、そして書き戻しキャッシュ の場合には、キャッシュモジュール１１０に有効なデータがあるかどうかによっ て決まる。

【００６２】 キャッシュモジュール１１０が読み取りキャッシュである場合には、コントロ ーラモジュール１０の診断が完了した後に、その読み取りキャッシュのインター フェイス及びメモリが診断ソフトウェアによってテストされる。

【００６３】 キャッシュモジュール１１０が書き戻しキャッシュである場合には、コントロ ーラモジュール１０のソフトウェアが、キャッシュモジュール１１０の診断テス トの前に、キャッシュ内の有効データをチェックする。書き戻しキャッシュ内に 有効データがある場合には、キャッシュモジュール１１０を「所有」するコント ローラモジュール１０へのキャッシュインターフェイスにおいて非破壊診断が実 行される。書き戻しキャッシュに有効なデータがない場合には、全キャッシュモ ジュール１１０において診断が実行され、読み取りキャッシュモジュール１１０ の同様に行われる。

【００６４】 コントローラモジュール１０でのＤＥＣｓｔｏｒ／ｍｅサブシステム初期化 ＤＥＣｓｔｏｒ／ｍｅサブシステムの初期化は、パワーアップ時に、欠陥、部 分電源停止及びエラーによるサブシステムの通常の動作中に生じる初期化動作の サブセットで行われる。

【００６５】 初期化の全シーケンスは、次の通りである。 １．電源オン。これにより、全てのシェルフがリセットされ、シャルフに含ま れた装置（ドライバ、コントローラモジュール１０、キャッシュモジュール１１ ０、等々）がＩＮＩＴとなるようにされる。 ２．エンティティの自己テスト（もしあれば）。 ３．コントローラモジュール１０は、これが知っている装置（他のコントロー ラモジュール１０も、もしあれば含む）に質問を開始する。これらＩＮＩＴ動作 は、スピンアップドライブを含んでもよく、この場合は、コントローラモジュー ル１０は、ドライブがスピンアップしているドライブエンクロージャのライトを 明滅する（スピンダウンの場合にも、同じ明滅が生じる）。 ４．コントローラモジュール１０は、ホストコンピュータに代わってデータ転 送を開始する。ＤＥＣｓｔｏｒ／ｍｅが作動する。

【００６６】 コントローラモジュール１０のランプ及びボタン コントローラモジュール１０は、これに取り付けられたオペレータコントロー ルパネル（ＯＣＰ）モジュールであって、７つのボタンと、これらボタンに埋め 込まれたＬＥＤとを備えたモジュールを有している。このＯＣＰは、アクセスを 容易にするためにキャビネットのドアに向いたコントローラモジュール１０の縁 にある。例えば、最も左のＬＥＤはグリーンであり、最も右の６個はアンバーで ある。コントローラモジュール１０は、書き込み診断レジスタ（０）８４を経て 各ＬＥＤを別々に点灯することができる。ボタンは読み取り診断レジスタ（０） ８０を介して読み取ることができる。最も左のボタンは、常に、コントローラモ ジュール１０のリセットボタンとして指定される。ＬＥＤ及び残りの６個のボタ ンの使い方は、コントローラモジュール１０の状態、即ちこれがブート中である か通常の動作中であるかに基づいて変化する。

【００６７】 コントローラモジュール１０のブート中に、ＬＥＤは、エラー及びコントロー ラモジュール１０の状態を報告する診断に使用される。コントローラモジュール １０のブートが開始するときに、ハードウェアは、リセットボタンにある最も左 のＬＥＤをオンにし、他の６個のＬＥＤはオフにされる。これは「ブート」状態 を指示する。ブートシーケンス中の任意の点においてコントローラモジュール１ ０の診断により欠陥が見つかった場合は、最も右の６個のＬＥＤが、コントロー ラモジュール１０の診断により、検出された欠陥を示すエラーコードと共に書き 込まれる。この欠陥コードは、３Ｈｚでフラッシュされ、最も左のＬＥＤはオン のままであり、フラッシュしない。

【００６８】 コントローラモジュール１０のブートに続いて、最も左のＬＥＤが１Ｈｚでフ ラッシュされる。これは、コントローラモジュール１０の「ランニング」状態を 示し、マシンの「鼓動」である。この点において、ＬＥＤ及び最も右の６個のボ タンの使用が診断から機能的使用へと切り換えられる。このとき、これら６個の ボタンは、装置のウオームスワップ又は装置のウオーム挿入／除去に使用するた めのＯＣＰ「バス静止要求」ボタンとなる。

【００６９】 いかなるときにも、コントローラモジュール１０がブートに続いて診断中又は 機能コードの実行中に欠陥となった場合には、コントローラモジュール１０は、 ＬＥＤにおいて次の特性を示す。 １．診断中に欠陥があった場合には、全てのＬＥＤが明滅せずに点灯する。 ２．機構コードにおいて欠陥があった（ＢＵＧＣＨＥＣＫループにより）場合 には、最も右のＬＥＤ／ボタンを除く全部が明滅せずに点灯する。

【００７０】 装置ウオームスワップ モジュラーアレー記憶サブシステムは、取り付けられた記憶装置をウオームス ワップする能力を与える。コントローラモジュール１０に対する方法は、スワッ プされるコントローラモジュール１０のホストインターコネクトの形式に基づい て異なる。取り付けられた記憶装置のウオームスワップに対して１つの方法があ る。コントローラモジュール１０の取り付けられた装置のウオームスワップは、 コントローラモジュール１０の右のボタン及びＬＥＤに関連して使用される。

【００７１】 コントローラモジュール１０の取り付けられた装置のウオームスワップ コントローラモジュール１０の装置ウオームスワップは、実際には、オペレー タが安全に装置を取り外して後で別の装置を設置できるようにする一連のステッ プである。これらのステップは、取り外し及び挿入ステップに分割される。これ は、ドライブの欠陥（及びそれに関連したウオームスワップ）以外の状態につい ても、ドライブを「安全」に取り外し又はドライブを追加することが可能である ことを意味する。以下のステップに対する理由は、他のコントローラモジュール １０の装置に対するデータの完全性と、オペレータがポートを長期間使用不能に する（これは多数のＲＡＩＤセットをディスエイブルする）おそれを減少するた めである。一度に静止されるポートは１つだけである。

【００７２】 ドライブを取り外すためには、コントローラモジュール１０又はオペレータの いずれかが、動作が必要であることを決定しなければならない。コントローラモ ジュール１０は、装置を使用するように試みそして装置からの応答がないか又は あまりに多数のエラーがあることを見つけることにより装置が不良であることを 決定することができる。いずれの場合も、装置を適切に取り外すためのシーケン スを実行しなければならない。

【００７３】 装置を取り外すシーケンスは、次の通りである。 １．コントローラモジュールはドライブが不良であることを決定するか、又は オペレータがコンソールを使用して、ドライブの不良を宣言する。これは、その ドライブのポート及びドライブのエンクロージャに関連したＬＥＤをコントロー ラモジュール１０のソフトウェアによって点灯させる。このＬＥＤは、ＯＣＰの 「バス静止要求」ボタンの１つに埋設されている。 ２．オペレータは、コントローラモジュール１０の前面にある点灯したＯＣＰ 「バス静止要求」ボタンを押す。このボタンは、コントローラモジュール１０の ソフトウェアがこのボタンを確認するときまで保持されねばならない。オペレー タは、残りのアンバー色のＬＥＤが瞬間的にフラッシュすることによってコント ローラモジュール１０がそのボタンを確認したことを知らせることができる。そ のボタンのＬＥＤが既にオンである場合には、オンのままである。そのボタンの ＬＥＤがオフであった場合には、ここでオンになる。ボタンが充分長い時間保持 されないか又は多数のボタンが素早く続けてプッシュされた場合には、それらは 無視される。ボタンがコントローラモジュール１０のソフトウェアによって確認 されそして第２のボタンが押された場合には、その第２のボタンが押されたこと が無視される。

【００７４】 ＯＣＰ「バス静止要求」は、コントローラモジュール１０のウオームスワップ ソフトウェアに信号を送り、このポートにおける全ての動作を静止するようにす る。ポートを静止するに要する時間は、次の式によって与えられる。 Quiesce Time＝Operator Delay Factor＋Time to run down IO Operator Delay Factorは現在３０秒にセットされる。必要とされる時間の 長さは、ＳＣＳＩバスが静止される実際の時間がＲＡＩＤ動作に対して最小に保 持されるように指示される。Time to run down IOは、ポートＩ／Ｏのロー ドとは独立しており、ほぼゼロから分程度まで変えることができる。

【００７５】 ３．ポートが静止されたときには、ポートのＯＣＰ「バス静止要求」ボタンの ライトと、ＤＥＣｓｔｏｒ／ｍｅドライブエンクロージャのライトの両方がフラ ッシュされ、装置を安全に取り外せることをオペレータに知らせる。この点にお いて、ポートにおけるＡＬＬの動作が停止されたことに注目するのが非常に重要 である。ａ．オペレータは装置を取り外す。ドライブを取り外し物理的な動作に よりＤＥＣｓｔｏｒ／ｍｅドライブエンクロージャの回路がコントローラモジュ ール１０へ割り込みを送り、バスを再び安全に使用できることをコントローラモ ジュール１０に知らせ、ウオームスワッププロセスにおけるオペレータの関与を 最小にする。コントローラモジュール１０は、これが生じたときに割り込み（Ｓ Ｐ ＬＯ ＩＮＴ Ｌ）を受け取り、従って、コントローラモジュール１０は、 直ちにバスの使用を再開することができる。この特徴は、オペレータの介在を低 減し、ポートが使用不能である時間を削減する。

【００７６】 装置を挿入するためには、同様の手順が使用される。ステップ２ないし４を用 い、オペレータの介入及びポートの停止時間を最小にして装置が挿入される。

【００７７】 次いで、ウオームスワップは、装置の取り外しと、ある時間後に行われる装置 の挿入との組み合わせとなる。

【００７８】 挿入又は取り外しシーケンスが開始されそして「バス静止要求」が開始された 状態が生じた場合に、オペレータは、ボタンの２回目の押圧を行い、ＬＥＤが瞬 間的にフラッシュするのを待機し、そしてボタンのＬＥＤが消えたことをチェッ クすることにより、これを打ち消すことができる。

【００７９】 コントローラモジュール１０のスワップ この特徴は、スワップされるべきコントローラモジュール１０又はキャッシュ メモリ１１０を、実際の取り外しの前に停止することを含む。この停止は、取り 外されるべきコントローラモジュール１０が完全に非機能状態にならない限り、 ソフトウェアを伴う。交換されるべきコントローラモジュール１０が二重冗長の 構成である場合には、交換されるべきコントローラモジュール１０が実際に取り 外されるべきときに、生き残った方のコントローラモジュール１０を一時的に停 止してもよいし、ウオームスワップ特徴を設けることもできる。

【００８０】 診断レジスタ 書き込み診断レジスタ（０）８４のビットが図６に示されており、表２に詳細 に説明されている。

【表２】

【００８１】 書き込み診断レジスタ（１）８６のビットが図７に示されており、表３及び表 ４に詳細に説明されている。

【表３】

【表４】

【００８２】 読み取り診断レジスタ８０、８２は、モジュールハードウェアから観察された 信号の状態を含んでいる。あるビットは特定のエラービットであるが、他は、Ｄ ＥＣｓｔｏｒ／ｍｅキャビネット、他方のコントローラモジュール１０又はキャ ッシュモジュールからの状態ビットである。残りのビットは、プロセッサ２８へ の合成割り込みを形成するようにオアされる個々の割り込みビットである。

【００８３】 状態ビットは、コントローラモジュール１０とキャッシュモジュールとの間の ウオームスワップ及び欠陥克服を制御するために機能的ソフトウェアによって使 用される。割り込みビットは、通常の動作中にどんな割り込みが生じたかを正確 に見い出すために機能的ソフトウェアによって使用される。

【００８４】 読み取り診断レジスタ（０）８０のビットが図８に示されており、表５及び表 ６に詳細に説明されている。

【表５】

【表６】

【００８５】 読み取り診断レジスタ（１）８２のビットが図９に示されており、表７に詳細 に説明されている。

【表７】

【００８６】 コントローラモジュール１０の割り込み及びそれに関連した優先順位 コントローラモジュール１０の割り込みは、プロセッサ２８への直接入力であ る。割り込み入力より多数の割り込みソースがあるので、全入力数を減少するた めにこれら多数の割り込みソースがオアされる。その結果、ある場合には、診断 レジスタ８０ないし８６を読み取って、どの割り込みが実際に生じたかを判断す るためのソフトウェアが必要とされる。

【００８７】 これらの割り込みは、表８に示す優先順位を有する（表において最も高いもの から最も低いものを上から順に示す）。

【表８】

【００８８】 図４には、コントローラモジュール１０に使用するＤＲＡＢ３８の論理機能ブ ロックが示されている。ＭＢＵＳ２４に接続されたＤＲＡＢ３８は、その当該部 分に、ＤＲＡＭ制御ブロック１３０と、それに関連したＥＣＣブロック１３２と 、アドレスラッチ１３４とを備えている。ＤＲＡＭ制御ブロック１３０は、図１ に示すＤＲＡＭバッファ３０へ多数の制御ライン９６の出力を与える。制御ライ ン９６は、行アドレスストローブ（ＲＡＳ）ライン１５８と、列アドレスストロ ーブ（ＣＡＳ）ライン１６０と、書き込みイネーブル（ＷＥ）ライン１６２と、 出力イネーブル（ＯＣ）ラインとを備えている。更に、ＤＲＡＭ制御ブロック１ ３０は、アドレスラッチ１３４に行／列ライン１３６の入力を与える。ＥＣＣブ ロック１３２は、ＤＲＡＭ制御ブロック１３０に接続され、ＥＣＣライン９２を 経てＤＲＡＭバッファ３０にＥＣＣ出力を供給する。アドレスラッチ１３４は、 ＤＡＤＤＲライン９４に出力を供給する。ＥＣＣブロック１３２及びアドレスラ ッチ１３４への入力は、ＭＢＵＳ２４からアドレス／パリティ（ＡＤＤＲ ＰＡ ＲＩＴＹ）ライン１３８を経て取り出される。ＥＣＣブロック１３２は、データ 補正レジスタ１４４によってＭＢＵＳ２４に接続されたデコーダ１４２からシン ドロームライン１４０を経て付加的な入力を受け取る。又、デコーダ１４２は、 メモリエラー（ＭＥＭ ＥＲＲＯＲ）と示された出力をライン１５６に供給し、 これは、ＭＢＵＳ２４に接続されたＣＳＲレジスタ／診断パラレジスタ１４６に 入力される。

【００８９】 アドレスラッチ及びデコードロジック１４８は、ＡＤＤＲ ＰＡＲＩＴＹライ ン１３８に接続され、ＣＳＲレジスタ／診断エラーレジスタ１４６、Ｉ／Ｄキャ ッシュ制御器１５０、及びバス制御ロジック１５２へ出力を供給する。Ｉ／Ｄキ ャッシュ制御器１５０は、入力として、一致Ａライン７２及び一致Ｂライン７４ の信号と、バンクライン１７０のバンク入力信号を受け取る。Ｉ／Ｄキャッシュ 制御器は、Ｃ ＯＥライン１７２、Ｃ ＷＥライン１７４、ＬＲＵ ＷＲＴライ ン１７６及びＣＡＣＨＥ ＷＲＴライン１７８に出力を供給する。

【００９０】 バス制御ロジック１５２は、ここではＩＢＵＳ１６の制御（ＣＴＬ）バス１０ ４及びＣＤＡＬ ＣＴＬバス８８として別々に示されている制御バス８８に両方 向接続される。更に、バス制御ロジック１５２は、図示されたように、ＮＢＵＳ ２１の制御ライン９０に両方向式に接続されている。更に、ＤＲＡＢ３８は、バ スグラント（ＢＧ）ライン１６４と、ＮＢＵＳ２１のバスマスター裁定勝者（Ａ ＲＢＷＩＮ）ライン１６８とに出力を与える裁定ロジックを備えている。裁定ロ ジック１５４は、バス要求（ＢＲ）／キャッシュ選択ライン１６６の信号を入力 として受け取る。

【００９１】 ＤＲＡＭバッファ３０の制御器及びＥＣＣロジック ＤＲＡＭ３８チップのＤＲＡＭバッファ３０の制御器は、プロブラマブルであ る。長さが４及び８ロングワードの高性能バースト読み取り動作が可能である。 読み取りバーストの長さは、各ＮＢＵＳ２１要求ごとにプログラムできる。ポー トプロセッサ３２及びポートプロセッサ３４のＳＣＳＩ制御チップは、４又は８ ロングワードバーストで機能する。ホストインターフェイス１２は、単一ロング ワード読み取り又は４ロングワードバーストアクセスのみをバッファメモリへと 発生する。ＦＸチップ５４のＸＯＲエンジンは、単一ロングワード及び４又は８ ロングワードバーストアクセスを発生する。

【００９２】 プロセッサ２８のポートによって発生されるバーストアクセスは、いかなるロ ングワードで終了することもできる。ＢＬＡＳＴ信号は、現在ロングワード転送 がバスアクセスの最後であることを指示する。

【００９３】 内部ＥＣＣ検出及び補正はオフにすることができる。ＣＳＲ：ＥＣＣＩビット に１を書き込むことにより、ＥＣＣエラーチェック及び補正が禁止される。この ビットをクリアすると、エラー検出及び単一ビットエラー補正の両方がイネーブ ルされる。

【００９４】 ＤＲＡＢ３８のＥＣＣコードは、ＤＲＡＭバッファ３０のアレーにおいてアド レスエラーのある検出を行えるようにするＲＯＷ、ＣＯＬＵＭＮ及びＨＩアドレ スビットを含む。ＥＣＣコードのＣＯＬＵＭＮビットは、アドレスビット＜１１ ：２＞の偶数パリティビットである。ＲＯＷビットは、アドレスビット＜２１： １２＞の偶数パリティビットであり、そしてＨＩビットはアドレスビット＜２５ ：２２＞の偶数パリティビットである。

【００９５】 ＤＲＡＢ３８のＥＣＣコードを、表９に示す。

【表９】

【００９６】 レジスタ定義及びレジスタアドレスマップ 全ての内部レジスタは、ＭＢＵＳ２４のポートを経てアクセスされる。ＤＲＡ Ｂ３８の内部レジスタのベースアドレスは、モジュールにより発生されるチップ 選択信号によって決定される。ＤＲＡＢ３８のセットアップレジスタを表１０に 示す。

【表１０】 ＤＲＡＢ３８のＣＳＲレジスタを表１１に示す。

【表１１】 ＤＩＡＧ診断制御レジスタを表１２に示す。

【表１２】 ＤＲＡＭバッファ３０のエラーレジスタを表１３に示す。

【表１３】 エラーアドレスレジスタを表１４に示す。

【表１４】 エラーデータレジスタを表１５に示す。

【表１５】 エラー領域レジスタを表１６に示す。

【表１６】 領域セットアップレジスタを表１７に示す。

【表１７】 Ｉ／Ｄキャッシュ４４のＨＩＴ ＣＯＵＮＴｅｒを表１８に示す。

【表１８】 Ｉ／Ｄキャッシュ４４のＭＩＳＳ ＣＯＵＮＴｅｒを表１９に示す。

【表１９】

【００９７】 レジスタの説明 ＤＲＡＢ３８のセットアップレジスタ（ＳＥＴＵＰ）（Ｒ／Ｗ） このレジスタは、ロングワード境界においてロングワード動作で書き込まねば ならない。このセットアップレジスタのビットの定義を表２０に示す。

【表２０】

【００９８】 ＳＥＴＵＰ ＭＥＭ ＳＩＺＥ−Ｂｉｔ：＜０＞タイプ：ＲＷ メモリのサイズを選択し、０に初期化される。 ０−１Ｍｅｇｘ４ １−４Ｍｅｇｘ４

【００９９】 ＳＥＴＵＰ ＤＩＳＡＢＬＥ ＥＣＣ−Ｂｉｔ：＜１＞：タイプ：ＲＷ このビットがセットされると、ＥＣＣチェックがディスエイブルされる。それ でも正しいＥＣＣが発生されて、メモリに書き込まれる。これは、０に初期化さ れる。

【０１００】 ＳＥＴＵＰ ＮＢＴＯ＜３：０＞−Ｂｉｔ：＜５：２＞：タイプ：ＲＷ これらのビットは、ポートプロセッサ３２のバストランザクションに対するプ ロセッサ２８の時間切れ値を決定する。ＴＡ又はＴＥＡ信号がＳＥＴＵＰ：ＮＢ ＴＯ時間内にアサートされないときに時間切れが生じる。この値は、トランザク ションの開始から終了までの１６０ｎｓインターバルの数を決定する。これは、 ０Ｆ（１１１１）に初期化される。

【０１０１】 ＳＥＴＵＰ ＤＩＳ ＡＰＡＲ ＣＨＫ−Ｂｉｔ：＜６＞：タイプ：ＲＷ メモリアクセスにおけるアドレスパリティチェック、即ちアドレスパリティエ ラー検出は、このビットがセットされたときにディスエイブルされる。これは０ に初期化される。

【０１０２】 ＳＥＴＵＰ ＰＲＯＣＥＳＳＯＲ ２８ ＨＩ ＰＲＩ−Ｂｉｔ：＜７＞：タ イプ：ＲＷ このビットを１にセットすると、プロセッサ２８のメモリ要求はホストポート を除き他の全ての上に配置される。０にセットすると、プロセッサ２８の優先順 位は、全てのＮＢＵＳ２１の要求に等しくなる。このビットは、０に初期化され る。

【０１０３】 ＳＥＴＵＰ ＩＰＡＲ ＤＩＳＡＢＬＥ−Ｂｉｔ：＜８＞：タイプ：ＲＷ このビットを１にセットすると、ＤＲＡＢ３８は、ＩＢＵＳ１９のパリティエ ラーを無視する。このビットは、０に初期化される。

【０１０４】 ＳＥＴＵＰ ＴＥＳＴ ＭＯＤＥ ＥＮＡＢＬＥ−Ｂｉｔ：＜９＞：タイプ： ＲＷ このビットを１にセットすると、ＤＲＡＢ３８は、テストベクトルモードに入 れられる。これは、ＮＢＵＳ２１の制御ラインのアサートを１／２クロックサイ クルだけ遅延し、装置テストベクトルがＮＢＵＳ２１の制御ロジックを刺激し得 るようにする。このビットは、０に初期化される。

【０１０５】 ＳＥＴＵＰ ＣＡＣＨＥ Ｉ ＯＮＬＹ−Ｂｉｔ：＜１０＞：タイプ：ＲＷ このビットは、ＩＤ ＣＡＣＨＥ制御ロジックをキャッシュ命令フェッチメモ リサイクルのみにセットする。このビットは、０に初期化される。

【０１０６】 ＳＥＴＵＰ ＣＡＣＨＥ Ｄ ＯＮＬＹ−Ｂｉｔ：＜１１＞：タイプ：ＲＷ このビットは、ＩＤ ＣＡＣＨＥ制御ロジックをキャッシュデータフェッチメ モリサイクルのみにセットする。このビットは０に初期化される。ＣＡＣＨＥ Ｄ ＯＮＬＹ及びＣＡＣＨＥ Ｉ ＯＮＬＹの両方がセットされるか又は両方が リセットされる（そしてＤＲＡＭ３８の診断ＣＳＲレジスタのＣＡＣＨＥ ＥＮ ＡＢＬＥビットがセットされる）場合には、ＩＤキャッシュが命令及びデータの 両メモリサイクルをキャッシュする。

【０１０７】 ＳＥＴＵＰ ＨＰＨＩ−Ｂｉｔ：＜１２＞：タイプ：ＲＷ ＨＯＳＴ ＰＯＲＴ ＨＩＧＨ ＰＲＩＯＲＩＴＹビットは、ホストポートの 裁定優先順位をセットする。このビットが１にセットされそしてＨＰＰＥがセッ トされると、ホストポートはＮＢＵＳ２１において最も優先順位の高い要求とな る。このビットは０に初期化される。

【０１０８】 ＳＥＴＵＰ ＲＣＰ−Ｂｉｔ：＜１２＞：タイプ：Ｗ ＲＥＦＲＥＳＨ ＣＯＵＮＴ ＰＲＥＳＥＴに１を書き込むと、リフレッシュ カウンタを既知の値に初期化する。これは、読み取り専用ビットである。

【０１０９】 ＳＥＴＵＰ ＨＰＰＥ−Ｂｉｔ：＜１５＞：タイプ：ＲＷ ＨＯＳＴ ＰＯＲＴ ＰＲＩＯＲＩＴＹ ＥＮＡＢＬＥビットは、ＨＰＨＩビ ットをイネーブルする。このビットが１にセットされた場合には、ＨＰＨＩビッ トが、ＮＢＵＳ２１のホストポート要求に対して裁定優先順位をセットする。こ のビットが０の場合には、ＤＲＡＢ３８のＨＰＡＲＢＨＩ Ｌピンがホストポー ト優先順位をセットする。このビットは０に初期化される。

【０１１０】 ＳＥＴＵＰ ＲＥＦＲ ＩＮＴＥＲＶＡＬ＜７：０＞−Ｂｉｔ：＜２３：１６ ＞：タイプ：ＲＷ リフレッシュ率を（６４０ｎＳｘＲＥＦＲ ＩＮＴＥＲＶＡＬ＋３２０ｎＳ） に等しく固定する。典型的な値は、次の通りである。

【０１１１】 １ｍｅｇｘ４ＤＲＡＭ９８用の１６ｍＳのリフレッシュ周期、又は４Ｍｅｇｘ ４ＤＲＡＭ９８用の６４ｍＳのリフレッシュ周期の場合に、 １リフレッシュ／１５．６μＳ−＞ＲＥＦＲ−ＩＮＴＥＲＶＡＬ＝２３

【０１１２】 ＳＥＴＵＰ ＲＥＦＲ−ＴＹＰＥ＜１：０＞−Ｂｉｔ：＜２５：２４＞：タイ プ：ＲＷ これらのビットは、Ｒａｓ専用のリフレッシュモードに初期化される。これら は、次のようにセットアップすることができる。 ００−Ｒａｓ専用のリフレッシュモード ０１−読み取りスクラビングモード １０−リフレッシュ書き込み−注参照 １１−Ｃａｓ ｂｅｆｏｒｅ Ｒａｓの低パワーリフレッシュモード 注：「１０」ビットパターンはメモリアレーを初期化する。書き込まれたパター ンは、最後に読み取ったパターンである。例えば、メモリをＡＡＡＡＡＡＡＡ＃ １６で初期化するためには、ＡＡＡＡＡＡＡＡ＃１６をアドレスＸに書き込み、 次いで、アドレスＸを読み取る。次いで、ＲＥＦＲ ＷＲＩＴＥビットをセット して、メモリパターン充填を開始する。

【０１１３】 ＳＥＴＵＰ ＮＢＵＲＳＴ＜２：０＞−Ｂｉｔ：＜２８：２６＞：タイプ：Ｒ Ｗ これらのビットは、ＮＢＵＳ２１におけるロングワードバースト率をセットす る。これらは、４ロングワードバーストに対して初期化される。これらビットは ロングワード／バーストの所望数−１に等しい。その例は、次の通りである。 ０００−１ロングワードバースト ０１１−４ロングワードバースト １１１−８ロングワードバースト

【０１１４】 ＳＥＴＵＰ ＢＡＮＫ ＣＯＮＦＩＧ＜１：０＞−Ｂｉｔ：＜３０：２９＞： タイプ：ＲＷ メモリバンクの数を選択するもので、０に初期化される。 ００、１１−１バンク ０１−２バンク １０−４バンク

【０１１５】 ＳＥＴＵＰ ＫＩＬＬ ＥＮＡＢＬＥ−Ｂｉｔ：＜３１＞：タイプ：ＲＷ ＫＩＬＬラインは、２つのコントローラモジュール１０を相互接続する３状態 ラインである。ＫＩＬＬラインは、両コントローラモジュール１０Ａ及び１０Ｂ においてプルアップされる。このビットがセットされそしてＣＳＲ：ＫＩＬＬが リセットされると、ＤＲＡＢ３８がイネーブルされて、ＫＩＬＬラインを駆動す る。ＤＲＡＢ３８は、イネーブルされる間に、ＫＩＬＬライン上の値を無視する （それ自身抹殺することができない）。

【０１１６】 このビットがセットされそしてＣＳＲ：ＫＩＬＬビットがリセットされると、 ＫＩＬＬシーケンスがスタートする。それに続くプロセッサ２８のトランザクシ ョンがＫＩＬＬビットをセットするためのＤＲＡＢ３８のＣＳＲへの書き込みで ある場合には、ＫＩＬＬラインがアサートされ、他方のコントローラモジュール １０をリセットする。ＫＩＬＬラインは、ＫＩＬＬ ＥＮＡＢＬＥビットがクリ アされたときにデアサートされる。

【０１１７】 ＫＩＬＬ ＥＮＡＢＬＥがセットされそして次のプロセッサ２８のバストラン ザクションがＣＳＲ：ＫＩＬＬビットをセットする書き込みではない場合には、 ＫＩＬＬ ＥＮＡＢＬＥビットがリセットされる。

【０１１８】 ＤＲＡＢ３８制御器及び状態レジスタ（ＣＳＲ）（Ｒ／Ｗ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。ＤＲＡＢ３８ ＣＳＲレジスタのビットの定義を表２１に示す。

【表２１】

【０１１９】 ＣＳＲ ＷＤ−ＰＥＲＲ＜３：０＞−Ｂｉｔ：＜３：０＞タイプ：ＲＷ 書き込みデータパリティエラーが生じたＭＢＵＳ２４上のいかなるトランザク ションにおいても、エラー内の各バイトの対応ビットがセットされる。ＥＳビッ トもセットされ、プロセッサ２８への割り込みが生じる。エラーアドレス、デー タ及び領域は、各々、ＥＡＲ、ＥＤＲ及びＥＲＲレジスタにセーブされる。１を 書き込むと、クリアする。

【０１２０】 データパリティエラーが生じたＩＢＵＳ１９上のいかなるトランザクションに おいても、このビットがセットされる。これは、ＤＲＡＢ３８ ＲＥＧＩＯＮ ＳＥＴＵＰ ＲＥＧＩＳＴＥＲにプログラムされた次の領域に対するデータトラ ンザクションをカバーする。 ＢＵＦＦＥＲ、ＩＴＯＮ、ＣＡＣＨＥＡ、ＣＡＣＨＥＢ、ＣＡＡＣＳＲ． ＣＡＢＣＳＲ

【０１２１】 このビットは、ＩＢＵＳ１９のパリティジェネレータ及びチェッカにおける個 々のバイトパリティエラーのオアされた出力である。パリティエラーが見つかっ たのはどのバイトであるかの情報は得られない。又、ＥＳビットもセットされ、 プロセッサ２８への割り込みが生じる。エラーアドレス、データ及び領域は、各 々、ＥＡＲ、ＥＤＲ及びＥＲＲレジスタにセーブされる。１を書き込むと、クリ アする。

【０１２２】 ＣＳＲ ＣＡＣＨＥ ＲＷ−Ｂｉｔ：＜５＞タイプ：ＲＷ このビットは、「読み取りキャッシュ」へのトランザクションにおいてＥＳが セットされたときにセットされる。オペレータは、ＥＳビットをセットするエラ ーが生じたときに、どんな形式の「読み取りキャッシュ」トランザクション（読 み取り又は書き込み）が進行していたかを知る。このデータは、ＥＳビットがセ ットされたときだけ有効となる。ＥＳビットがセットされないときに読み取られ た値は有効ではない。エラービットが書き込まれたときにはフィールドがクリア されて、クリアとなる。

【０１２３】 ＣＳＲ ＣＡＣＨＥ ＢＹＴＥ ＷＲＴ−Ｂｉｔ：＜６＞タイプ：ＲＷ このビットは、「読み取りキャッシュ」へのトランザクションにおいてＥＳビ ットがセットされたときにセットされる。オペレータは、ＥＳビットをセットす るエラーが生じたときに、「読み取りキャッシュ」バイト書き込みトランザクシ ョンが進行していたことを知る。このデータは、ＥＳビットがセットされたとき だけ有効となる。ＥＳビットがセットされないときに読み取られた値は有効では ない。エラービットが書き込まれたときにはフィールドがクリアされて、クリア となる。

【０１２４】 ＣＳＲ ＣＡＣＨＥ ＣＹＣＬＥ−Ｂｉｔ：＜７＞タイプ：ＲＷ このビットは、「読み取りキャッシュ」又は「書き込みキャッシュ」へのトラ ンザクションにおいてＥＳビットがセットされたときにセットされる。オペレー タは、ＥＳビットをセットするエラーが生じたときに、「読み取りキャッシュ」 トランザクションが進行していたことを知る。このデータは、ＥＳビットがセッ トされたときだけ有効となる。ＥＳビットがセットされないときに読み取られた 値は有効ではない。エラービットが書き込まれたときにはフィールドがクリアさ れて、クリアとなる。

【０１２５】 ＣＳＲ ＢＹＴＥ ＷＲＴ−Ｂｉｔ：＜８＞タイプ：ＲＷ このビットは、バッファメモリトランザクションにおいてＥＳビットがセット されたときにセットされる。オペレータは、ＥＳビットをセットするエラーが生 じたときに、バッファメモリバイト書き込みトランザクションが進行していたこ とを知る。このデータは、ＥＳビットがセットされたときだけ有効となる。ＥＳ ビットがセットされないときに読み取られた値は有効ではない。エラービットが 書き込まれたときにはフィールドがクリアされて、クリアとなる。

【０１２６】 ＣＳＲ ＲＷ−Ｂｉｔ：＜９＞タイプ：ＲＷ このビットは、バッファメモリへのトランザクションにおいてＥＳビットがセ ットされたときにセットされる。オペレータは、ＥＳビットをセットするエラー が生じたときに、どんな形式のバッファメモリトランザクション（読み取り又は 書き込み）が進行していたかを知る。このデータは、ＥＳビットがセットされた ときだけ有効となる。ＥＳビットがセットされないときに読み取られた値は有効 ではない。エラービットが書き込まれたときにはフィールドがクリアされて、ク リアとなる。

【０１２７】 ＣＳＲ ＡＲＢＷＩＮ＜２：０＞−Ｂｉｔ：＜１２：１０＞タイプ：ＲＷ これらのビットは、ＥＳビットをセットするエラーがＮＢＵＳ２１のトランザ クションにおいて生じたときにＡＲＢＷＩＮ１６８の値を保持する（ＩＢＵＳ１ ９ ＣＹＣＬＥ＝０）。オペレータは、バスマスターが誰かを知る。このデータ は、ＥＳ＝１及びＩＢＵＳ１９ ＣＹＣＬＥ＝０のときだけ有効である。エラー ビットが書き込まれたときにはフィールドがクリアされて、クリアとなる。

【０１２８】 ＣＳＲ ＩＢＵＳ１９ ＣＹＣＬＥ−Ｂｉｔ：＜１３＞タイプ：ＲＷ このビットは、ＥＳビットがＩＢＵＳ１９のトランザクションにおいてセット されたときにセットされる。オペレータは、ＥＳビットをセットするエラーが生 じたときに、ＩＢＵＳ１９のトランザクションが進行していたことを知る。この データは、ＥＳビットがセットされたときだけ有効となる。ＥＳビットがセット されないときに読み取られた値は有効ではない。エラービットが書き込まれたと きにはフィールドがクリアされて、クリアとなる。

【０１２９】 ＣＳＲ ＡＤＤＲ ＰＥＲＲ−Ｂｉｔ：＜１４＞タイプ：ＲＷ ＤＲＡＭ９８のアクセスにおいてアドレスパリティエラーが生じたときにこの ビットがセットされる。ＥＳビットもセットされ、プロセッサ２８への割り込み が生じる。エラーアドレス、データ及び領域は、各々、ＥＡＲ、ＥＤＲ及びＥＲ Ｒレジスタにセーブされる。１を書き込むと、クリアとなる。

【０１３０】 ＣＳＲ ＮＸＭ−Ｂｉｔ：＜１５＞タイプ：ＲＷ このビットは、存在しないメモリがアドレスされたときにセットされる。ＥＳ ビットもセットされ、プロセッサ２８への割り込みが生じる。エラーアドレス、 データ及び領域は、各々、ＥＡＲ、ＥＤＲ及びＥＲＲレジスタにセーブされる。 １を書き込むと、クリアとなる。

【０１３１】 ＣＳＲ ＩＮ−ＢＵＳＴＯ−Ｂｉｔ：＜１６＞タイプ：ＲＷ このビットは、ＩＢＵＳ１９からＮＢＵＳ２１トランザクションのバス時間切 れの際にセットされる。ＥＳビットもセットされ、プロセッサ２８への割り込み が生じる。１を書き込むと、クリアとなる。

【０１３２】 ＣＳＲ ＭＢＩＴ ＥＲＲ−Ｂｉｔ：＜１７＞タイプ：ＲＷ このビットは、ＤＲＡＭ９８から読み取られたデータに多ビットエラーが生じ たときにセットされる。ＥＳビットもセットされ、プロセッサ２８への割り込み が生じる。エラーアドレス、データ及び領域は、各々、ＥＡＲ、ＥＤＲ及びＥＲ Ｒレジスタにセーブされる。ＤＥＲレジスタ値も捕えられる。１を書き込むと、 クリアとなる。

【０１３３】 ＣＳＲ ＳＢＩＴ ＣＲＲＣＴＮ−Ｂｉｔ：＜１８＞タイプ：ＲＷ このビットは、ＤＲＡＭ９８の１つから読み取ったデータに対して単一ビット 補正が生じたときにセットされる。これは、ＥＳビットをセットさせないが、Ｄ ＣＲ：ＳＢＩＴ ＣＲ ＭＡＳＫビットがセットされた場合は、プロセッサ２８ への割り込みを生じる。ＤＥＲレジスタ値が捕らえられる。１を書き込むと、こ のビットがクリアされる。

【０１３４】 ＣＳＲ ＭＵＬＴ ＳＢＣ−Ｂｉｔ：＜１９＞タイプ：ＲＷ このビットは、ＤＲＡＭ９８の１つから読み取ったデータに対して単一ビット 補正が２回以上生じたときにセットされる。これは、ＥＳビットをセットさせず そして発生も割り込みもしない。第１の単一ビットエラー補正に対して捕らえら れたＤＥＲのエラー情報がエラーによって変更されることはない。１を書き込む と、このビットがクリアされる。

【０１３５】 ＣＳＲ ＳＣＲＢ ＣＹＣ ＣＭＰＬＴ−Ｂｉｔ：＜２０＞タイプ：ＲＷ ＤＲＡＭ９８のスクラビングサイクルが完了すると、このビットがセットされ る。これは、ＥＳビットをセットさせない。これは、オペレータの便宜上読み取 ることのできる情報を単に更新するだけである。このビットは、ＤＲＡＭ９８の リフレッシュが継続するよう確保するためにチェックしなければならない。１を 書き込むと、このビットがクリアされる。

【０１３６】 ＣＳＲ ＮＢ ＴＥＡ−Ｂｉｔ：＜２１＞タイプ：ＲＷ ＤＲＡＢ３８チップがＮＢＵＳ２１上にＴＥＡを見ると、このビットがセット される。これは、ＥＳビットをセットさせそしてプロセッサ２８への割り込みを 生じさせる。１を書き込むと、クリアする。

【０１３７】 ＣＳＲ ＰＯＲＴ ＰＲＯＣＥＳＳＯＲ ＡＲＢ ＤＩＳ−Ｂｉｔ：＜２２＞ タイプ：ＲＷ このビットは、ＣＳＲに記されたエラーからＥＳビットがセットされたときに セットされる。これは、ＥＳビットをセットさせる初期エラーがクリアされたと きにクリアされない。その機能は、プロセッサ２８が割り込みを処理して状態を 評価できるまで、ＮＢＵＳ２１のトランザクションをディスエイブルすることで ある。１を書き込むと、クリアし、ＮＢＵＳ２１のトランザクションをイネーブ ルする。

【０１３８】 ＣＳＲ ＩＲＥＳＥＴ−Ｂｉｔ：＜２３＞タイプ：ＲＷ このビットに１を書き込むと、ＤＲＡＢ３８の全ての内部状態マシン及び内部 エラー状態レジスタがリセットされる。内部リセットは、８ＢＬＣＫサイクル中 続く。このビットに０を書き込むと、何の作用も起きない。

【０１３９】 ＣＳＲ ＣＡＣＨＥＡ ＮＭＩ−Ｂｉｔ：＜２４＞タイプ：ＲＷ キャッシュＡボードの回復不能なエラーが検出されたときには、マスターコン トローラモジュール１０のＤＲＡＢ３８においてこのビットがアサートされる。 プロセッサ２８へのＮＭＩが生じる。ＥＳ及びＰＯＲＴ ＰＲＯＣＥＳＳＯＲ ＡＲＢ ＤＩＳビットもセットされる。１を書き込むと、最初にキャッシュＡの ＤＲＡＢ１１４のＣＳＲのエラーがクリアされ、その後、１を書き込むと、マス ターコントローラモジュール１０のＤＲＡＢ３８においてこのビットがクリアさ れる。

【０１４０】 ＣＳＲ ＣＡＣＨＥＢ ＮＭＩ−Ｂｉｔ：＜２５＞タイプ：ＲＷ キャッシュＢボードの回復不能なエラーが検出されたときには、マスターコン トローラモジュール１０のＤＲＡＢ３８においてこのビットがアサートされる。 プロセッサ２８へのＮＭＩが生じる。ＥＳ及びＰＯＲＴ ＰＲＯＣＥＳＳＯＲ ＡＲＢ ＤＩＳビットもセットされる。１を書き込むと、最初にキャッシュＢの ＤＲＡＢ１１４のＣＳＲのエラーがクリアされ、その後、１を書き込むと、マス ターコントローラモジュール１０のＤＲＡＢ３８においてこのビットがクリアさ れる。

【０１４１】 ＣＳＲ ＣＡＣＨＥ ＴＩＭＥＯＵＴ−Ｂｉｔ：＜２６＞タイプ：Ｒ／Ｗ１Ｃ キャッシュへアクセスするＣＤＡＬバス２６の時間切れ。

【０１４２】 ＣＳＲ ＫＩＬＬ−Ｂｉｔ：＜３０＞タイプ：ＲＷ

【０１４３】 ＣＳＲ ＥＳ−Ｂｉｔ：＜３１＞タイプ：ＲＷ このビットは、ＣＳＲレジスタのほとんどのエラーの要約である。これは、次 のＣＳＲエラーが生じたときにセットされる。即ち、ＷＤＡＴ ＰＥＲＲ、ＩＤ ＰＥＲＲ、ＡＤＤＲ ＰＥＲＲ、ＮＸＭ、ＩＮ ＢＵＳＴＯ、ＭＢＩＴ ＥＲ Ｒ、ＮＢ ＴＥＡ。このビットがセットされたときには、プロセッサ２８への割 り込みが生じる。 注：割り込みは、ＩＢＵＳ１９サイクル中にエラーが生じたときには、ノン・マ スカブル割り込みである。ＮＢＵＳ２１のサイクル中又はＤＲＡＭ９８のリフレ ッシュ中にエラーが生じたときには、プロセッサ２８への通常の割り込みがアサ ートされる。

【０１４４】 ＤＲＡＢ３８診断レジスタ（ＤＣＲ）（Ｒ／Ｗ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。このレジスタのビットの定義を表２２に示す。

【表２２】

【０１４５】 ＤＣＳＲ ＢＧ＜７：０＞−Ｂｉｔ：＜７：０＞タイプ：Ｒ このフィールドは、バスグラントラインの観察特性を与えるものである。

【０１４６】 ＤＣＳＲ ＢＲ＜７：０＞−Ｂｉｔ：＜１５：８＞タイプ：ＲＷ このフィールドは、バス要求ラインの観察特性を与えるものであり、ＤＣＳＲ ：ＡＲＢＴＥＳＴがセットされたときには、このレジスタへの書き込みにより、 裁定ロジックへ付与されるパターンが形成される。

【０１４７】 ＤＣＳＲ ＢＢ ＴＥＳＴ−Ｂｉｔ：＜１６＞タイプ：ＲＷ このビットは、ＮＢＵＳ２１のＢｕｓ Ｂｕｓｙ（ＢＢ Ｌ）信号の観察特性 を与える。ＤＳＣＲ：ＡＲＢＴＥＳＴがセットされたときには、このビットへの 書き込みは、裁定ロジックがＢＢ Ｌに対して見る値を与える。

【０１４８】 ＤＣＳＲ ＡＲＢＴＥＳＴ−Ｂｉｔ：＜１７＞タイプ：ＲＷ このビットをセットすると、ＤＲＡＢ３８がＡＲＢＴＥＳＴモードに入れられ る。このモードにおいて、ＮＢＵＳ２１のバス要求信号は、ＤＲＡＢ３８／ＮＢ ＵＳ２１裁定ロジックによって見えない。裁定ロジックは、ＢＲ１６６及びこの レジスタのＢＢフィールドへの書き込みによって刺激される。それにより生じる ＢＧ１６４の信号は、ＢＧフィールドを読み取ることにより観察できる。

【０１４９】 バスグラント信号はＤＲＡＢ３８から駆動されるので、裁定テスト中にはＮＢ ＵＳ２１マスターリセットを保持するように注意されたい。

【０１５０】 ＤＣＳＲ ＳＢＩＴ ＣＲ ＭＡＳＫ−Ｂｉｔ：＜１８＞タイプ：ＲＷ このビットがセットされたときは、メモリに対して単一ビットエラー及び補正 が生じた場合に（ＣＳＲ：ＳＢＩＴ ＣＲＲＣＴＮ＝１）、プロセッサに対する 割り込みが生じる。これは、短い時間内に多数のＳＢＥが生じるかどうかを更に 検査できるようにする。このビットがセットされない場合には、ＣＳＲ：ＳＢＩ Ｔ ＣＲＲＣＴＮ＝１のときに、割り込みは生じない。

【０１５１】 ＤＣＳＲ ＣＡＣＨＥ ＥＮＡＢＬＥ−Ｂｉｔ：＜１９＞タイプ：ＲＷ このビットがセットされたときには、キャッシュがイネーブルされる。これは ０に初期化され、即ちキャッシュはディスエイブルされる。

【０１５２】 ＤＣＳＲ ＦＢＰＥ＜３：０＞−Ｂｉｔ：＜２３：２０＞タイプ：ＲＷ 強制バイトパリティエラー。これらビットの各々は、それがセットされたとき に、メモリの読み取りにおいて対応するバイトパリティエラーを生じる。ビット ０は、バイト０にパリティエラーを生じ、等々となる。

【０１５３】 ＤＣＳＲ ＤＩＡＧ ＣＨＫＢＩＴＳ＜６：０＞−Ｂｉｔ：＜３０：２４＞タ イプ：ＲＷ これらのビットには、ＥＣＣの通常のチェックビットに置き代わるべき値を書 き込むことができる。これらは、ＳＵＢＳ ＣＨＫＢＩＴＳがセットされたとき に通常のチェックビットとして使用される。ＳＵＢＳ ＣＨＫＢＩＴＳがセット されない場合には、これらは無視される。これらは、メモリに単一及び多数のビ ットエラーを強制するのに使用することができる。

【０１５４】 ＤＣＳＲ ＳＵＢＳ ＣＨＫＢＩＴＳ−Ｂｉｔ：＜３１＞タイプ：ＲＷ このビットがセットされると、ＤＩＡＧ ＣＫＢＩＴＳの値がＥＣＣのチェッ クビットとして使用される。これは、メモリに単一及び多数のビットエラーを強 制するのに使用できる。

【０１５５】 ＤＲＡＢ３８ ＤＲＡＭバッファ３０のエラーレジスタ（ＤＥＲ）（Ｒ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。これは０に初期化される。このレジスタのビットの定義を表２３に 示す。

【表２３】

【０１５６】 ＤＥＲ ＭＢ ＳＹＮＤＲＯＭＥ＜６：０＞−Ｂｉｔ：＜６：０＞タイプ：Ｒ このフィールドは、多ビットエラーが生じたときにシンドローム値を保持し、 ＣＳＲ：ＭＢＩＴ ＥＲＲビットがセットされたときだけ有効となる。ＣＳＲ： ＭＢＩＴ ＥＲＲビットがセットされないときに読み取った値は有効でない。

【０１５７】 ＤＥＲ Ｍ ＲＥＦＲ ＩＮ ＰＲＯＧ−Ｂｉｔ：＜７＞タイプ：Ｒ このビットは、セットされると、多ビットエラーが生じたときに進行中にリフ レッシュがあったことを指示する。ＣＳＲ：ＭＢＩＴ ＥＲＲビットがセットさ れたときだけ有効となる。ＣＳＲ：ＭＢＩＴ ＥＲＲビットがセットされないと きに読み取られた値は、有効ではない。

【０１５８】 ＤＥＲ ＳＢ ＳＹＮＤＲＯＭＥ＜６：０＞−Ｂｉｔ：＜１３：７＞タイプ： Ｒ このフィールドは、単一ビットエラー及び補正が生じたときにシンドローム値 を保持し、ＣＳＲ：ＳＢＩＴ ＣＲＲＣＮＴビットがセットされたときだけ有効 となる。ＣＳＲ：ＳＢＩＴ ＣＲＲＣＮＴビットがセットされないときに読み取 られた値は、有効ではない。

【０１５９】 ＤＥＲ Ｓ ＲＥＦＲ ＩＮ ＰＲＯＧ−Ｂｉｔ：＜１５＞タイプ：Ｒ このビットは、セットされると、単一ビットエラー及び補正が生じたときに進 行中にリフレッシュがあったことを指示する。ＣＳＲ：ＳＢＩＴ ＣＲＲＣＮＴ ビットがセットされたときだけ有効となる。ＣＳＲ：ＳＢＩＴ ＣＲＲＣＮＴビ ットがセットされないときに読み取られた値は、有効ではない。

【０１６０】 ＤＥＲ ＢＮＫ ＥＲＲ ＩＤＥＮＴ＜１：０＞−Ｂｉｔ：＜１７：１６＞タ イプ：Ｒ このフィールドは、メモリエラーが生じたＤＲＡＭ９８バンクを識別する。デ ータは、ＣＳＲ：ＳＢＩＴ ＣＲＲＣＮＴビットがセットされたときだけ有効と なる。ＣＳＲ：ＳＢＩＴ ＣＲＲＣＮＴビットがセットされないときに読み取ら れた値は、有効ではない。

【０１６１】 ＤＲＡＢ３８エラーアドレスレジスタ（ＥＡＲ）（Ｒ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。このレジスタのビットの定義を表２４に示す。

【表２４】

【０１６２】 ＥＡＲ ＡＤＤＲＥＳＳ＜２５：０＞−Ｂｉｔ：＜２７：２＞タイプ：Ｒ このレジスタは、ＣＳＲ：ＥＳビットをセットしそしてプロセッサ２８に割り 込むために発生したエラーのアドレスを含む。これは、多数のエラービットがＣ ＳＲにセットされた場合には第１エラーのアドレスを含む。アドレスは、領域又 はバイト値は含まない。

【０１６３】 ＤＲＡＢ３８エラーデータレジスタ（ＥＤＲ）（Ｒ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。このエラーデータレジスタのビットの定義を表２５に示す。

【表２５】

【０１６４】 ＥＤＲ ＤＡＴＡ＜３１：０＞−Ｂｉｔ：＜３１：０＞タイプ：Ｒ このレジスタは、ＣＳＲ：ＥＳビットをセットしそしてプロセッサ２８に割り 込むために発生したエラーのデータを含む。これは、多数のエラービットがＣＳ Ｒにセットされた場合には第１エラーのデータを含む。

【０１６５】 ＤＲＡＢ３８エラー領域レジスタ（ＥＲＲ）（Ｒ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。このエラー領域レジスタのビットの定義を表２６に示す。

【表２６】

【０１６６】 ＥＤＲ ＮＡＤＲ ＲＧＮ＜３：０＞−Ｂｉｔ：＜３：０＞タイプ：Ｒ このレジスタは、エラーが生じた（ＣＳＲ：ＥＳビットがセットされた）とき にＮＢＵＳ２１アドレスの上位４つのアドレスビットを含む。ＣＳＲ：ＩＢＵＳ １９ ＣＹＣＬＥビットがセットされない場合には、ＮＢＵＳ２１においてト ランザクションが行われており、このフィールドは有効である。ＣＳＲ：ＩＢＵ Ｓ １９ ＣＹＣＬＥビットがセットされそしてトランザクションがＮＢＵＳ２ １へのＩＢＵＳ１９であった場合は、このフィールドは有効である。このフィー ルドが有効でないのは、ＩＢＵＳ１９のトランザクションエラーのみである。

【０１６７】 ＥＤＲ ＩＡＤＲ ＲＧＮ＜３：０＞−Ｂｉｔ：＜７：４＞タイプ：Ｒ このレジスタは、エラーが生じた（ＣＳＲ：ＥＳビットがセットされた）とき にＩＢＵＳ１９アドレスの上位４つのアドレスビットを含む。ＣＳＲ：ＩＢＵＳ １９ ＣＹＣＬＥビットがセットされた場合には、エラートランザクションは ＩＢＵＳ１９上であり、このフィールドは有効である。

【０１６８】 ＤＲＡＢ３８領域セットアップレジスタ（ＲＳＲ）（ＲＷ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。領域対領域の多数の制約、バスに特定の領域の制約、及びこのレジ スタをプログラミングするときに当然付随するモジュールハードウェアの制約に より、一般にパワーアップデフォールトレジスタ値を使用しなければならない。 この領域セットアップレジスタのビットの定義を表２７に示す。

【表２７】

【０１６９】 ＳＥＴＵＰ ＢＵＦＦＥＲ＜３：０＞−Ｂｉｔ：＜３：０＞タイプ：ＲＷ これらのビットは、バッファメモリをアクセスする領域を定める。これらは、 プロセッサ２８のバスデバイス−ＩＡＤＤＲ＜３１：２８＞によって駆動される アドレスの上位４ビットである。しかしながら、これらは、ポートプロセッサ３ ２バスデバイス−ＮＡＤＤＲ＜３０：２８＞によって駆動されるアドレスの上位 ４ビットのうちの３つだけである。ＮＡＤＤＲ＜３１＞は、ＦＸチップ５４によ りＲＡＩＤ ＸＯＲ機能をデコードするのに使用される。これは２（００１０） に初期化される。

【０１７０】 ＳＥＴＵＰ ＩＴＯＮ＜３：０＞−Ｂｉｔ：＜７：４＞タイプ：ＲＷ これは、プロセッサ２８がポートプロセッサ３２バスをアドレスするのに使用 する上位４ビットのアドレス領域である。これは、３（００１１）に初期化され る。

【０１７１】 ＳＥＴＵＰ ＣＡＣＨＥＡ＜３：０＞−Ｂｉｔ：＜１１：８＞タイプ：ＲＷ これらビットは、キャッシュＡをアクセスするための領域を定める。これらは プロセッサ２８バスデバイス−ＩＡＤＤＲ＜３１：２８＞によって駆動されるア ドレスの上位４ビットである。しかしながら、これらは、ポートプロセッサ３２ バスデバイス−ＮＡＤＤＲ＜３０：２８＞によって駆動されるアドレスの上位４ ビットのうちの３つだけである。ＮＡＤＤＲ＜３１＞は、ＦＸチップ５４により ＲＡＩＤ ＸＯＲ機能をデコードするのに使用される。これは４（０１００）に 初期化される。

【０１７２】 ＳＥＴＵＰ ＣＡＣＨＥＢ＜３：０＞−Ｂｉｔ：＜１５：１２＞タイプ：ＲＷ これらビットは、キャッシュＢをアクセスするための領域を定める。これらは プロセッサ２８バスデバイス−ＩＡＤＤＲ＜３１：２８＞によって駆動されるア ドレスの上位４ビットである。しかしながら、これらは、ポートプロセッサ３２ バスデバイス−ＮＡＤＤＲ＜３０：２８＞によって駆動されるアドレスの上位４ ビットのうちの３つだけである。ＮＡＤＤＲ＜３１＞は、ＦＸチップ５４により ＲＡＩＤ ＸＯＲ機能をデコードするのに使用される。これは５（０１０１）に 初期化される。

【０１７３】 ＳＥＴＵＰ ＣＡＡＣＳＲ＜３：０＞−Ｂｉｔ：＜２３：２０＞タイプ：ＲＷ これらのビットは、ＣＡＣＨＥ Ａ ＣＳＲをアクセスするための領域を定め る。これらは、プロセッサ２８によって駆動されるアドレスの上位４ビットであ る。ポートプロセッサ３２のデバイスは、ＣＡＣＨＥ ＣＳＲをアクセスできな い。これは、８（１０００）に初期化される。

【０１７４】 ＳＥＴＵＰ ＣＡＢＣＳＲ＜３：０＞−Ｂｉｔ：＜２７：２４＞タイプ：ＲＷ これらのビットは、ＣＡＣＨＥ Ｂ ＣＳＲをアクセスするための領域を定め る。これらは、プロセッサ２８によって駆動されるアドレスの上位４ビットであ る。ポートプロセッサ３２のデバイスは、ＣＡＣＨＥ ＣＳＲをアクセスできな い。これは、９（１００１）に初期化される。

【０１７５】 ＤＲＡＢ３８ Ｉ／Ｄキャッシュ４４のヒットカウンタ（ＲＳＲ）（ＲＷ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。これは０に初期化される。このカウンタの定義を表２８に示す。

【表２８】

【０１７６】 ＩＤＨ＜３１：０＞−Ｂｉｔ：＜３１：０＞タイプ：Ｒ これは、３２ビットのロード可能なカウンタで、Ｉ／Ｄキャッシュ４４がイネ ーブルされる間にキャッシュされる情報の形式（コード、データ又は両方）に対 してＩ／Ｄキャッシュ４４のヒットの数をカウントする。このカウンタ又はＩ／ Ｄミスカウンタ（ＭＩＳＳ ＣＯＵＮＴｅｒ）のいずれかのターミナルカウント （ＦＦＦＦＦＦＦＦ）は、両カウンタをそれらの現在値に凍結させる。Ｉ／Ｄキ ャッシュ４４のカウンタを、そのいずれかがターミナルカウントに達した後に、 リセットするために、このカウンタには、Ｉ／Ｄミスカウンタが書き込まれる前 にリセット値を書き込まねばならない。

【０１７７】 ＤＲＡＢ３８ Ｉ／Ｄキャッシュ４４のミスカウンタ（ＲＳＲ）（ＲＷ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。これは０に初期化される。このカウンタの定義を表２９に示す。

【表２９】

【０１７８】 ＩＤＭ＜３１：０＞−Ｂｉｔ：＜３１：０＞タイプ：Ｒ これは、３２ビットのロード可能なカウンタで、Ｉ／Ｄキャッシュ４４がイネ ーブルされる間にキャッシュされる情報の形式（コード、データ又は両方）に対 してＩ／Ｄキャッシュ４４のミスの数をカウントする。このカウンタ又はＩ／Ｄ ヒットカウンタ（ＨＩＴ ＣＯＵＮＴｅｒ）のターミナルカウント（ＦＦＦＦＦ ＦＦＦ）は、両カウンタをそれらの現在値に凍結させる。Ｉ／Ｄキャッシュ４４ のカウンタを、そのいずれかがターミナルカウントに達した後に、リセットする ために、このカウンタが書き込まれる前にＩＤヒットカウンタにリセット値を書 き込まねばならない。このレジスタを書き込むと、両カウンタが再びカウントを 開始する。

【０１７９】 ＤＲＡＢ３８チップ内には全部で３つの裁定関数がある。ＤＲＡＭバッファ３ ０へアクセスするためにＩＢＵＳ１９とＮＢＵＳ２１との間で裁定が行われる。 又、読み取りキャッシュメモリへアクセスするためにＩＢＵＳ１９とＮＢＵＳ２ １との間で裁定が行われる。更に、ＮＢＵＳ２１バスへアクセスするために、６ つのＳＣＳＩポートと、ホストポートと、ＦＸチップ５４と、プロセッサ２８と の間で裁定が行われる。

【０１８０】 バッファメモリの裁定 ＩＢＵＳ１９及びＮＢＵＳ２１によるＤＲＡＭバッファ３０へのアクセスの優 先順位は等しい。その両方がバッファメモリへ繰り返しアクセスを要求する場合 には、各々交互にアクセスが許可される。

【０１８１】 読み取りキャッシュメモリの裁定 ＮＢＵＳ２１の要求は、ＩＢＵＳ１９を経てキャッシュメモリを読み取るよう にアクセスするための優先順位を有する。ＮＢＵＳ２１のデバイスは、表３０に 示す優先順位を有する。

【表３０】 デバイス３ないし９は、常に、ラウンドロビン形態で裁定する。デバイス１及び ２は、ラウンドロビンに加わるように個々にプログラムすることができる。又、 これらは、他の要求とのラウンドロビンに加わらずに単純な優先順位によって勝 つようにプログラムすることもできる。

【０１８２】 スレーブ／データキャッシュモード ＤＲＡＢ３８チップは、マスター及びスレーブの両方のモードで動作する。マ スターモードは、コントローラモジュール１０のアプリケーションに対するもの である。スレーブモードは、キャッシュモジュール１１０に対するものである。 ＳＬＡＶＥ Ｈ入力は、ＤＲＡＢ３８／１１４チップに対するモードをセットす る。コントローラモジュール１０においては、このピンが接地され、そしてキャ ッシュモジュール１１０においては、このピンが論理「１」に引っ張られる。

【０１８３】 ＤＲＡＢ３８チップは、コントローラモジュール１０とキャッシュモジュール １１０との間でバックプレーンを経てデータを転送するのを制御する。バックプ レーンのインターコネクトは、ＣＤＡＬバス２６である。このＣＤＡＬバス２６ は、３２ビットのマルチプレクス式データ及びアドレスバスであって、奇数バイ トデータパリティをもつものである。各コントローラモジュール１０には単一の ＣＤＡＬバス２６が取り付けられている。各キャッシュモジュール１１０には、 各コントローラモジュール１０Ａ及び１０Ｂから１つづつ、２つのＣＤＡＬバス ２６Ａ及び２６Ｂが取り付けられている。各コントローラモジュール１０は、２ つのキャッシュモジュール１１０のいずれかへアクセスする。裁定は、スレーブ ＤＲＡＢ１１４Ａ及び１１４Ｂによって行われる。

【０１８４】 マスターモードにおいては、コントローラモジュール１０のＤＲＡＢ３８は、 ＩＢＵＳ１９及びＮＢＵＳ２１の要求をデコードし、そしてコントローラモジュ ール１０のバスマスターに代わってＣＤＡＬバス２６の転送を開始する。キャッ シュモジュール１１０のＤＲＡＢ１１４は、要求を受け取り、その要求されたＤ ＲＡＭバッファ３０又はＣＳＲのアクセスを実行し、そしてＡＣＫ又はエラー応 答をアサートする。

【０１８５】 ＤＲＡＢ３８のＣＤＡＬバス２６の制御信号 ＣＲＥＱ Ｌ＜１：０＞−ＣＤＡＬバス２６の転送要求／アドレスラッチは、 コントローラモジュール１０のＤＲＡＢ３８チップによって駆動され、ＣＤＡＬ バス２６の転送を開始する。ラインは、転送中にアサートされたままとなる。転 送の終わりに、この信号のデアサートにより転送は終了する。各コントローラモ ジュール１０から各キャッシュモジュール１１０ごとに１つの「要求」がある。 コントローラモジュール１０のＤＲＡＢ３８は、領域をデコードし、適切な要求 をアサートする。

【０１８６】 ＣＡＣＫ Ｌ＜１：０＞−ＣＤＡＬバス２６の転送確認 キャッシュモジュール１１０のスレーブＤＲＡＢ１１４により駆動される。こ の信号は、ＣＤＡＬバス２６を経て転送される各データロングワードごとに一度 低レベルにパルスされる。

【０１８７】 ＣＥＲＲ Ｌ＜１：０＞−ＣＤＡＬバス２６の転送エラー キャッシュモジュール１１０のスレーブＤＲＡＢ１１４により駆動される。コ ントローラモジュール１０のＤＲＡＢ３８により受け取られる。キャッシュモジ ュール１１０のＣＤＡＬバス２６のエラー及びキャッシュモジュール１１０のメ モリエラー信号。２つのキャッシュモジュール１１０の各々からの１つのエラー 信号。この信号は、キャッシュモジュール１１０のＤＲＡＢチップ１１４により エラーが検出されたことを指示するためにＣＡＣＫ Ｌ信号でアサートされる。 次いで、コントローラモジュール１０のＤＲＡＢ３８は、ＮＢＵＳ２１及び／又 はＩＢＵＳ１９のマスターに対する適当なエラー応答シーケンスを実行する。Ｃ ＤＡＬバス２６の基本的な転送を表３１に示す。

【表３１】

【０１８８】 ＣＤＡＬバス２６の他の制御信号 コントローラモジュール１０とキャッシュモジュール１１０との間のバックプ レーンには次の信号が必要とされる。

【０１８９】 Ｃ ＰＲＥＳＥＮＴ Ａ及びＣ ＰＲＥＳＥＮＴ Ｂ 各キャッシュモジュール１１０から各コントローラモジュール１０へのバック プレーンライン。これらのラインは、各コントローラモジュール１０においてプ ルアップされる。キャッシュモジュール１１０がキャッシュスロットＡに挿入さ れた場合には、Ｃ ＰＲＥＳＥＮＴ Ａがプルダウンされ、システムにキャッシ ュモジュール１１０が存在することが各コントローラモジュール１０に指示され る。これらのラインは、コントローラモジュール１０の診断読み取りレジスタ８ ０、８２によって受け取られる。

【０１９０】 Ｃ ＬＯＣＫ＜１：０＞−キャッシュロック信号 コントローラモジュール１０の診断制御レジスタによりキャッシュモジュール １１０のロック信号として駆動される。コントローラモジュール１０は、キャッ シュモジュール１１０をその専用の使用に「ロック」できる。Ｃ ＬＯＣＫ信号 がアサートされると、キャッシュモジュール１１０のＤＲＡＢ１１４が他のコン トローラモジュール１０のＣＤＡＬバス２６のマスターからのＣＲＥＱに応答す るのを禁止する。コントローラモジュール１０は、このラインをアサートするこ とによりキャッシュモジュール１１０の所有権を引き継ぐように試みる。その後 の転送がＡＣＫを受け取った場合には、このラインがデアサートされるまでロッ クが保たれる。転送が時間切れする場合には、キャッシュモジュール１１０は、 「他方」のコントローラモジュール１０にロックされるか又は機能しないかのい ずれかである。

【０１９１】 Ｃ ＬＯＣＫ信号がキャッシュモジュール１１０へアサートされない場合は、 いずれかのコントローラモジュール１０のマスターに応答する。

【０１９２】 インターフェイスの仕様 ＤＲＡＢ３８チップの電気的及びタイミング的インターフェイス要件について 以下に説明する。

【０１９３】 ＤＲＡＢ３８のピンの説明 ＭＢＵＳ２４及びＤＲＡＭ９８のインターフェイス信号ピンを表３２に示す。

【表３２】

【０１９４】 ＭＤＡＬ＜３１：０＞Ｈ−メモリデータ／アドレスライン；３２ピン；Ｉ／Ｏ ＭＢＵＳ２４は、データ／アドレスマルチプレクスメモリバスである。ＤＲＡ Ｍバッファ３０のデータピン、ＤＲＡＢ３８及びバス交換器１００チップは、こ のバスに直接結合する。

【０１９５】 ＤＰ＜３：０＞−ＮＢＵＳ２１データパリティライン；４ピン；Ｉ／Ｏ ＭＢＵＳ２４の奇数バイトパリティライン。

【０１９６】 ＮＢＵＳ２１のポートインターフェイス信号ピン ＮＢＵＳ２１ポート制御信号に組み合わされるデバイス信号ピンを表３３に示 す。

【表３３】

【０１９７】 ＳＩＺ＜３：０＞Ｈ−ＮＢＵＳ２４のＳＩＺｅライン；２ピン；Ｉ／Ｏ バストランザクションの長さを表す。ＦＸチップ５４は、ロングワードスレー ブアクセス（ＳＩＺ＝００）のみを受け入れ、バーストＤＭＡ転送（ＳＩＺ＝１ １）のみを実行する。００及び１１以外のＳＩＺをもつ全てのバス転送は無視さ れる。

【０１９８】 ＴＳ Ｌ−ＮＢＵＳ２４転送スタートライン；１ピン；Ｉ／Ｏ ＮＢＵＳ２４のＴＳ／ライン。このラインは、転送がスタートしそして有効ア ドレス及び制御ラインがバスにおいてアサートされたことを指示する。

【０１９９】 ＴＩＰ Ｌ−ＮＢＵＳ２４転送進行ライン；１ピン；Ｉ／Ｏ ＮＢＵＳ２４ＴＩＰ／ラインである。

【０２００】 ＢＲ＜７：０＞Ｈ−ＮＢＵＳ２４バス要求／キャッシュ要求；２ピン；Ｉ／Ｏ コントローラモードにおいては、これらのラインは、裁定ロジックへの入力で ある。キャッシュモードにおいては、ＢＲ＜０＞及びＢＲ＜１＞は、ＤＲＡＢチ ップの後方のキャッシュメモリへアクセスする２つの要求として働く。

【０２０１】 プロセッサ２８のポートインターフェイス信号ピン プロセッサ２８のポート信号ピンを表３４に示す。

【表３４】

【０２０２】 キャッシュバスインターフェイス信号ピン キャッシュバスインターフェイスの信号ピンを表３５に示す。

【表３５】

【０２０３】 ＣＲＥＱ Ｌ−キャッシュバスアクセス要求；２ピン；Ｉ／Ｏ コントローラモジュール１０のマスターモードにおいては、このピンは出力の みである。このピンは、キャッシュモジュール１１０への転送をスタートするよ うにアサートされる。この信号をアサートする直前に、キャッシュアドレスが、 Ｃ ＲＷ Ｌと共にＣＤＡＬバス２６ラインに送出される。

【０２０４】 キャッシュモジュール１１０のスレーブモードにおいては、このピンは入力の みである。これは、マスターであるコントローラモジュール１０からの転送要求 を受け取る。

【０２０５】 ＣＡＣＫ−キャッシュバスアクセス確認；２ピン；Ｉ／Ｏ コントローラモジュール１０のマスターモードにおいては、これらピンは入力 のみである。このピンを介して確認ハンドシェイクが受け取られる。

【０２０６】 キャッシュモジュール１１０のスレーブモードにおいては、このピンは出力の みであり、確認ハンドシェイク信号を駆動する。

【０２０７】 その他のインターフェイス信号ピン その他のインターフェイス信号ピンを表３６に示す。

【表３６】

【０２０８】 ＣＳ Ｌ−ＤＲＡＢ３８チップ選択；１ピン；Ｉ ＤＲＡＢ３８の内部レジスタは、プロセッサ２８によって読み取り及び書き込 みすることができる。このチップ選択ピンをアサートすると、ＤＲＡＢ３８チッ プは、これがプロセッサ２８のトランザクションのターゲットであることが知ら される。ＤＲＡＢ３８チップは、要求されたトランザクションを実行し、ＲＥＡ ＤＹ Ｌをアサートする。

【０２０９】 更に、図５には、ＦＸチップ５４の機能論理ブロック図が示されている。ＦＸ チップ５４の全ての内部レジスタはＮＢＵＳ２１を経てアクセスされる。ＦＸチ ップ５４は、ポートプロセッサバス制御ロジック２０２及びＭＰＯＲＴライン２ ２２の３つのビットの制御下にあるコマンド及びＸＰＡＧＥ（ＰＣＸ）レジスタ ２００を備えている。このレジスタのレジスタマップを表３７に示す。

【表３７】

【０２１０】 ＤＭＡレジスタ２０４も、ＮＢＵＳ２１に接続され、ＤＭＡ間接リストポイン タ（ＤＩＬＰ）アドレスレジスタ、ＤＭＡページアドレスレジスタ、ＤＭＡ次ペ ージレジスタ及びＤＭＡコマンドレジスタを構成する。このＤＭＡレジスタ２０ ４は、ＰＣＸレジスタ２００と共に、ＸＡＤＤＲバス２０６にアドレス（ＸＡＤ ＤＲ）を与える。ＤＭＡレジスタ２０４は、ＤＭＡ制御ロジック２１４によって 制御され、これは、マルチプレクサ２１０へも入力を供給する。

【０２１１】 ＮＢＵＳ２１は、バスデータラッチ２１６を経て、ＸＯＲロジック機能部２１ ８の一方の入力に接続され、その他方の入力はマルチプレクサ２１０の出力に接 続され、該マルチプレクサは、その入力として、論理０入力２１２と、ラッチ２ ０８を経てバス２２０に現れるＸＯＲロジック機能部２１８の出力とを受ける。 バス２２０は、３２ビットのＸＯＲされたデータと、４ビットのＸＯＲされたデ ータパリティとを供給する。

【０２１２】 ＦＸチップ５４のＣＳＲレジスタ ＦＸチップ５４のＣＳＲレジスタを表３８に示す。

【表３８】

【０２１３】 ＤＭＡエンジンレジスタ ＤＭＡエンジンレジスタを表３９及び４０に示す。

【表３９】

【表４０】

【０２１４】 レジスタの説明 ＦＸチップ５４ポートコマンド及びＸＰＡＧＥレジスタ（ＰＣＭ）（Ｒ／Ｗ） 該レジスタのビットの定義を表４１に示す。ＦＸチップ５４は、８個までのバ スマスターに対しフライＸＯＲを実行する。各バスマスターごとに１つのＰＣＸ レジスタがある。現在選択されているバスマスターは、３つのＡＲＢＷＩＮ１６ ８信号ピンを経てＦＸチップ５４に通信される。デコードされたＡＲＢＷＩＮ１ ６８の値は、それに対応するＰＣＸレジスタを選択する。

【表４１】

【０２１５】 Ｘフィールドにはいかなる値を書き込むこともでき、書き込まれた値は、読み 取りの際に返送される。

【０２１６】 ＰＣＸ ＣＭＤ−Ｂｉｔ＜１：０＞タイプ：ＲＷ ＣＭＤ＜０＞は、読み取り−ＸＯＲ−書き込み動作である。このビットがセッ トされた場合には、データ転送により、ＸＢＵＦ１０２に対する読み取り−ＸＯ Ｒ−書き込み動作が行われる。

【０２１７】 ＣＭＤ＜１＞は、バッファメモリ読み取り／書き込みラインを制御する。この ビットがセットされると、バッファメモリ読み取り動作は、ＸＢＵＦ１０２の読 み取り動作及びこれと同時のバッファ書き込み動作となる。これは、ＦＸチップ ５４が計算されたＸＯＲブロックをポートへ転送できると同時に、それらを、ポ ートにより指定されたバッファメモリのアドレスにコピーできるようにする。

【０２１８】 ＣＭＤ＜０＞及びＣＭＤ＜１＞の両方のビットがセットされた場合には、ＸＢ ＵＦ１０２からのデータが上記したようにポート及びバッファメモリに転送され る。更に、ＸＯＲビットもセットされているので、ＸＢＵＦ１０２のデータとそ れ自身又は「０」とのＸＯＲが、アクセスされているＸＢＵＦ１０２の位置へ書 き戻される。これは、ＸＢＵＦ１０２のページをクリアして、別の動作の準備を する。ＣＭＤ＜２＞は、バッファ比較動作のための継続「ＯＲ」の計算を制御す る。このビットがセットされている場合には、全てのビットのＸＯＲの結果の継 続「ＯＲ」が計算される。このビットがリセットされている場合には、継続「Ｏ Ｒ」がディスエイブルされるが、ＯＴＦバッファ比較フラグがクリアされない。 ＣＭＤ＝１００＃２である場合には、オンザフライＸＯＲ動作が行われるが、Ｘ ＢＵＦ１０２は更新されない。ＣＭＤ＝１０１＃２は、読み取り−ＸＯＲ−書き 込み動作を、バッファ比較のための継続「ＯＲ」と共に生じさせる。それにより 生じるＸＢＵＦ１０２のデータは、データバッファ間の全ての差に対するビット マップとなる。

【０２１９】 ＸＢＵＦ１０２のスレーブアドレススペースがポートコントローラにより書き 込まれそしてＮＡＤＤＲ＜３１＞＝１（ＸＯＲ動作がイネーブルされた）の場合 には、ポートによって参照される位置が更新されない。これは、バッファメモリ を伴わないポートＯＴＦバッファ比較動作を行えるようにする。これらの転送は バッファメモリ参照よりも速く完了する。ゼロ充填動作は、ＰＣＸレジスタによ ってアドレスされた読み取りデータをＮＢＵＳ２１に送出せず、ＸＲＡＭのアド レスをゼロにするだけである。

【０２２０】 ＣＭＤ＝０の場合には、何の動作も生じない。ＸＢＵＦ１０２メモリは、変更 されない。

【０２２１】 ＰＣＸ ＣＯＭＰＡＲＥ ＣＬＥＡＲ−Ｂｉｔ＜３＞タイプＲ／Ｗ１Ｃ このビット位置に１を書き込むと、ＦＸチップ５４のＣＳＲレジスタにおける 対応するＯＦＴバッファ比較結果ビットがクリアされる。ＳＣＳＩポートから読 み取るＰＣＸレジスタにおいては、このビットは、ＣＳＲ ＯＴＦバッファ比較 結果ビットと同じ状態を反映する。

【０２２２】 ＰＣＸＯに加えてＰＣＸレジスタを読み取るプロセッサ２８においては、ＣＯ ＭＰＡＲＥ ＣＬＥＡＲビットは正しい状態を反映しない。各ＰＣＸ ＯＴＦバ ッファ比較の正しい状態は、プロセッサ２８のアクセスに対しＣＳＲにおいての み見つけることができる。対応するＰＣＸレジスタを読み取るポートプロセッサ ３２は、ＣＯＭＰＡＲＥ ＣＬＥＡＲビットの正しい状態を反映する。

【０２２３】 ＰＣＸ ＸＰＡＧＥアドレス−Ｂｉｔ＜１８：９＞タイプ：ＲＷ この値は、読み取り−ＸＯＲ−書き込み動作のためにＸＢＵＦ１０２メモリへ 送られるページアドレスとして使用される。

【０２２４】 ＦＸ ＣＨＩＰ５４の制御及び状態レジスタ（ＣＳＲ）（Ｒ／Ｗ） このレジスタは、ロングワード境界においてロングワード動作で書き込まれね ばならない。このＣＳＲレジスタのビットの定義を表４２に示す。

【表４２】

【０２２５】 ＣＳＲ ＣＨＩＰ ＲＥＶＩＳＩＯＮ−Ｂｉｔ＜２：０＞タイプ：Ｒ このフィールドは、チップ改定番号を保持するために指定される。

【０２２６】 ＮＢＵＳ２１ ＰＡＲＩＴＹ ＣＨＥＣＫ ＤＩＳＡＢＬＥ−Ｂｉｔ＜３＞タ イプ：Ｒ このビットは、セットされると、ＸＢＵＦ１０２のＰＣＸレジスタへスレーブ 書き込みするためにＮＢＵＳ２１におけるパリティチェックをディスエイブルす る。セット時に、このビットは、ＮＢＵＳＰＯＲＴロジックがパリティエラー信 号をアサートするのを禁止する。これは、パリティ不良のデータがＦＸチップ５ ４のレジスタ又はＸＢＵＦ１０２のメモリへ書き込まれるのを許す。

【０２２７】 ＣＲＳ ＥＲＲＯＲ ＰＯＲＴ−Ｂｉｔ＜６：４＞タイプ：Ｒ エラーが検出されたときには、そのエラー時点のコントローラモジュール１０ のＮＢＵＳ２１のマスターの番号がこのフィールドにラッチされる。このフィー ルドの値は、ＥＲＲＯＲ ＳＵＭＭＡＲＹビットがセットされたときだけ有効と なる。

【０２２８】 ＣＲＳ ＥＲＲＯＲ ＳＵＭＭＡＲＹ−Ｂｉｔ＜７＞タイプ：Ｒ このビットは、チップエラー状態の敏速な概要を与える。このビットは、全て のエラービットの論理オアである。このビットは、ＥＲＲ Ｌピンの状態を反映 する。この信号は、ＮＢＵＳ２１の裁定ロジックを禁止するのに使用でき、エラ ー状態が失われる前にプロセッサ２８の制御プロセッサがチップをアクセスでき るようにする。

【０２２９】 ＣＳＲ ＸＢＵＦ １０２ ＳＬＡＶＥ ＰＡＲＩＴＹ ＥＲＲＯＲ−Ｂｉｔ ＜８＞タイプ：Ｗ１Ｃ ＦＸチップ５４のＸＢＵＦ１０２のポートロジックがＸＢＵＦ１０２のスレー ブ読み取り動作においてパリティエラーを検出したときに、このビットがアサー トされる。このビットは、１を書き込んだときにクリアされる。

【０２３０】 ＣＲＳ ＮＢＵＳ２１ ＰＡＲＩＴＹ ＥＲＲＯＲ−Ｂｉｔ＜９＞タイプ：Ｗ １Ｃ ＦＸチップ５４のＮＢＵＳ２１のポートロジックが、ＦＸチップ５４のスレー ブレジスタの書き込み又はＸＢＵＦ１０２メモリのスレーブ書き込みにおいてパ リティエラーを検出したときに、このビットがアサートされる。このビットは、 １が書き込まれたときにクリアされる。

【０２３１】 ＣＲＳ ＮＢＵＳ２１ ＴＩＭＥＯＵＴ ＥＲＲＯＲ−Ｂｉｔ＜１０＞タイプ ：Ｗ１Ｃ このビットは、ＦＸチップ５４により開始されたＤＭＡ転送が時間切れ周期内 にメモリから転送確認応答を受け取らないときにアサートされる。これは、不良 メモリアドレス又はハードウェア欠陥によるものである。このビットをセットし そしてバスサイクルを終了することにより、エラー状態を収集するようにプロセ ッサ２８のアクセスを行うことができる。このビットは、１が書き込まれたとき にクリアされる。

【０２３２】 ＣＳＲ ＸＢＵＦ１０２ ＭＡＳＴＥＲ ＰＡＲＩＴＹ ＥＲＲＯＲ−Ｂｉｔ ＜１１＞タイプ：Ｗ１Ｃ ＦＸチップ５４がＮＢＵＳ２１のマスターである（ＤＭＡ動作）間にＦＸチッ プ５４のＸＢＵＦ１０２のポートロジックがＸＢＵＦ１０２の読み取りにおいて パリティエラーを検出したときに、このビットがアサートされる。このビットは １が書き込まれたときにクリアされる。

【０２３３】 ＣＳＲ ＮＢＵＳ ２１ ＭＡＳＴＥＲ ＰＡＲＩＴＹ ＥＲＲＯＲ−Ｂｉｔ ＜１２＞タイプ：Ｗ１Ｃ ＦＸチップ５４がＮＢＵＳ２１のマスターである（ＤＭＡ動作）間にＦＸチッ プ５４のＮＢＵＳ２１のポートロジックがＮＢＵＳ２１の読み取り動作において パリティエラーを検出したときに、このビットがアサートされる。このビットは １が書き込まれたときにクリアされる。

【０２３４】 ＣＳＲ ＮＢＵＳ２１ ＴＩＭＥＯＵＴ ＶＡＬＵＥ−Ｂｉｔ＜１８：１３＞ タイプ：ＲＷ このフィールドは、ＮＢＵＳ２１のＤＭＡトランザクション時間切れ値を指定 する。この値は、ＮＢＵＳ２１の時間切れ周期をセットする。ＦＸチップ５４が マスターモードＮＢＵＳ２１動作（ＤＭＡ）をスタートするたびに、トランザク ション時間切れカウンタにこの値がロードされる。トランザクション時間切れカ ウンタは、ＢＣＬＫレートの１／４でカウントダウンされる。トランザクション 確認を受け取る前にカウンタがゼロに達した場合に、ＮＢＵＳ２１のＴＩＭＥＯ ＵＴ ＥＲＲＯＲビットがセットされる。

【０２３５】 このフィールドは０に初期化され、これは、ＦＸチップ５４によるＤＭＡ時間 切れチェックがないことを意味する。このフィールドは、ＤＭＡ ＮＢＵＳ２１ の時間切れを生じさせるためには非ゼロ値に初期化する必要がある。

【０２３６】 ＤＭＡ ＢＵＦＦＥＲ ＣＯＭＰＡＲＥ−Ｂｉｔ＜１９＞タイプ：Ｗ１Ｃ このビットは、ＤＭＡバッファ比較動作の結果を指示する。バッファ比較動作 は、ＸＯＲエンジンからの全てのビット出力の継続「ＯＲ」を計算するＤＭＡ ＸＯＲ動作に他ならない。この継続「ＯＲ」の結果は、このレジスタビットに反 映される。このビットは、非ゼロ結果が計算されたときにセットされる。セット されると、バッファ比較データは終了となる。ＤＭＡページアドレスレジスタ及 びＤＭＡインデックスレジスタの状態は、差の位置を指示する。ＩＲＱ Ｌピン もアサートされる。

【０２３７】 このビットは、１が書き込まれたとき、又は新たなバッファ比較ＤＭＡがスタ ートされたときにクリアされる。

【０２３８】 ＣＳＲ ＤＭＡ ＡＣＴＩＶＥ ＳＴＡＴＵＳ−Ｂｉｔ＜２０＞タイプ：Ｒ このビットがセットされると、ＦＸチップ５４の内部ＤＭＡエンジンが現在ビ ジーであることを指示する。アサート時には、ＤＭＡ ＣＯＭＭＡＮＤ及びＤＩ ＬＰレジスタが書き込まれてはならない。

【０２３９】 ＣＳＲ ＤＭＡ ＣＯＭＰＬＥＴＥ ＳＴＡＴＵＳ−Ｂｉｔ＜２１＞タイプ： Ｗ１Ｃ このビットがセットされると、ＦＸチップ５４の内部ＤＭＡエンジンがＤＭＡ 動作を完了したことを指示する。このビットは、ＤＭＡ動作中にエラーが生じた ときにはアサートされない。このビットは、ＤＭＡバッファ比較動作が終了した ときには、その終了がバッファの欠陥比較によるものであっても、アサートされ る。このビットは、１が書き込まれたときにクリアされる。

【０２４０】 ＣＳＲ ＩＮＴＲ ＳＴＡＴＵＳ−Ｂｉｔ＜２２＞タイプ：Ｗ１Ｃ このビットは、ＩＲＱ Ｌピンの状態を反映する。これがセットされると、割 り込み要求がプロセッサ２８にアサートされる。

【０２４１】 ＦＸチップ５４は、このレジスタのいずれかのＥＲＲＯＲビットがセットされ たときには、もし可能であれば、ＤＭＡ完了状態に基づいて、割り込みを発生す る。

【０２４２】 このビットは、割り込みを生じるエラーがクリアされたときにクリアされる。 又、これは、プロセッサ２８への割り込み要求をリセットする。

【０２４３】 ＣＳＲ ＩＮＴＲ ＥＮＡＢＬＥ−Ｂｉｔ＜２３＞タイプ：ＲＷ このビットをセットすると、プロセッサ２８へのＩＲＱ Ｌラインがイネーブ ルされる。リセットされた場合には、ＩＲＱ Ｌラインは常にリセットである。 又、このビットは、ＩＮＴＲ ＳＴＡＴＵＳビットがエラーの際にセットされな いようにする。

【０２４４】 ＯＴＦ ＢＵＦＦＥＲ ＣＰＭＰＡＲＥ−Ｂｉｔ＜３１：２４＞タイプ：Ｒ これらのビットは、オンザフライ（ＯＴＦ）バッファ比較動作の結果を指示す る。ＯＴＦバッファ比較動作は、ＰＣＸレジスタにバッファ比較コマンドが書き 込まれたときに開始される。ポートインターフェイスチップ（ポートプロセッサ ３２、３４）は、バッファメモリに対して通常のデータ転送を行う。ＦＸチップ ５４は、転送されたデータのオンザフライＸＯＲからの全てのビット結果と、Ｐ ＣＸレジスタに指定されたＸＢＵＦ１０２のＸＰＡＧＥとの継続「ＯＲ」を計算 する。ＯＴＦバッファ比較動作に続いてセットされた場合には、その差が検出さ れる。

【０２４５】 このフィールドのビットは、読み取り専用の状態ビットである。その関連ＰＣ Ｘレジスタに制御／リセットが含まれる。

【０２４６】 ＦＸ ＣＨＩＰ ５４ ＤＭＡ ＩＮＤＩＲＥＣＴ ＬＩＳＴ ＰＯＩＮＴＥ Ｒ ＲＥＧＩＳＴＥＲ（ＤＩＬＰ）（Ｒ／Ｗ） このレジスタの定義を表４３に示す。

【表４３】

【０２４７】 ＤＭＡ間接リストページアドレス−Ｂｉｔ＜３１：９＞タイプ：ＲＷ このフィールドの値は、ＤＭＡページアドレス値のリストが読み取られるペー ジアドレスを指定する。

【０２４８】 リストオフセット−Ｂｉｔ＜８：２＞タイプ：ＲＷ このリストオフセットには、ＤＭＡ間接リストページアドレスに対する初期オ フセットを書き込むことができる。この値は、各々のページアドレス値のフェッ チに続いて、リスト内の次のロングワードを指すように増加される。ＤＩＬＰレ ジスタに書き込まれた全てのアドレス値は、ロングワード整列値でなければなら ない。リストは、ページの境界を横断することはできない。リストのオフセット は、リストページアドレスフィールドへの桁上げを発生しない。ページの横断が 生じた場合には、リストオフセットが０へとロールオーバーする。エラーにはフ ラグが立たない。

【０２４９】 ＦＸ ＣＨＩＰ５４ ＤＭＡ ＢＰＡＧＥ及びＸＰＡＧＥ ＡＤＤＲＥＳＳ ＲＥＧＩＳＴＥＲ（ＤＡＤＤＲ）（Ｒ） このレジスタのビットの定義を表４４に示す。

【表４４】

【０２５０】 ＤＭＡ ＸＰＡＧＥ−Ｂｉｔ＜９：０＞タイプ：Ｒ このフィールドは、現在ＤＭＡ ＸＢＵＦ１０２のページアドレス値を保持す る。

【０２５１】 ＤＭＡ ＢＵＦＦＥＲ ＰＡＧＥ−Ｂｉｔ＜３１：１０＞タイプ：Ｒ このフィールドは、現在ＤＭＡバッファページアドレス値、ビット３０：９を 保持する。ページアドレスフィールドがＮＢＵＳ２１及びＸＢＵＦ１０２のアド レスに対するものである場合のマッピングを表４５に示す。

【表４５】

【０２５２】 これらのレジスタは、読み取り／書き込み可能なレジスタではない。これらは ＤＭＡのスタート時に形成される。実際のバッファページアドレスは、オペレー タがバッファメモリにロードする（間接的なＤＩＬＰアドレスにおいて）アドレ スを１ビット右へシフトしたものであることに注意されたい。

【０２５３】 ＦＸ ＣＨＩＰ ５４ ＤＭＡ ＣＯＭＭＡＮＤ ＲＥＧＩＳＴＥＲ（ＤＣＭ Ｄ）（Ｒ／Ｗ） このレジスタに非ゼロのＤＭＡコマンドを書き込むと、ＤＭＡ動作が開始され る。ＤＩＬＰレジスタには、バッファメモリのページリストのスタートアドレス が予め書き込まれていなければならない。このレジスタを表４６に示す。

【表４６】

【０２５４】 ＤＣＭＤ ＬＡＳＴ ＰＡＧＥ ＯＦＦＳＥＴ−Ｂｉｔ＜８：２＞タイプ：Ｒ Ｗ このフィールドの値は、ＤＭＡ動作が完了するところのその動作の最終ページ に対するオフセットをセットする。ここに書き込まれるインデックスは、ＤＭＡ の最後のロングワードとなる。ＤＭＡのページカウントがゼロであって、最終ペ ージを指示する場合には、この値が、ＤＭＡページインデックスカウンタ値と比 較される。もし等しいと、ＤＭＡは終了となる。

【０２５５】 ＤＣＭＤ ＤＭＡ ＰＡＧＥ ＣＯＵＮＴ−Ｂｉｔ＜１５：９＞タイプ：ＲＷ このフィールドには、ＤＭＡ動作が及ぶページ数が書き込まれる。この数は、 ＤＭＡがスタートしたときに減少され、そして各ページの開始にも減少される。 値１は、ＤＭＡ動作を単一ページに限定させ、２は２ページからデータを転送さ せ、等々となる。値が０のときは、最終ページが作用される。

【０２５６】 このレジスタは０を通して減少することはない。このフィールドに０が書き込 まれた場合には、ＤＭＡが単一のページのみとなり、１の値が書き込まれた場合 と全く同じである。

【０２５７】 ＤＣＭＤ ＤＭＡ ＩＮＤＥＸ ＣＯＵＮＴ−Ｂｉｔ＜２４：１８＞タイプ： ＲＷ このフィールドは、ＤＭＡエンジンのページインデックスカウンタへの読み取 りアクセスを与える。この値は、診断テストのために読み取ることができ、バッ ファ比較動作で相違が見つかるページに対するインデックスを決定する。

【０２５８】 ＤＭＡ動作は、非ページ整列位置で開始することができる。このフィールドに 非ゼロ値を書き込むと、ＤＭＡ動作の第１ページに対する初期ページオフセット がセットされる。

【０２５９】 ＤＣＭＤ ＣＭＤ−Ｂｉｔ＜３１：２８＞タイプ：ＲＷ ＣＭＤフィールドは、実行されるべき動作の形式を決定する。これについては 表４７に示す。

【表４７】 注：バッファ比較コマンドは、得られたＸＯＲをＸＢＵＦ１０２へ書き戻すもの ではない。ゼロコマンドＮＢＵＳ２１読み取り動作は、ＸＢＵＦ１０２のスペー スをアドレスすることができる。これは、バッファメモリサイクルのオーバーヘ ッドをトランザクションから除去する。

【０２６０】 オンザフライＸＯＲ ＸＯＲバッファの信号発生をセットアップするために、ＦＸチップ５４のＰＣ Ｘｎレジスタへの単一の書き込みが要求される。ＰＣＸｎ：ＣＭＤ＜０＞をセッ トすると、ＸＯＲエンジンがイネーブルされる。同様の番号のバスマスターから のその後のコントローラモジュール１０の装置バス６２のデータトランザクショ ンは、ＸＢＵＦへの読み取り−ＸＯＲ−書き込み動作を開始する。データトラン ザクションは、全てＮＡＤＤＲ＜３１＞＝１の転送である。従って、全てのバッ ファメモリアドレススペースは二重マップされる。ＮＡＤＤＲ＜３１＞は、全て のＰＣＸコマンドを認定するのに使用される。ＳＣＳＩ書き込み動作の場合は、 ポートプロセッサ３２は、ターゲット選択の後であって、書き込みデータＤＭＡ 動作をスタートする前に、それらのＰＣＸｎレジスタを書き込む。

【０２６１】 再選択を伴うＳＣＳＩディスク読み取り動作の場合には、ポートプロセッサ３ ２は、そのＰＣＸレジスタを、再選択時に、読み取りデータＤＭＡ動作の前に、 書き込む。

【０２６２】 ＦＸチップ５４は、ページインデックスカウントを追跡せず、ポートプロセッ サ３２が完全なバッファアドレスを与える。従って、ＦＸチップ５４は、バッフ ァ転送の完了を追跡しない。オンザフライＸＯＲ動作を実行する間のＦＸチップ ５４からプロセッサ２８への唯一の割り込みは、エラー検出の場合である。

【０２６３】 ＦＸチップ５４は、ＸＢＵＦ１０２の読み取り、バッファの書き込み及びＸＢ ＵＦ１０２のクリアを単一のメモリアクセスサイクルで行うことができる。ＰＣ Ｘｎ：ＣＭＤ＜０＞もセットされ、ＸＢＵＦ１０２のデータとそれ自身とのＸＯ ＲがＸＢＵＦ１０２の位置へ書き戻されて、その位置をクリアする。

【０２６４】 ＰＣＸｎ：ＣＭＤ＝０１１＃２でありそしてＸＢＵＦ１０２のアドレススペー スへの参照がなされた場合には、メモリ書き込み動作は行われない。

【０２６５】 ＤＭＡ動作 ＦＸチップ５４は、単一のＤＭＡエンジンを有している。このエンジンは、バ ッファメモリのリストからバッファポインタを読み取る。リストの位置は、ＦＸ チップ５４のＤＭＡ間接リストポインタレジスタへ書き込まれた値によって定め られる。ＤＭＡコマンドレジスタ（ＤＣＭＤ）がいったん書き込まれると、ＤＭ Ａエンジンは、リストにおける第１ポインタの単一ロングワード「フェッチ」を 実行する。

【０２６６】 多ページのＤＭＡ動作を行えるようにするために、ＤＭＡをチェーン接続する 方法が提供される。ページインデックスカウンタがロールオーバーし（ページを 横断し）そしてＤＭＡページカウントがゼロに達しないときには、単一のロング ワードＤＭＡ「フェッチ」動作が開始される。ＤＭＡ ＤＩＬＰレジスタによっ て指示されたバッファメモリ位置がフェッチされて、ＤＭＡページアドレスレジ スタにコピーされる。ＤＭＡページカウントがゼロに到達すると、それ以上のＤ ＭＡ「フェッチ」動作は登録されない。ＤＭＡ最終ページオフセットがＤＭＡイ ンデックスカウントに等しくなると（これらは両方ともＤＣＭＤレジスタに見ら れる）、それ以上のＤＭＡは要求されない。

【０２６７】 ＤＭＡ動作は、ロングワード境界においてスタートすることができる。ＤＣＭ ＤレジスタのＤＭＡインデックスカウントフィールドには、第１ページに対する 最初のロングワードオフセットを書き込むことができる。ＤＭＡ動作は、最後の ページに対するロングワードオフセットで停止することができる。

【０２６８】 ゼロ充填動作 ＸＢＵＦ１０２は、ＤＭＺを開始するか又はＰＣＸ動作によってゼロ化、即ち クリアすることができる。ＤＭＡでＸＢＵＦ１０２をゼロ充填するために、ＤＩ ＬＰ及びバッファメモリに正しいアドレスがセットアップされた後にＤＣＭＤレ ジスタに「１０００」コマンドが書き込まれる。アドレスはバッファメモリ即ち ＸＢＵＦ１０２を選択することができる。ＣＳＲ ＤＭＡ ＣＯＭＰＬＥＴＥは ゼロ充填終了時にアサートされる。

【０２６９】 ＰＣＸ動作でＸＢＵＦ１０２をゼロ充填するために、「０１１」のＰＣＸコマ ンドがＰＣＸレジスタに書き込まれる。これは、ＸＢＵＦ１０２のページアドレ スによって指示されたＸＢＵＦ１０２メモリをクリアする（インデックスは、Ｎ ＢＵＳ２１のアドレスから得られる）。

【０２７０】 ＤＭＡコピー動作 ＤＣＭＤレジスタに書き込まれた「０００１」のコマンドは、バッファメモリ からＸＢＵＦ１０２へのコピーを開始する。「００１０」のコマンドは、ＸＢＵ Ｆ１０２からバッファメモリへのコピーを開始する。ＣＳＲ ＤＭＡ ＣＯＭＰ ＬＥＴＥは、ＤＭＡコピーが終了したときにアサートされる。

【０２７１】 バッファ比較動作 バッファ比較は、ＤＭＡ又はＰＣＸ動作によって開始することができる。「０ １００」のＤＭＡコマンドは、バッファメモリにおけるデータと、ＤＩＬＰ間接 ポインタに設定されたＸＢＵＦ１０２のアドレスとを比較する。比較に差がある と、ＣＳＲ ＢＵＦＦＥＲ ＣＯＭＰＡＲＥがアサートされ、ＩＲＱ Ｌがアサ ートされる。

【０２７２】 「１００」のＰＣＸコマンドは、ＸＢＵＦ１０２のデータを、ＮＢＵＳ２１に 現在あるデータと比較する（ＮＢＵＳ２１の読み取り又は書き込みにより）。更 に、「１０１」のコマンドは、比較に加えて、そのビット差をＸＢＵＦ１０２へ 書き込む。比較に差があると、ＰＣＸ ＣＯＭＰＡＲＥ ＣＬＥＡＲ及びＣＳＲ ＯＴＦ ＢＵＦＦＥＲ ＣＯＭＰＡＲＥ（ｘ）がセットされる。

【０２７３】 ＮＢＵＳ２１ポートインターフェイス信号ピン バッファ付きのポートプロセッサ３２のバス（ＮＢＵＳ２１）ポートには、表 ４８の装置信号ピンが取り付けられる。バスは、アドレス／データマルチプレク ス式のものである。

【表４８】 ＤＡＬ＜３１：０＞Ｈ−ＮＢＵＳ２１データ／アドレスライン、３２ピン、Ｉ ／Ｏ： マルチプレクスされた７１０バスデータ／アドレスピンである。 ＤＰ＜３：０＞Ｈ−ＮＢＵＳ２１データパリティライン、４ピン、Ｉ／Ｏ： ７１０バスからの奇数バイトデータパリティラインである。 ＳＩＺ＜１：０＞Ｈ−ＮＢＵＳ２１ ＳＩＺｅライン、２ピン、Ｉ／Ｏ： こ れは、バストランザクションの長さを指示する。ＦＸチップ５４は、ロングワー ドスレーブアクセス（ＳＩＺ＝００）のみを受け入れ、バーストＤＭＡ転送（Ｓ ＩＺ＝１１）のみを実行する。００及び１１以外のＳＩＺの全てのバス転送は、 無視される。 ＴＳ Ｌ−ＮＢＵＳ２１転送スタートライン、１ピン、Ｉ／Ｏ： これは、バ ッファ付きのポートプロセッサ３２のバスＴＳ／ラインである。このラインは、 転送がスタートしそして有効アドレス及び制御ラインがバスにおいてアサートさ れたことを指示する。 ＴＩＰ Ｌ−ＮＢＵＳ２１転送進行中ライン、１ピン、Ｉ／Ｏ： これは、ポ ートプロセッサ３２のバスＴＩＰ／ラインである。 ＴＡ Ｌ−ＮＢＵＳ２１転送確認、＃１ピン、Ｉ／Ｏ： これは、ポートプロ セッサ３２のバスＴＡ／ラインである。 ＴＥＡ Ｌ−ＮＢＵＳ転送エラー確認ライン、１ピン、Ｉ／Ｏ： これは、ポ ートプロセッサ３２のバスＴＥＡ／ラインである。 ＣＳ Ｌ−ＮＢＵＳ２１スレーブチップ選択、１ピン、Ｉ： これは、スレー ブレジスタのアクセスチップ選択入力である。 ＸＣＳ Ｌ−ＮＢＵＳ２１ ＸＢＵＦ１０２スレーブチップ選択、１ピン、Ｉ ： これは、ＸＢＵＦ１０２アクセス用のチップ選択である。 ＭＥＭＷＲ Ｌ−バッファメモリ読み取り／書き込みライン、１ピン、ＯＵＴ ： ＦＸチップ５４は、ポートプロセッサ３２のバスの読み取り／書き込みライ ンをバッファメモリへバッファする。これは、ＸＢＵＦ１０２の位置が読み取ら れるのと同じ転送においてＦＸチップ５４がバッファメモリを書き込みできるよ うにする。 ＡＲＢＷＩＮ＜２：０＞Ｈ−ＮＢＵＳ２１マスターポート、３ピン、Ｉ／Ｏ： これは、ＮＢＵＳ２１のマスターに対する裁定の現在の勝者である。

【０２７４】 ＸＢＵＦ１０２ポートインターフェイス信号ピン ＸＢＵＦ１０２の高速スタティックＲＡＭ装置には、表４９に示す装置信号ピ ンが取り付けられる。

【表４９】 ＸＤ＜３１：０＞−ＸＢＵＦ１０２データライン、３２ピン、Ｉ／Ｏ： これ らラインは、ＸＢＵＦ１０２のＲＡＭのデータピンに接続される。 ＸＤＰ＜３：０＞−ＸＢＵＦ１０２データパリティライン、４ピン、Ｉ／Ｏ： これらラインは、ＸＢＵＦ１０２のＲＡＭのパリティデータピンに接続される。 奇数バイトパリティが全てのＸＢＵＦ１０２データと共に記憶される。奇数バイ トパリティはＸＢＵＦ１０２の全ての読み取り動作においてチェックされる。 ＸＡＤＤＲ＜１８：２＞−ＸＢＵＦ１０２アドレスライン、１７ピン、ＯＵＴ ： ＸＰＡＧＥは５１２バイトページに分割される。これらのラインは、アドレ ス値をＸＢＵＦ１０２のＲＡＭチップへと駆動する。３２Ｋｘ９個の装置の場合 には、ＸＡＤＤＲ＜１６：２＞ピンが使用され、又は１２８Ｋｘ９個の装置の場 合には、ＸＡＤＤＲ＜１８：７＞ピンを設けることができる。 ＸＡＤＤＲ ＩＮＶ＜１８：１７＞−ＸＢＵＦ１０２アドレス反転ライン、２ ピン、ＯＵＴ： これらのラインは、１２８Ｋｘ９ではなくて更に別の３２Ｋｘ ９個の装置へと拡張するために設けられている。 ＸＷＥ−ＸＢＵＦ１０２書き込みイネーブル、１ピン、ＯＵＴ： このライン は、ＸＢＵＦ１０２のＲＡＭ書き込みイネーブル（ＷＥ Ｌ）ラインを駆動する ものである。 ＸＯＥ＜１：０＞−ＸＢＵＦ１０２出力イネーブルライン、２ピン、ＯＵＴ： このＸＯＥラインは、ＸＢＵＦ１０２のＲＡＭの出力イネーブル（ＯＥ Ｌ）ラ インを駆動する。３２Ｋｘ９個のＳＲＡＭ装置を用いると、ＦＸチップ５４は、 ２又は４のサブバンク、即ちＸＢＵＦ１０２の１２８Ｋバイト（２５６ページ） 又は２５６Ｋバイト（５１２ページ）を駆動することができる。１２８Ｋｘ９個 のＳＲＡＭ装置を用いると、ＦＸチップ５４は、ＸＢＵＦ１０２の１Ｍバイト即 ち２０４８ページまでを駆動することができる。

【０２７５】 ポートプロセッサ２８のインターフェイス信号ピン ポートプロセッサ２８のインターフェイス信号ピンを表５０に示す。又、ＪＴ ＡＧ信号ピンを表５１に示す。

【表５０】

【表５１】

【０２７６】 ＮＢＵＳ２１のパリティエラー ＮＢＵＳ２１は、奇数バイトデータパリティを有する。ＦＸチップ５４は、Ｎ ＢＵＳ２１の全てのデータ転送においてデータパリティをチェックする。

【０２７７】 ＸＢＵＦ１０２のパリティエラー ＸＢＵＦ１０２のポートは、ＸＢＵＦ１０２の出て行く書き込みデータのパリ ティをチェックする。不良パリティが書き込まれた場合には、ＣＳＲにおいてパ リティエラーにフラグが立てられる。このパリティチェックは、ＮＢＵＳ２１の パリティチェックディスエイブルビットをＣＳＲにおいてセットすることにより ディスエイブルすることができる。

【０２７８】 ＸＯＲ型の動作中に、ＦＸチップ５４は、ＸＢＵＦ１０２のバイトパリティを 計算しなければならない。ＸＢＵＦ１０２のポートは、ＸＯＲ型の全ての動作に おいて奇数バイトパリティを計算する。

【０２７９】 ＸＢＵＦ１０２の全ての読み取り動作においてパリティがチェックされる。こ れは、ＸＯＲ型の全ての動作においてパリティが再計算されるために必要とされ る。

【０２８０】 内部パリティ ＸＢＵＦ１０２の読み取り動作において、パリティはＦＸチップ５４に通され る。読み取り動作にパリティエラーがあった場合には、ＣＳＲにおいてビットに フラグが立てられ、そしてその不良パリティをもつデータがＮＢＵＳ２１から消 される。

【０２８１】 以上、本考案の原理を特定の装置について説明したが、これらの説明は単なる 例示に過ぎず、本考案の範囲を限定するものではないことを理解されたい。

【図面の簡単な説明】

【図１】本考案の好ましい実施例による記憶装置用のコ
ントローラモジュールを示す詳細な論理ブロック図であ
る。

【図２】図１に個々に示す一対の密接に結合された記憶
装置用コントローラモジュールの全体的な論理ブロック
図で、デュアルコントローラ構成における各コントロー
ラの各キャッシュモジュールを示すと共に、それらの間
のコントローラ間通信を示す図である。

【図３】図２に示す密接に結合された記憶装置用コント
ローラモジュール及び各々のキャッシュモジュールの簡
単な論理ブロック図で、記憶装置用コントローラモジュ
ールと多数のコンピュータ大量記憶装置のバスとの接続
を示す図である。

【図４】図１及び図２の記憶装置用コントローラモジュ
ール及びキャッシュモジュールのダイナミックランダム
アクセスメモリ（ＤＲＡＭ）コントローラ及びアービタ
（ＤＲＡＢ）集積回路チップを示す機能的論理ブロック
図である。

【図５】図１の記憶装置用コントローラモジュールのＦ
Ｘチップの簡単な論理図及びレジスタマップである。

【図６】図１の記憶装置用コントローラモジュールの書
き込み診断レジスタ０を示す図である。

【図７】図１の記憶装置用コントローラモジュールの書
き込み診断レジスタ１を示す図である。

【図８】図１の記憶装置用コントローラモジュールの読
み取り診断レジスタ０を示す図である。

【図９】図１の記憶装置用コントローラモジュールの読
み取り診断レジスタ１を示す図である。

【符号の説明】

１０ コントローラモジュール１２ ホストインターフ
ェイス１４ 装置ポート１６ ＩＢＵＳデータライン１
８ ＩＢＵＳアドレスライン１９ ＩＢＵＳ２０ ＮＢ
ＵＳデータライン２２ ＮＢＵＳアドレスライン２１
ＮＢＵＳ２４ ＭＢＵＳ２６ ＣＤＡＬバス２８ プロ
セッサ３０ ＤＲＡＭバッファ３８ ＤＲＡＢ４０ コ
ードカード４４ Ｉ／Ｄキャッシュ４６ ジャーナルＲ
ＡＭ４８ ＤＵＡＲＴ５０ タイマー５４ ＦＸチップ
５６ ＤＭＡエンジン

───────────────────────────────────────────────────── フロントページの続き (72)考案者 ジェームズ ピー ジャクソン アメリカ合衆国 コロラド州 80918 コ ロラド スプリングス ワイルドウッド ドライヴ 2102 (72)考案者 ロジャー エル オーキー アメリカ合衆国 コロラド州 80908 コ ロラド スプリングス グレン ドライヴ ウェスト パイン ロード 14105 (72)考案者 リチャード ジー ブレイム アメリカ合衆国 コロラド州 80132 モ ニュメント サウス パーク ドライヴ 1270 (72)考案者 ロナルド エイチ マックリーン アメリカ合衆国 コロラド州 80106 エ ルバート マンフィー ロード 12900 (72)考案者 マイケル ディー ウォーカー アメリカ合衆国 コロラド州 80903 コ ロラド スプリングス イースト ウィラ メッテ アベニュー 219 (72)考案者 トーマス エフ フェイヴァ アメリカ合衆国 コロラド州 80919 コ ロラド スプリングス サイレント レイ ン ドライヴ 2327 (72)考案者 トーマス ジーン アダムス アメリカ合衆国 コロラド州 80831 ペ イトン ブラックスミス ドライヴ 17710

Claims (10)

【実用新案登録請求の範囲】
1. 【請求項１】 複数のコンピュータ大量記憶装置に作動
   的に接続された第１及び第２のコントローラモジュール
   を具備し、第１のコントローラモジュールは上記複数の
   コンピュータ大量記憶装置の第１サブセットを制御し、
   そして第２のコントローラモジュールは上記複数のコン
   ピュータ大量記憶装置の第２サブセットを制御し、更
   に、上記第１と第２のコントローラモジュール間で通信
   し、上記第１コントローラモジュールの存在を上記第２
   コントローラモジュールに指示すると共に、上記第２コ
   ントローラモジュールの存在を上記第１コントローラモ
   ジュールに指示するための第１信号ラインを具備し、更
   に、上記第１と第２のコントローラモジュールを相互接
   続する通信チャンネルを具備し、上記第１及び第２のコ
   ントローラモジュールは、上記第１信号ライン上のコン
   トローラ存在信号に応答して、上記第１と第２のコント
   ローラモジュール間でこの通信チャンネルを経て通信を
   行えるようにし、そして更に、上記第１と第２のコント
   ローラモジュールを結合する第２の信号ラインと、上記
   第２コントローラモジュールが機能不良を生じたという
   上記通信チャンネル上の指示に応答して上記第１コント
   ローラモジュールが上記第２コントロータモジュールを
   機能的にディスエイブルできるようにする手段と、上記
   第１コントローラモジュールが上記複数のコンピュータ
   大量記憶装置の上記第２サブセットをロック解除してそ
   の制御を引き受ける手段と、適切に機能しているときの
   各コントローラモジュールが、適切に機能しているとき
   の他のコントローラモジュールに対応する大量記憶装置
   の内容を攪乱しないよう防止する手段とを具備すること
   を特徴とするコンピュータ大量記憶装置の制御システ
   ム。
2. 【請求項２】 各々の第１データ路によって上記第１及
   び第２のコントローラモジュールに作動的に接続された
   第１及び第２のデータキャッシュモジュールを更に具備
   し、これらの第１及び第２のデータキャッシュモジュー
   ルは、更に、上記第１及び第２のコントローラモジュー
   ルを各々上記第２及び第１のデータキャッシュモジュー
   ルに作動的に接続するための別の第２データ路を有し、
   上記第１のコントローラモジュールは、更に、上記複数
   のコンピュータ大量記憶装置の上記第２サブセットの制
   御を引き受けるときに上記第２データ路によって上記第
   ２データキャッシュモジュールに作動的に接続される請
   求項１に記載のコンピュータ大量記憶装置の制御システ
   ム。
3. 【請求項３】 上記第１及び第２の信号ラインと上記通
   信チャンネルは、上記第１及び第２のコントローラモジ
   ュールが電気的に結合されるバックプレーンを構成し、
   上記通信チャンネルは非同期通信チャンネルである装置
   コントローラを備え、該非同期通信チャンネルは第１及
   び第２の単一方向性通信ラインより成り、上記コンピュ
   ータ大量記憶装置の制御システムは、第１及び第２の送
   信クリア信号ラインを更に備えた請求項１に記載のコン
   ピュータ大量記憶装置の制御システム。
4. 【請求項４】 複数のコンピュータ大量記憶装置に作動
   的に接続される第１及び第２のコントローラモジュール
   を具備し、第１のコントローラモジュールは上記複数の
   コンピュータ大量記憶装置の第１サブセットを制御し、
   そして第２のコントローラモジュールは上記複数のコン
   ピュータ大量記憶装置の第２サブセットを制御し、そし
   て更に、上記第１と第２のコントローラモジュールを相
   互接続する複数の通信ラインを具備し、これら通信ライ
   ンは、上記第１と第２のコントローラモジュール間に構
   成及び動作情報を与えるものであり、更に、これら通信
   ラインは、上記コントローラモジュールのいずれか一方
   によってアサートされて上記コントローラモジュールの
   他方を、該他方のコントローラモジュールからの機能不
   良指示に応答して作動的にディスエイブルするためのコ
   ントローラモジュールディスエイブルラインを備え、更
   に、上記第１のコントローラモジュールが、上記コント
   ローラモジュールディスエイブルラインをアサートする
   ことにより、機能不良の第２コントローラモジュールを
   作動的にディスエイブルできるようにする手段と、上記
   第１のコントローラモジュールが、更に、上記複数のコ
   ンピュータ大量記憶装置の上記第２サブセットへのアク
   セス及びその制御を引き受けるようにする手段とを備え
   たことを特徴とする欠陥許容式のコンピュータ大量記憶
   装置用制御装置。
5. 【請求項５】 各々の第１データ路によって上記第１及
   び第２のコントローラモジュールに作動的に接続された
   第１及び第２のデータキャッシュモジュールを更に具備
   し、これらの第１及び第２のデータキャッシュモジュー
   ルは、更に、上記第１及び第２のコントローラモジュー
   ルを各々上記第２及び第１のデータキャッシュモジュー
   ルに作動的に接続するための別の第２データ路を有し、
   上記第１のコントローラモジュールは、更に、上記複数
   のコンピュータ大量記憶装置の上記第２サブセットの制
   御を引き受けるときに上記第２データ路によって上記第
   ２データキャッシュモジュールに作動的に接続される請
   求項４に記載の欠陥許容式のコンピュータ大量記憶装置
   用制御装置。
6. 【請求項６】 複数のコンピュータ大量記憶装置に作動
   的に接続される第１及び第２のコントローラモジュール
   を具備し、第１のコントローラモジュールは上記複数の
   コンピュータ大量記憶装置の第１サブセットを制御し、
   そして第２のコントローラモジュールは上記複数のコン
   ピュータ大量記憶装置の第２サブセットを制御し、そし
   て更に、上記第１と第２のコントローラモジュールを相
   互接続する通信媒体を具備し、この通信媒体は、上記コ
   ントローラモジュールの一方が上記システムに含まれた
   ときにその一方のコントローラモジュールから他方のコ
   ントローラモジュールへコントローラの存在を示す指示
   信号を搬送するものであり、この通信媒体は、上記コン
   トローラ存在指示が上記第１及び第２の両コントローラ
   モジュールによって検出されたときに上記第１と第２の
   コントローラモジュール間で通信を行うための複数のコ
   ントローラモジュール通信ラインを含んでおり、更に、
   上記第１コントローラがブートしているというメッセー
   ジを上記第２コントローラに送信する手段と、第２の機
   能不良のコントローラをディスエイブルする手段と、上
   記複数のコンピュータ大量記憶装置の上記第２サブセッ
   トをロック解除し且つそこへのアクセスを得そしてロッ
   ク解除するための手段とを備えたことを特徴とするコン
   ピュータ大量記憶装置用制御システム。
7. 【請求項７】 各々の第１データ路によって上記第１及
   び第２のコントローラモジュールに作動的に接続された
   第１及び第２のデータキャッシュモジュールを更に具備
   し、これらの第１及び第２のデータキャッシュモジュー
   ルは、更に、上記第１及び第２のコントローラモジュー
   ルを各々上記第２及び第１のデータキャッシュモジュー
   ルに作動的に接続するための別の第２データ路を有し、
   上記第１のコントローラモジュールは、更に、上記複数
   のコンピュータ大量記憶装置の上記第２サブセットの制
   御を引き受けるときに上記第２データ路によって上記第
   ２データキャッシュモジュールに作動的に接続される請
   求項６に記載のコンピュータ大量記憶装置の制御システ
   ム。
8. 【請求項８】 上記複数の通信媒体は、上記第１及び第
   ２のコントローラモジュールが電気的に結合されるバッ
   クプレーンを構成し、上記通信媒体を経て上記第１と第
   ２のコントローラモジュール間で行われる通信は、非同
   期で行われる請求項６に記載のコンピュータ大量記憶装
   置の制御システム。
9. 【請求項９】 上記通信媒体は、更に、第１及び第２の
   送信クリア信号ラインを含む請求項８に記載のコンピュ
   ータ大量記憶装置の制御システム。
10. 【請求項１０】 上記一方のコントローラモジュールが
    上記他方のコントローラモジュールをいったんディスエ
    イブルすると、上記他方のコントローラモジュールが上
    記一方のコントローラモジュールを機能的にディスエイ
    ブルすることが除外される請求項６に記載のコンピュー
    タ大量記憶装置の制御システム。