KR100487407B1 - 디지탈출력보드고장안전회로 - Google Patents
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Abstract
중앙 시스템(CPU)의 제어신호를 다수의 현장기기로 출력하기 위한 디지털 출력보드에 있어서, 중앙 시스템에서 출력되는 제어신호에서 상위주소를 입력받아 기 설정된 주소와 비교하고 상기 상위주소와 일치하면 출력신호(/mybd)를 출력하는 비교기와, 중앙 시스템의 제어신호에서 하위주소를 디코딩하기 위한 디코더와, 중앙 시스템의 제어신호에서 제어 데이터를 입력받기 위한 버퍼와, 상기 비교기의 출력신호(/mybd) 발생이 검출되면 출력신호(cpa)와 그와 반전된 출력신호(/emg)를 출력하는 신호 검출부와, 상기 디코더에서 디코딩된 신호와 신호 검출부에서 출력된 신호(cpa)를 논리합(OR) 연산하는 제 1 및 제 2 오어 게이트(OR Gate)와, 상기 버퍼로부터 제어 데이터를 입력받아 래칭하고 상기 신호 검출부의 출력신호(/emg)에 따라 상기 래칭된 제어 데이터를 출력하는 제 1 및 제 2 래치부와, 상기 버퍼에서 입력받은 제어 데이터와 상기 제 1 및 제 2 래치부에서 출력되는 제어 데이터를 입력받아 상기 신호 검출부의 출력신호(/emg)에 따라 선택적으로 출력하는 제 1 및 제 2 멀티플렉서와, 상기 제 1 및 제 2 멀티플렉서에서 출력되는 데이터를 상기 제 1 및 제 2 오어 게이트의 연산 값에 따라 현장기기로 출력하는 제 3 및 제 4 래치부를 포함하여 비교기의 출력신호를 검출하여 CPU 또는 인터페이스 회로의 고장을 판단함으로써 안전사고를 미연에 예방할 수 있으며 제품의 생산공정의 효과를 높일 수 있다.
Description
본 발명은 디지탈 출력보드에 관한 것으로, 특히 디지탈 출력보드의 고장안전 회로에 관한 것이다.
일반적으로 공장자동화에 사용되는 각종장비들은 디지탈 출력보드를 이용하여 현장기기들을 원하는 상태로 운전한다. 만약, 운전중에 CPU 또는 CPU와 디지탈 출력보드사이의 인터페이스 회로에서 고장이 발생하면 현재의 모든 디지탈 출력보드는 고장 바로 직전의 출력상태를 유지한다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 디지탈 출력보드를 나타낸 블록도이다.
도 1에 도시된 바와 같이, 비교기(1)와, 디코더(2)와, 버퍼(3)와, 제 1 내지 제 4 래치부(4)(5)(6)(7)로 구성된다.
상기 비교기(1)는 CPU(도시생략)에서 출력되는 제어신호와 디지탈 출력보드가 가지고 있던 주소와 일치하는지를 비교하고, 상기 비교기(1)에서 비교된 값이 일치하면 /mybd 신호를 발생한다. 상기 /mybd 신호는 버퍼(3)를 인에이블(enable)시켜 데이터를 받아들인다.
상기 디코더(2)에서는 CPU(도시생략)으로부터 입력되는 하위주소를 디코딩하여 제 1출력(DCD1)은 제 1 및 제 2 래치부(4)(5)의 클럭 펄스로 사용되고, 제 2출력(DCD2)은 제 3 및 제 4 래치부(6)(7)의 클럭 펄스로 사용되며, 상기 제 1 내지 제 4 래치부(4)(5)(6)(7)는 버퍼(3)에서 출력된 데이터를 입력받아 현장으로 출력한다.
따라서, CPU(도시생략)에서 새로운 데이터를 디지탈 출력보드에 전송하기전에는 항상 그 상태를 유지하는 것이다.
종래 기술에 따른 디지탈 출력보드는 CPU 또는 CPU와 디지탈 출력보드의 인터페이스 장치가 고장이 날 경우 CPU로부터 새로운 데이터를 입력받지 못하므로 항상 일정한 상태를 유지해야 하나, 현장의 상태는 수시로 변하므로 어느 일정값을 유지한다는 것은 생산 공정 전체에 악영향을 미칠 수 있다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 비교기의 신호를 감지함으로써 CPU 또는 인터페이스 장치의 고장을 판단하여 디지탈 출력보드에 잔재하고 있는 안전한 데이터를 출력할 수 있는 디지탈 출력보드 고장검출회로를 제공하는데 그 목적이 있다.
본 발명은 디지탈 출력보드에 관한 것으로, 중앙 시스템(CPU)의 제어신호를 다수의 현장기기로 출력하기 위한 디지털 출력보드에 있어서, 중앙 시스템에서 출력되는 제어신호에서 상위주소를 입력받아 기 설정된 주소와 비교하고 상기 상위주소와 일치하면 출력신호(/mybd)를 출력하는 비교기와, 중앙 시스템의 제어신호에서 하위주소를 디코딩하기 위한 디코더와, 중앙 시스템의 제어신호에서 제어 데이터를 입력받기 위한 버퍼와, 상기 비교기의 출력신호(/mybd) 발생이 검출되면 출력신호(cpa)와 그와 반전된 출력신호(/emg)를 출력하는 신호 검출부와, 상기 디코더에서 디코딩된 신호와 신호 검출부에서 출력된 신호(cpa)를 논리합(OR) 연산하는 제 1 및 제 2 오어 게이트(OR Gate)와, 상기 버퍼로부터 제어 데이터를 입력받아 래칭하고 상기 신호 검출부의 출력신호(/emg)에 따라 상기 래칭된 제어 데이터를 출력하는 제 1 및 제 2 래치부와, 상기 버퍼에서 입력받은 제어 데이터와 상기 제 1 및 제 2 래치부에서 출력되는 제어 데이터를 입력받아 상기 신호 검출부의 출력신호(/emg)에 따라 선택적으로 출력하는 제 1 및 제 2 멀티플렉서와, 상기 제 1 및 제 2 멀티플렉서에서 출력되는 데이터를 상기 제 1 및 제 2 오어 게이트의 연산 값에 따라 현장기기로 출력하는 제 3 및 제 4 래치부를 포함하여 구성되는데 그 특징이 있다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 디지탈 출력보드의 고장안전 회로를 나타낸 블록도이다.
도 2에 도시된 바와 같이, 본 발명은 비교기(11)와, 디코더(12)와, 버퍼(13)를 구비한 디지탈 출력보드에 있어서, 상기 비교기(11)에서 출력되는 신호를 검출하는 신호검출부(22)와, 상기 신호검출부(22)의 시정수를 결정하는 저항(R1) 및 캐패시터(C1)와, 상기 디코더(12)에서 디코딩된 신호를 오어(OR) 연산하는 제 1 및 제 2 오어 게이트(OR Gate)(21a)(21b)와, 상기 버퍼(13) 및 디코더(12)에서 출력되는 데이터를 입력받아 래칭하는 제 1 및 제 2 래치부(25)(26)와, 상기 버퍼(13)에서 출력되는 데이터와 상기 제 1 및 제 2 래치부(25)(26)에서 래칭된 데이터를 입력받아 다중화하는 제 1 및 제 2 멀티플렉서(23)(24)로 구성된다.
또한, CPU(도시생략)로부터 상위주소는 비교기(11)로 연결되고, 하위주소는 디코더(12)로 연결하며, 데이터 버스는 버퍼(13)에 연결한다.
그리고, CPU에서 출력되는 시스템 제어신호 중 버퍼(13)의 방향에 관련된 신호를 버퍼(13)의 DIR 단자에 연결한다.
상기 비교기(11)의 출력신호(/mybd)는 디코더(12) 및 버퍼(13)의 인에이블 단자(/EN)에 입력되고, 신호검출부(22)의 입력신호로 연결한다.
상기 디코더(12)의 출력 (cp1)은 제 1 오어 게이트(21a)의 제 1 입력으로 연결되고, 출력 (cp2)은 제 2 오어 케이트(21b)의 제 1 입력으로 연결된다.
또한, 상기 디코더(12)의 출력 (preset1)은 제 1 래치부(25)의 클럭펄스 단자(CP)에 연결되고, 출력 (preset2)은 제 2 래치부(26)의 클럭펄스 단자(CP)로 입력된다.
그리고, 상기 신호검출부(22)의 출력 (cpa)은 제 1 및 제 2 오어 게이트(21a)(21b)의 제 2 입력에 각각 연결되고 또 다른 출력 (emg)은 제 1 및 제 2 멀티플렉서(23)(24)의 셀렉트 단자(S)와 제 1 및 제 2 래치부(25)(26)의 인에이블 단자(/EN)에 연결된다.
이때, 상기 신호검출부(22)는 비교기(11)에서 /mybd 신호가 입력되면 로우(Low) 레벨의 출력신호(cpa)와 하이(High) 레벨의 출력신호(emg)를 출력하고, /mybd가 입력되지 않으면 하이 레벨의 출력신호(cpa)와 로우 레벨의 출력신호(emg)를 출력한다.
또한, 상기 버퍼(13)의 출력(dat)은 제 1 및 제 2 멀티플렉서(23)(24)와, 제 1 및 제 2 래치부(25)(26)에 각각 연결되고, 상기 제 1 멀티플렉서(23)의 출력(Idata1)은 제 3 래치부(27)에, 제 2 멀티플렉서(24)의 출력(Idata2)은 제 4 래치부(28)에 연결된다.
그리고, 상기 제 1 및 제 2 래치부(25)(26)의 출력은 제 1 및 제 2 멀티플렉서(23)(24)의 입력에 연결된다.
이와 같이 구성된 디지탈 출력보드의 고장안전 회로의 동작을 설명하면 다음과 같다.
먼저, 상기 비교기(11)는 CPU에서 발생한 상위주소와 미리 설정된 주소와의 일치여부를 판단하여, 상기 판단결과에 따라 주소가 일치하면 상기 비교기(11)는 출력신호(/mybd)를 발생한다.
이때, 상기 디코더(12)는 비교기(11)의 출력신호(/mybd)에 의해 인에이블되어 출력(preset1)(preset2)을 발생하고, 버퍼(13) 또한 상기 비교기(11)의 출력신호(/mybd)에 의해 인에이블되어 CPU에서 발생한 데이터(dta)를 받아들인다.
그리고, 상기 버퍼(13)에서 받아들인 데이터(dta)는 제 1 및 제 2 래치부(25, 26)로 입력되어 상기 디코더(12)의 출력(preset1)(preset2)에 의해 제 1 및 제 2 래치부(25, 26)의 내부에 래치된다.
여기서, 신호 검출부(22)는 비교기(11)로부터 출력신호(/mybd)가 입력되므로 출력(emg)은 하이 상태로 존재하여 제 1 및 제 2 래치부(25, 26)는 인에이블 되지 않기 때문에 고장시 사용할 데이터를 미리 저장해놓은 상태가 된다.
아울러, 상기 비교기(11)로부터 출력신호(/mybd)가 발생되면, 디코더(12)에서 출력(cp1)(cp2)이 하이(High)로 발생됨과 동시에 신호검출부(22)의 출력(cpa)은 로우(Low)가 됨으로써 제 1 및 제 2 오어 게이트(21a, 21b)는 cp1, cp2를 출력하게 된다.
이때, 상기 버퍼(13)에서 출력된 데이터(dat)가 제 1 및 제 2 멀티플렉서(23, 24)로 전달되는데, 상기 제 1 및 제 2 멀티플렉서(23, 24)는 현재 신호 검출부(22)의 출력(emg)이 하이(High)이므로 상기 버퍼(13)에서 출력된 데이터를 현장 입력신호(1data1, 1data2)로 출력한다.
상기 출력된 현장 입력신호(1data1, 1data2)는 제 3 및 제 4 래치부(27, 28)로 입력되어 상기 제 1 및 제 2 오어 게이트(21a, 21b)의 출력(cp1, cp2)에 의해 래치되어 현장으로 출력된다.
한편, CPU 또는 CPU와 디지탈 출력보드의 인터페이스 장치가 고장이 날 경우 비교기(11)에서 출력신호(/mybd)가 발생되지 않는 것이며, 이로 인해 디코더(12) 및 버퍼(13)가 인에이블 되지 않는다.
또한, 신호검출기(22)의 입력도 없으므로 출력신호(emg)는 로우(Low)가 되고, 출력신호(cpa)는 하이(High) 상태가 된다.
상기 신호 검출부(22)의 출력(emg)이 로우(LOW)이므로 제 1 및 제 2 래치부(25)(26)가 인에이블되어 미리 저장해 놓은 데이터를 제 1 및 제 2 멀티플렉서(23, 24)로 출력된다.
이때, 상기 제 1 및 제 2 멀티플렉서(23)(24)는 신호 검출부(22)의 출력(emg)에 의해 상기 제 1 및 제 2 래치부(25)(26)로부터 입력된 데이터를 현장 제어신호(1data1, 1data2)로 출력한다.
그리고, 상기 신호검출부(22)의 또 다른 출력신호(cpa)는 하이(High) 상태로 되면서 제 1 및 제 2 오어 게이트(21a)(21b)로 출력되어 제 3 및 제 4 래치부(27)(28)의 클럭펄스로 입력된다.
상기 제 1 및 제 2 멀티플렉서(23)(24)에서 출력된 현장 입력신호(1data1, 1data2)는 제 3 및 제 4 래치부(27, 28)로 입력되어 상기 제 1 및 제 2 오어 게이트(21a, 21b)의 출력(cp1, cp2)에 의해 래치되어 현장으로 출력된다.
본 발명에 따른 디지탈 출력보드는 비교기의 출력신호를 검출하여 CPU 또는 인터페이스 회로의 고장을 판단함으로써 안전사고를 미연에 예방할 수 있으며 제품의 생산공정의 효과를 높일 수 있다.
도 1은 종래 기술에 따른 디지탈 출력보드를 나타낸 블록도
도 2는 본 발명에 따른 디지탈 출력보드 고장안전 회로를 나타낸 블록도
도면의 주요부분에 대한 부호의 설명
11 : 비교기 12 : 디코더
13 : 버퍼 21a : 제 1 오어 게이트
21b : 제 2 오어 게이트 22 : 신호검출부
23 : 제 1 멀티플렉서 24 : 제 2 멀티플렉서
25 : 제 1 래치부 26 : 제 2 래치부
27 : 제 3 래치부 28 : 제 4 래치부
R1 : 저항 C1 : 캐패시터
Claims (1)
- 중앙 시스템(CPU)의 제어신호를 다수의 현장기기로 출력하기 위한 디지털 출력보드에 있어서,중앙 시스템에서 출력되는 제어신호에서 상위주소를 입력받아 기 설정된 주소와 비교하고 상기 상위주소와 일치하면 출력신호(/mybd)를 출력하는 비교기와,중앙 시스템의 제어신호에서 하위주소를 디코딩하기 위한 디코더와,중앙 시스템의 제어신호에서 제어 데이터를 입력받기 위한 버퍼와,상기 비교기의 출력신호(/mybd) 발생이 검출되면 출력신호(cpa)와 그와 반전된 출력신호(/emg)를 출력하는 신호 검출부와,상기 디코더에서 디코딩된 신호와 신호 검출부에서 출력된 신호(cpa)를 논리합(OR) 연산하는 제 1 및 제 2 오어 게이트(OR Gate)와,상기 버퍼로부터 제어 데이터를 입력받아 래칭하고 상기 신호 검출부의 출력신호(/emg)에 따라 상기 래칭된 제어 데이터를 출력하는 제 1 및 제 2 래치부와,상기 버퍼에서 입력받은 제어 데이터와 상기 제 1 및 제 2 래치부에서 출력되는 제어 데이터를 입력받아 상기 신호 검출부의 출력신호(/emg)에 따라 선택적으로 출력하는 제 1 및 제 2 멀티플렉서와,상기 제 1 및 제 2 멀티플렉서에서 출력되는 데이터를 상기 제 1 및 제 2 오어 게이트의 연산 값에 따라 현장기기로 출력하는 제 3 및 제 4 래치부를 포함하여 구성됨을 특징으로 하는 디지탈 출력보드의 고장안전 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006205A KR100487407B1 (ko) | 1998-02-26 | 1998-02-26 | 디지탈출력보드고장안전회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006205A KR100487407B1 (ko) | 1998-02-26 | 1998-02-26 | 디지탈출력보드고장안전회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=37303055
Family Applications (1)
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| KR1019980006205A KR100487407B1 (ko) | 1998-02-26 | 1998-02-26 | 디지탈출력보드고장안전회로 |
Country Status (1)
| Country | Link |
|---|---|
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Citations (5)
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1998
- 1998-02-26 KR KR1019980006205A patent/KR100487407B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990071006A (ko) | 1999-09-15 |
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