JPS62133508A - マイクロコンピユ−タのリセツト回路 - Google Patents
マイクロコンピユ−タのリセツト回路Info
- Publication number
- JPS62133508A JPS62133508A JP60274228A JP27422885A JPS62133508A JP S62133508 A JPS62133508 A JP S62133508A JP 60274228 A JP60274228 A JP 60274228A JP 27422885 A JP27422885 A JP 27422885A JP S62133508 A JPS62133508 A JP S62133508A
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- JP
- Japan
- Prior art keywords
- microcomputer
- circuit
- reset
- cpu
- frequency dividing
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はマイクロコンピュータのリセット回路に関する
ものである。
ものである。
（ロ）従来の技術
従来、マイクロコンピュータのリセット回路は第１図に
示す如く抵抗（Ｒ）とコンデンサ（Ｃ）で構成される積
分回路により電源投入時、あるいはスイッチ（Ｓ）によ
るリセットを行っている。マイクロコンピュータを用い
た装置においてはノイズ等の厘囚でプログラムが暴走を
起こすことがあるが、この暴走を解除するにはマイクロ
コンピュータを人為的にリセットする必要がある。
示す如く抵抗（Ｒ）とコンデンサ（Ｃ）で構成される積
分回路により電源投入時、あるいはスイッチ（Ｓ）によ
るリセットを行っている。マイクロコンピュータを用い
た装置においてはノイズ等の厘囚でプログラムが暴走を
起こすことがあるが、この暴走を解除するにはマイクロ
コンピュータを人為的にリセットする必要がある。
ま！−１例えば特開昭５７−２５０２４号公報に示され
る如く、マイクロコンピュータのプログラムの暴走のχ
、Ｙ策として外部入力（ｒＪ号を利用して、周１（ＩＩ
的にマイク［１コンピユータをリセット孝゛る方法があ
るが、外部入力信号の無い装置、あるいはマイクロコン
ピュータが常に作動している装置では用いることができ
ない。
る如く、マイクロコンピュータのプログラムの暴走のχ
、Ｙ策として外部入力（ｒＪ号を利用して、周１（ＩＩ
的にマイク［１コンピユータをリセット孝゛る方法があ
るが、外部入力信号の無い装置、あるいはマイクロコン
ピュータが常に作動している装置では用いることができ
ない。
（ハ）発明が解決しようとする問題点
本９明は、マイクロ：コンピュータの暴走を検知し、マ
イクＩｆｆ ’ｆｆンビュータを（コ動的にリセットす
ることができ、また外部入力信号の無い装置に組み込ま
れたマイク【１コンピユータや常に作動し王いるマイク
ロコンピュータであっても、自動的にリセットできるマ
イクロコンピュータのリセ・ノド回路を提供するもので
ある。
イクＩｆｆ ’ｆｆンビュータを（コ動的にリセットす
ることができ、また外部入力信号の無い装置に組み込ま
れたマイク【１コンピユータや常に作動し王いるマイク
ロコンピュータであっても、自動的にリセットできるマ
イクロコンピュータのリセ・ノド回路を提供するもので
ある。
（ニ）問題点を解決するための手段
本発明は、発振回路と分周回路とマイク「ｊコンピュー
タとを備え、前記発振回路は前記分周回路に接続され、
前記分周回路の第１の系統は前記マイクロコンピュータ
の割込入力に、第２の系統は前記マイクロコンピュータ
のリセットに、それぞれ接続され、前記マイクロコンピ
ュータの前記割込人力の処理出力は前記分周回路のリセ
ットに接続されることを特徴とする。
タとを備え、前記発振回路は前記分周回路に接続され、
前記分周回路の第１の系統は前記マイクロコンピュータ
の割込入力に、第２の系統は前記マイクロコンピュータ
のリセットに、それぞれ接続され、前記マイクロコンピ
ュータの前記割込人力の処理出力は前記分周回路のリセ
ットに接続されることを特徴とする。
（ホ〉 作用
本発明は、発振回路と分周回路を備えたマイクロコンピ
ュータのリセット回路により、マイクロコンピュータが
正常時には周期的に分周回路にリセットがかかり、マイ
クロコンピュータが異常時には分周回路がカウントアツ
プされ、所定の出力でマイクロコンピュータをリセット
することができる。
ュータのリセット回路により、マイクロコンピュータが
正常時には周期的に分周回路にリセットがかかり、マイ
クロコンピュータが異常時には分周回路がカウントアツ
プされ、所定の出力でマイクロコンピュータをリセット
することができる。
（へ） 実施例
本発明を図示する実施例について説明する。第１図に示
す如く、（１）はマイク【ココンビューク（以下ＣＰＵ
と称す）であり、アドレスバス、データバスでＲＯＭ（
２）、入出力ボート（３〉、デコーダ（９）に接続され
ている。またＣＰＵ（１）のりｂｙノド回路発掘回路（
８）と分周回路（７）を備え、発振回路（８）の出力（
ＣＬＫ）は分周回路（７）の人力（ＣＫ）に、分周回路
（７）の信号（Ｑ↑−７）はＣＰＵ（１）の割込人力（
ＩＮＴ）に、分周回路（７）の信号（Ｑｌ）−１）はイ
ンバータ（５）、ナンドゲ−１・く４）を経てＣＰＵ（
１）のリセット（ＲＥＩ＞に、分周回路（７）の信号（
Ｑｎ）はオアゲート（６）を経て分周回路（７）のリセ
ット＜ＲＥ７）にそれぞれ接続されている。さらに、分
周回路（７）のリセット（ＲＥ ７ ）は入出力ボート
（３）と接続され、ＣＰＵ（１）のリセット（ＲＥＩ）
は抵抗（１２）、フンデンサ（Ｃ）で構成される積分回
路と接続されている。
す如く、（１）はマイク【ココンビューク（以下ＣＰＵ
と称す）であり、アドレスバス、データバスでＲＯＭ（
２）、入出力ボート（３〉、デコーダ（９）に接続され
ている。またＣＰＵ（１）のりｂｙノド回路発掘回路（
８）と分周回路（７）を備え、発振回路（８）の出力（
ＣＬＫ）は分周回路（７）の人力（ＣＫ）に、分周回路
（７）の信号（Ｑ↑−７）はＣＰＵ（１）の割込人力（
ＩＮＴ）に、分周回路（７）の信号（Ｑｌ）−１）はイ
ンバータ（５）、ナンドゲ−１・く４）を経てＣＰＵ（
１）のリセット（ＲＥＩ＞に、分周回路（７）の信号（
Ｑｎ）はオアゲート（６）を経て分周回路（７）のリセ
ット＜ＲＥ７）にそれぞれ接続されている。さらに、分
周回路（７）のリセット（ＲＥ ７ ）は入出力ボート
（３）と接続され、ＣＰＵ（１）のリセット（ＲＥＩ）
は抵抗（１２）、フンデンサ（Ｃ）で構成される積分回
路と接続されている。
動作状態を説明すると、よずＣＰＵ（１’ｌが正当に動
作している場合、発振回路（８）の出力（ＣＬＫ）は分
周回路（７）の人力（・ＣＫ）に入力され所定の分周が
なされ信号（Ｑシ１〉が出力される。この信号（Ｑ 、
−７）はＣＰＵ（１）の割込入力（ＩＮＴ）に加えられ
、ＣＰ Ｕ（１’）は正常に動作しているからＣＰＵ（
１）で所定の割込処理が行なわれ、入出力ボート（３）
から分周回路（７）のリセット信号が出される。このリ
セット信号はオアゲート（６〉を経て分周回路（７）の
リセット（ＲＥ ７ ）に加えられ、分周回路（７）を
リセットする。従って、分周回路（７）からＣＰＵ（１
）のりセント信号である信号（Ｑ艷１〉は出力されない
。
作している場合、発振回路（８）の出力（ＣＬＫ）は分
周回路（７）の人力（・ＣＫ）に入力され所定の分周が
なされ信号（Ｑシ１〉が出力される。この信号（Ｑ 、
−７）はＣＰＵ（１）の割込入力（ＩＮＴ）に加えられ
、ＣＰ Ｕ（１’）は正常に動作しているからＣＰＵ（
１）で所定の割込処理が行なわれ、入出力ボート（３）
から分周回路（７）のリセット信号が出される。このリ
セット信号はオアゲート（６〉を経て分周回路（７）の
リセット（ＲＥ ７ ）に加えられ、分周回路（７）を
リセットする。従って、分周回路（７）からＣＰＵ（１
）のりセント信号である信号（Ｑ艷１〉は出力されない
。
次にＣＰＵ（１）が暴走している場合、発振回路（８）
の出力は分周回路（７）の入力（ＣＫ＞に入力され所定
の分周がなされ、信号（Ｑ 、−、）が出力される。こ
の信号（Ｑ 、−、’）はＣＰＵ（１）の割込入力（Ｉ
ＮＴ）に加えられるが、ＣＰＵ（１）は暴走しているか
らＣＰＵ（１）で所定の割込処理は行なわれない。よっ
て、人出力ボート（３）からは分周回路（７）のリセ、
・ｌ・信号は出力され４“、分周回路（７）はカウント
アツプされ、分周回路（７）から信号（Ｑ Ｈ）がｌｌ
力される。この信Ｑ（ＱＴｈｌ＞はインバータ（５〉、
ナントゲート（４）を経てＣＰＵ（１）のリセット（Ｒ
ＥＩ）に加えられＣＰＵ（１）をリセットする。このリ
セットよりＣＰＵ（１）は暴走状態から解除され、正常
な動作状態に復帰することができる。さらに分周回路（
７）はさらにカウントアツプして分周回路（７）から信
号（Ｑｎ）が出力され、この信号（Ｑｎ）は分周回路（
７）のリセット（ＲＥ７）に入力され分周回路（７）自
身をリセ・ン卜する。
の出力は分周回路（７）の入力（ＣＫ＞に入力され所定
の分周がなされ、信号（Ｑ 、−、）が出力される。こ
の信号（Ｑ 、−、’）はＣＰＵ（１）の割込入力（Ｉ
ＮＴ）に加えられるが、ＣＰＵ（１）は暴走しているか
らＣＰＵ（１）で所定の割込処理は行なわれない。よっ
て、人出力ボート（３）からは分周回路（７）のリセ、
・ｌ・信号は出力され４“、分周回路（７）はカウント
アツプされ、分周回路（７）から信号（Ｑ Ｈ）がｌｌ
力される。この信Ｑ（ＱＴｈｌ＞はインバータ（５〉、
ナントゲート（４）を経てＣＰＵ（１）のリセット（Ｒ
ＥＩ）に加えられＣＰＵ（１）をリセットする。このリ
セットよりＣＰＵ（１）は暴走状態から解除され、正常
な動作状態に復帰することができる。さらに分周回路（
７）はさらにカウントアツプして分周回路（７）から信
号（Ｑｎ）が出力され、この信号（Ｑｎ）は分周回路（
７）のリセット（ＲＥ７）に入力され分周回路（７）自
身をリセ・ン卜する。
第２図は上述の動作状態を示すタイムチルート図である
。
。
（ト）発明の効果
本発明は、マイクロコンピュータの暴走を検知し、マイ
クロコンピュータを自動的にリセノトスる乙とができ、
また外部入力信号の無い装置に組み込まれたマイクロコ
ンピュータや、常に作動しているマイクロコンピュータ
であっても、自動的にリセットすることが可能となる。
クロコンピュータを自動的にリセノトスる乙とができ、
また外部入力信号の無い装置に組み込まれたマイクロコ
ンピュータや、常に作動しているマイクロコンピュータ
であっても、自動的にリセットすることが可能となる。
第１図は本発明の実施例のマイクロコンビュ−りのリセ
ット回路のプロ７り図である。 第２図は本発明の実施例のマイクロコンピュータのリセ
ット回路のタイムチャー１−である。 （１）・・・マイクロコンピュータ、く２〉・・・ＲＯ
Ｍ、（３）・・・人出力ボート、（４）・・・ナントゲ
ート、（５）・・・インパーク、（６）・・・オアゲー
ト、（７）・・・分周回路、（８）・・・発振回路、（
９）・・・デコーダ。
ット回路のプロ７り図である。 第２図は本発明の実施例のマイクロコンピュータのリセ
ット回路のタイムチャー１−である。 （１）・・・マイクロコンピュータ、く２〉・・・ＲＯ
Ｍ、（３）・・・人出力ボート、（４）・・・ナントゲ
ート、（５）・・・インパーク、（６）・・・オアゲー
ト、（７）・・・分周回路、（８）・・・発振回路、（
９）・・・デコーダ。
Claims (1)
- （１）マイクロコンピュータと発振回路と分周回路とを
備え、前記発振回路の出力は前記分周回路に入力され、
前記分周回路は少なくとも２系統の出力を有し、前記分
周回路の第１系統の出力は前記マイクロコンピュータの
割込入力に入力され、前記分周回路の第２系統の出力は
前記マイクロコンピュータのリセットに入力され、前記
割込入力による処理出力は前記分周回路のリセットに入
力されることを特徴とするマイクロコンピュータのリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274228A JPS62133508A (ja) | 1985-12-04 | 1985-12-04 | マイクロコンピユ−タのリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274228A JPS62133508A (ja) | 1985-12-04 | 1985-12-04 | マイクロコンピユ−タのリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133508A true JPS62133508A (ja) | 1987-06-16 |
Family
ID=17538801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274228A Pending JPS62133508A (ja) | 1985-12-04 | 1985-12-04 | マイクロコンピユ−タのリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133508A (ja) |
-
1985
- 1985-12-04 JP JP60274228A patent/JPS62133508A/ja active Pending
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