JPS5911936B2 - デ−タツウシンシヨリソウチ - Google Patents
デ−タツウシンシヨリソウチInfo
- Publication number
- JPS5911936B2 JPS5911936B2 JP50130706A JP13070675A JPS5911936B2 JP S5911936 B2 JPS5911936 B2 JP S5911936B2 JP 50130706 A JP50130706 A JP 50130706A JP 13070675 A JP13070675 A JP 13070675A JP S5911936 B2 JPS5911936 B2 JP S5911936B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- signal
- processing unit
- central processing
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は中央処理装置と回線との間のデータ通信を制御
する通信制御装置に関するものである。
する通信制御装置に関するものである。
特に、一定周期で割込信号を発生するタイマ回路を備え
た通信制御装置の改良に関する。オンラインのデータ処
理システムで使用される通信制御装置には、一定周期で
中央処理装置（以下ＣＰＵという）に割込を行なうため
に、タイマ回路を備えたものがしばしば用いられる。
た通信制御装置の改良に関する。オンラインのデータ処
理システムで使用される通信制御装置には、一定周期で
中央処理装置（以下ＣＰＵという）に割込を行なうため
に、タイマ回路を備えたものがしばしば用いられる。
一定周期の割込により、例えば伝送キャラクタ間の時間
監視、ポーリング間隔の計時等が行なわれる。ＣＰＵで
は割込が入ると、割込処理プログラムにジャンプして、
割込解析等のある一定の処理を行なうことになる。従来
の装置では、タイマ回路から常に一定周期で割込信号を
発生するように構成されているため、通信回線が全く使
用されていないときにも、ＣＰＵが割込処理を行なうこ
とになり、ＣＰＵの処理時間に損失を生じる欠点があつ
た。本発明はこれを改良するもので、通信回線が使用さ
れていないときには、割込信号の送出を停止し、ＣＰＵ
が無駄な割込処理を行なうことを防止する装置を提供す
ることを目的とする。
監視、ポーリング間隔の計時等が行なわれる。ＣＰＵで
は割込が入ると、割込処理プログラムにジャンプして、
割込解析等のある一定の処理を行なうことになる。従来
の装置では、タイマ回路から常に一定周期で割込信号を
発生するように構成されているため、通信回線が全く使
用されていないときにも、ＣＰＵが割込処理を行なうこ
とになり、ＣＰＵの処理時間に損失を生じる欠点があつ
た。本発明はこれを改良するもので、通信回線が使用さ
れていないときには、割込信号の送出を停止し、ＣＰＵ
が無駄な割込処理を行なうことを防止する装置を提供す
ることを目的とする。
本発明は通信制御装置にカウンタを設け、これに回線の
使用状態を常に計数し、回線が１個も使用状態にないと
きには、タイマ回路の出力を停止することを特徴とする
。
使用状態を常に計数し、回線が１個も使用状態にないと
きには、タイマ回路の出力を停止することを特徴とする
。
以下実施例図面により詳しく説明する。
Ｊ 第１図は本発明実施例装置の構成図である。
図で１はＣｐｕ、２は通信制御装置、３は回線を示す。
通信制御装置２は、回線３に対応するｎ個の回線アダプ
タ４および共通制御部５を含む。共通制御部５は制御回
路６、カウンタ□、デコーダ８、； ゲート回路９、ゲ
ート回路１０、タイマ回路１１から構成されている。タ
イマ回路１１は発振回路１２およびフリップフロップ１
３から成る。第１図に示す構成図は本発明に係わる部分
を特に強調して示したものであり、各装置にはこの他に
複雑な回路装置を備えている。この装置の動作を説明す
ると、ＣＰＵｌからの命令で、回線アダプタ４は回線３
を通じて、図外の端末等と通信を行ない、これが動作状
態にあるとき対応する回線３が使用されている。
通信制御装置２は、回線３に対応するｎ個の回線アダプ
タ４および共通制御部５を含む。共通制御部５は制御回
路６、カウンタ□、デコーダ８、； ゲート回路９、ゲ
ート回路１０、タイマ回路１１から構成されている。タ
イマ回路１１は発振回路１２およびフリップフロップ１
３から成る。第１図に示す構成図は本発明に係わる部分
を特に強調して示したものであり、各装置にはこの他に
複雑な回路装置を備えている。この装置の動作を説明す
ると、ＣＰＵｌからの命令で、回線アダプタ４は回線３
を通じて、図外の端末等と通信を行ない、これが動作状
態にあるとき対応する回線３が使用されている。
ＣＰＵｌから回線アダプタ４に与えられる命令は、分岐
されて制御回路６にも入力される。ここで、命令内容が
回線アダプタ４のいずれかを動作状態にするものである
ときには、制御回路６の十端子に出力パルスを１個送出
する。また、命令が回線アダプタ４のいずれかを停止状
態にするものであるときには、同様に一端子に出力パル
スを１個送出する。この出力パルスはカウンタ７に導か
れ、十端子の入力パルスの数で加算計数し、一端子の入
力パルスの数で減算計数するように、カウンタ７が動作
する。カウンタ７の最初の状態を仮りにＦ（各桁とも１
）とすると、カウンタ７の内容は動作状態にある回線ア
ダプタの数から１を減じた数を表示することになる。す
なわち、動作状態の回線アダプタ４が１個のときカウン
タの内容は０，２個のとき１、のようになる。カウンタ
の最大容量は回線アダプタ４の数ｎより大きいことが必
要である。カウンタ７の内容はデコーダ８で、動作状態
にある回線アダプタ４の有無に翻訳される。
されて制御回路６にも入力される。ここで、命令内容が
回線アダプタ４のいずれかを動作状態にするものである
ときには、制御回路６の十端子に出力パルスを１個送出
する。また、命令が回線アダプタ４のいずれかを停止状
態にするものであるときには、同様に一端子に出力パル
スを１個送出する。この出力パルスはカウンタ７に導か
れ、十端子の入力パルスの数で加算計数し、一端子の入
力パルスの数で減算計数するように、カウンタ７が動作
する。カウンタ７の最初の状態を仮りにＦ（各桁とも１
）とすると、カウンタ７の内容は動作状態にある回線ア
ダプタの数から１を減じた数を表示することになる。す
なわち、動作状態の回線アダプタ４が１個のときカウン
タの内容は０，２個のとき１、のようになる。カウンタ
の最大容量は回線アダプタ４の数ｎより大きいことが必
要である。カウンタ７の内容はデコーダ８で、動作状態
にある回線アダプタ４の有無に翻訳される。
すなわち、動作状態にある回線アダプタ４が１個でもあ
るときには、出力に信号を送出してゲート回路９を開き
、タイマ回路１１からの割込信号をＣＰＵｌへ導く。動
作状態にある回線アダプタ４が無いときには、デコーダ
８から出力がなく、割込信号はゲート回路９で阻止され
る。第２図にこの動作例のタイムチヤートを示す。
るときには、出力に信号を送出してゲート回路９を開き
、タイマ回路１１からの割込信号をＣＰＵｌへ導く。動
作状態にある回線アダプタ４が無いときには、デコーダ
８から出力がなく、割込信号はゲート回路９で阻止され
る。第２図にこの動作例のタイムチヤートを示す。
ＣＰＵｌからの命令は回線アダプタ４の動作命令である
か、停止命令であるかにより、カウンタ７の内容が加算
あるいは減算され、カウンタ内容がＦのとき、タイマ割
込は禁止される。発振器１２の出力は、一定の間隙で送
出されているが、タイマ割込許容時にのみタイマ回路１
１の出力はＣＰＵｌに導かれる。割込りセツト信号は、
ＣＰＵｌが割込処理を完了したときに送出されるりセツ
ト信号で、フリツプフロツプ１３を制御する。なお、第
１図でゲート回路１０はオア回路で、他の割込信号１４
とタイマ割込信号を合流してＣｐＵｌに導くためのもの
である。
か、停止命令であるかにより、カウンタ７の内容が加算
あるいは減算され、カウンタ内容がＦのとき、タイマ割
込は禁止される。発振器１２の出力は、一定の間隙で送
出されているが、タイマ割込許容時にのみタイマ回路１
１の出力はＣＰＵｌに導かれる。割込りセツト信号は、
ＣＰＵｌが割込処理を完了したときに送出されるりセツ
ト信号で、フリツプフロツプ１３を制御する。なお、第
１図でゲート回路１０はオア回路で、他の割込信号１４
とタイマ割込信号を合流してＣｐＵｌに導くためのもの
である。
また、共通制御部分５の構成は極めて簡単であり、回線
数にかかわらず共通に１個設ければよい。以上述べたよ
うに、本発明の装置ではタイマ回路の出力であるタイマ
割込信号が、回線が使用されていないときには、ＣＰＵ
に送られることが禁止されるので、ＣＰＵで不要な割込
処理を行なうことが防止され、ＣＰＵの処理時間および
処理能力を経済化することができる。
数にかかわらず共通に１個設ければよい。以上述べたよ
うに、本発明の装置ではタイマ回路の出力であるタイマ
割込信号が、回線が使用されていないときには、ＣＰＵ
に送られることが禁止されるので、ＣＰＵで不要な割込
処理を行なうことが防止され、ＣＰＵの処理時間および
処理能力を経済化することができる。
また、本発明により通信制御装置に附加される装置は極
めて安価である。
めて安価である。
第１図は本発明実施例装置の構成図。
第２図は動作説明用タイムチヤート。１・・・・・・中
央処理装置（ＣＰＵ）、２・・・・・・通信制御装置、
３・・・・・・回線、４・・・・・・回線アダプタ、５
・・・・・・共通制御部、６・・・・・・制御回路、７
・・・・・・カウンタ、８・・・・・・デコーダ、９・
・・・・・ゲート回路、１０・・・・・・ゲート回路、
１１・・・・・・タイマ回路、１２・・・・・・発振器
、１３・・・・・・フリツプフロツプ、１４・・・・・
・他の割込信号入力。
央処理装置（ＣＰＵ）、２・・・・・・通信制御装置、
３・・・・・・回線、４・・・・・・回線アダプタ、５
・・・・・・共通制御部、６・・・・・・制御回路、７
・・・・・・カウンタ、８・・・・・・デコーダ、９・
・・・・・ゲート回路、１０・・・・・・ゲート回路、
１１・・・・・・タイマ回路、１２・・・・・・発振器
、１３・・・・・・フリツプフロツプ、１４・・・・・
・他の割込信号入力。
Claims (1)
- １ 中央処理装置の命令により複数個の回線を制御し、
前記中央処理装置に対して一定周期の割込信号を送出す
るタイマ回路を備えたデータ通信制御装置において、前
記中央処理装置から前記複数個の回線に対応して設けら
れた回線アダプタに与えられる回線使用および停止命令
をデコードしてカウントアップ信号またはカウントダウ
ン信号を出力する制御回路と、前記制御回路からの出力
信号によつてカウント値が変更されるカウンタと、前記
カウンタのカウント値が前記回線が使用されていないこ
とを示す値になつたことを検出するデコーダと、前記デ
コーダからの検出信号によつて前記中央処理装置への前
記割込信号の送出を禁止する手段とを具備することを特
徴とするデータ通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50130706A JPS5911936B2 (ja) | 1975-10-30 | 1975-10-30 | デ−タツウシンシヨリソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50130706A JPS5911936B2 (ja) | 1975-10-30 | 1975-10-30 | デ−タツウシンシヨリソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5255343A JPS5255343A (en) | 1977-05-06 |
| JPS5911936B2 true JPS5911936B2 (ja) | 1984-03-19 |
Family
ID=15040663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50130706A Expired JPS5911936B2 (ja) | 1975-10-30 | 1975-10-30 | デ−タツウシンシヨリソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911936B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6073764A (ja) * | 1983-09-30 | 1985-04-25 | Toshiba Corp | 割込み制御装置 |
-
1975
- 1975-10-30 JP JP50130706A patent/JPS5911936B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5255343A (en) | 1977-05-06 |
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