JPS62130444A

JPS62130444A - メモリアクセス制御装置

Info

Publication number: JPS62130444A
Application number: JP60272102A
Authority: JP
Inventors: Tadashi Hara; 忠原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-03
Filing date: 1985-12-03
Publication date: 1987-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に用いられるハンファメモリの制
御装置に利用する。特に、複数の要求元からのリクエス
トに応じて一つのメインメモリからデータを読み出すメ
モリアクセス制御用装置に関する。さらに詳しくは、メ
モリアクセス制御装置内のアドレスアレイの誤り訂正に
関する。

〔イ既　　要〕

本発明は、メインメモリの記憶しているデータの一部を
データアレイに保持し、このデータアレイに保持された
データがメインメモリ上のどこのアドレスに対応してい
るかをアドレスアレイに保持し、要求元が要求している
データをデータアレイに保持している場合に高速で要求
元に送出するメモリアクセス制御装置において、アドレスアレイにアドレス情報とともに誤り訂正符号を
記憶し、誤りが検出されたときに訂正されたアドレス情
報を使用することにより、高速で動作するメモリアクセ
ス制御装置を提供するものである。

〔従来の技術〕

情報処理装置では、複数の要求元からのリクエストに応
答して一つのメインメモリからデータを読み出すメモリ
アクセス装置が用いられる。このようなメモリアクセス
装置では、メインメモリに保持されたデータの一部をデ
ータアレイに保持し、このデータアレイに保持されたデ
ータがメインメモリ上のどこのアドレスに対応している
かをアドレスアレイに保持する。要求元からリクエスト
が到来すると、このリクエストに含まれるアドレス情報
をアドレスアレイの保持内容と比較し、必要なデータが
データアレイに保持されている場合にはこのデータアレ
イの内容を要求元に送出し、必要なデータがデータアレ
イに保持されていない場合にはメインメモリからデータ
を読み出して要求元に送出する。

第４図は従来例のメモリアクセス制御装置における誤り
検出方法を示す図である。

従来のこの種のメモリアクセス制御装置では、アドレス
アレイの内容を読み出すときにその内容をチェックし、
誤りがある場合にはその内容を訂正し、この訂正した内
容に対して要求元からのアドレス情報と比較している。

〔発明が解決しようとする問題点〕

しかし、従来の誤り検出方法を用いたメモリアクセス制
御装置では、アドレスアレイの出力を誤りの有無にかか
わらず誤り検出および訂正するため、アドレスアレイか
ら読み出した内容の誤りの有無にかかわらず全体の処理
能力が低下する欠点があった。

すなわち、従来の装置では、アドレスアレイのデータを
訂正し、その訂正した結果を比較回路によって比較し、
ヒツトまたはミスヒツトの判定を行っている。このよう
な方法では、誤りの訂正機能がない場合に比べて、誤り
訂正に必要な時間だけよけいに、アドレスアレイの索引
に時間がかかることになる。一般的な情報処理装置にお
いては、アドレスアレイの索引時間が装置全体のサイク
ルタイムを決定するようなりリティ力ルな時間であるこ
とが多く、しかも誤りの訂正に要する時間もかなり大き
く、サイクルタイムに対して無視できない時間である。

このため、誤り訂正機能のためにサイクルタイムを長く
しなければならず、誤りの有無にかかわらず装置全体の
性能が低下してしまう欠点があった。

本発明は、以上の問題点を解決し、正常の動作時には処
理時間を増大させることがなく、しかも誤り発生時には
これを訂正できるメモリアクセス制御装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御ａ装置は、メインメモリと
複数の要求元との間に接続され、上記メインメモリが保
持しているデータの一部を保持するデータアレイと、こ
のデータアレイが保持しているデータに対応する上記メ
インメモリのアドレス情報を保持するアドレスアレイと
、上記要求元からのアドレス情報と上記アドレスアレイ
に保持しているアドレス情報とを比較して上記要求元が
要求しているデータが上記データアレイに保持されてい
るか否か索引する索引手段と、上記要求元の要求してい
るデータが上記データアレイに保持されているときはこ
のデータアレイにアクセスし、上記要求元の要求してい
るデータが上記データアレイに保持されていないときに
は上記メインメモリにアクセスする手段とを備えたメモ
リアクセス制御装置において、上記アドレスアレイから
読み出したアドレス情報の誤りを検出して訂正する誤り
訂正手段を備え、上記索引手段は、上記誤り訂正手段が
誤りを検出したときに、上記要求元からのアドレス情報
と上記アドレスアレイに保持しているアドレス情報との
比較結果を放棄し、上記誤り訂正手段により訂正された
アドレス情報を上記要求元からのアドレス情報と比較す
る手段を含むことを特徴とする。

〔作　用〕

本発明のメモリアクセス制御装置は、アドレスアレイか
ら読み出したアドレス情報に誤りが発生したときだけ、
このアドレス情報の誤りを訂正したデータを用いて要求
元が必要とするデータを索引する。したがって、正常の
動作時には処理時間を増大させることがなく、しかも誤
り発生時にはこれを訂正できる。

本発明のメモリアクセス制御装置は、アドレスアレイか
ら読み出したアドレス情報に誤りがあったときに、この
誤りのあるアドレス情報に基づくアドレスアレイの索引
結果を無視し、訂正されたアドレス情報により再び索引
を行う。このために、アドレスアレイから読み出したア
ドレス情報と要求元からのアドレス情報を比較する比較
回路と別系統に、訂正されたアドレス情報と要求元から
のアドレス情報とを比較する比較回路を備え、さらにこ
の比較回路の出力を処理する回路を備えている。

〔実施例〕

第１図は本発明実施例メモリアクセス制？ｆ［Ｉ装置の
ブロック構成図である。

メモリアクセス制御装置２０は、処理部２１、アドレス
アレイ２２、訂正部２３、比較部２４、データアレイ２
５およびメモリアクセス部２６を備える。処理部２１は
複数の要求元１０．１１．１２に接続される。メモリア
クセス部２６はメインメモリ３０に接続される。

処理部２１はアドレスアレイ２２、データアレイ２５お
よびメモリアクセス部２６に接続される。アドレスアレ
イ２２は訂正部２３に接続される。訂正部２３は比較部
２４に接続される。比較部２４は処理部２１に接続され
る。

要求元１Ｏ１１１，１２としては、中央処理装置、入出
力装置等が用いられる。処理部２１は、要求元１０．１
１．１２からのリクエストを受は付け、その要求する処
理を実行する。

すなわち、処理手段２１は要求元からのリクエストを受
は付けると、アドレスアレイ２２を索引し、このリクエ
ストの要求するデータがデータアレイ２５に存在するか
どうかを調べ、データアレイ２５に存在すればデータア
レイ２５にアクセスし、存在しなければメモリアクセス
部２６を介してメインメモリ３０にアクセスする。

第２図にアドレスアレイ２５の記憶内容を示す。

アドレスアレイ２５の記憶内容はアドレス部と誤り訂正
符号（ＥＣＣ）部とにより構成される。訂正部２３は、
このアドレスアレイ２５から読み出した値が正しいかど
うか、または、どこのビー／　トが誤っているかをチェ
ックし、もし誤っていた場合には正しく訂正する。

第３図は本実施例の詳細なブロック構成図である。

要求元１０．１１．１２は選択回路１０１．１０２に接
続される。

選択回路１０１はデータレジスタ１０４に接続される。

データレジスタ１０４はマージ回路１１３に接続される
。マージ回路１１３はメモリアクセス部１６０およびデ
ータレジスタ１２０に接続される。データレジスタ１２
０は、データレジスタ１３０およびデータアレイ１２３
．１２４に接続される。データレジスタ１３０はデータ
レジスタ１４０に接続される。データレジスタ１４０は
選択回路１０１に接続される。

選択回路１０２はアドレスレジスタ１０５およびＥＣＣ
発生回路１０３に接続される。アドレスレジスタ１０５
は、アドレスレジスタ１２１および比較回路１０９．１
１０に接続される。アドレスレジスタ１２１は、アドレ
スレジスタ１３１、データアレイ１２３．１２４および
比較回路１６１．１６２に接続される。アドレスアレイ
１３１は、アドレスアレイ１４１およびＬ　ＲＵ　（Ｌ
ｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）保持回路１３
４に接続される。アドレスアレイ１４１は選択回路１０
２に接続される。

データアレイ１２３．１２４は選択回路１２５に接続さ
れる。選択回路１２５はデータアレイレジスタ１３２に
接続される。データアレイレジスタ１３２はデータアレ
イレジスタ１４２に接続される。データアレイレジスタ
１４２は要求元１０．１１．１２にデータを送出する。

ＥＣＣ発生回路１０３はアドレスアレイデータレジスタ
１０６に接続される。アドレスアレイデータレジスタ１
０６はアドレスアレイ１０７．１０８に接続される。ア
ドレスアレイ１０７は比較回路１０９およびアドレスア
レイデータレジスタ１２６に接続され、アドレスアレイ
１０８は比較回路１１０およびアドレスアレイデータレ
ジスタ１２７に接続される。比較回路１０９．１１０は
一致処理回路１１１に接続される。

一致処理回路１１１はメモリアクセス部１６０およびレ
ベルレジスタ１２２に接続される。レベルレジスタ１２
２は選択回路１６３に接続される。選択回路１６３は選
択回路１２５およびレベルレジスタ１３３に接続される
。レベルレジスタ１３３はレベル記憶回路１３４および
レベルレジスタ１４３に接続される。

レベル記憶回路１３４はレベルレジスタ１４３に接続さ
れる。レベルレジスタ１４３はレベルレジスタ１５０ニ
接続される。レベルレジスタ１５０は一致処理回路１１
１に接続される。

アドレスアレイデータレジスタ１２６はＥＣＣ訂正回路
１２８に接続される。ＥＣＣ訂正回路１２８は比較回路
１６１に接続される。比較回路１６１は選択回路１６３
に接続される。アドレスアレイデータレジスタ１２７は
ＥＣＣ訂正回路１２９に接続される。

ＥＣＣ訂正回路１２９は比較回路１６２に接続される。

比較回路１６２は選択回路１６３に接続される。

アドレスアレイ１０７．１０８は、選択回路１０２から
のアドレス情報と、ＥＣＣ発生回路１０３が発生した誤
り訂正符号とを、アドレスアレイデータレジスタ１０６
を通して受は取り、必要な情報を蓄える。比較器１０９
．１１０は、アドレスアレイ１０７．１０８の内容と、
アドレスレジスタ１０５の内容とを比較する。この比較
結果は、一致処理回路１１１および選択回路１１２を通
してレベルレジスタ１２２に供給され、レベルレジスタ
１２２から選択回路１２５およびレベルレジスタ１３３
に供給される。

データアレイ１２３．１２４の内容は、選択回路１２５
によって一方が選択され、データアレイレジスタ１３２
．１４２を通して要求元へ送られる。

要求元１０．１１．１２のひとつから読み出し要求が出
されたときの動作を説明する。

要求元１０．１１または１２から読み出し要求が出され
ると、選択回路１０２は選ばれた要求元からのア）−レ
ス情報をアドレスレジスタ１０５に送る。アトしノスレ
ジスタ１０５の内容の一部によってアドレス指定された
アドレスアレイ１０７．１０８の内容と、アドレスレジ
スタ１０５の残りの内容とを、比較回路１０９．１１０
で比較する。

比較回路１０９．１１０のどちらか一方から一致出力が
得られると（この状態を「ヒツト」という）、一致処理
回路１１１によりアドレスアレイ１０７．１０８のどち
らのレベルでヒツトしたかを求め、その情報をレベルレ
ジスタ１２２へ送る。これと並行して、アドレスレジス
タ１０５の内容をアドレスレジスタ１２１へ送り、アド
レスレジスタ１２１の内容の一部でデータアレイ１２３
．１２４をアドレス指定してその内容を読み出す。この
内容は、選択回路１２５およびレベルレジスタ１２２に
よって、アドレスアレイ１０７．１０８でヒントしたレ
ベルのものが選択され、データアレイレジスタ１３２へ
送られ、データアレイレジスタ１４２を通して要求元へ
送られる。

また、レベルレジスタ１３３の保持するヒ・７トレベル
が最新のレベルを示すようにＬＲＵ保持回路１３４の内
容を更新する。

比較回路１０９．１１０のどちらからも一致出力が得ら
れない場合（この場合を「ミスヒント」という）は、−
敗処理回路１１１によってメモリアクセス部１６０を起
動し、メインメモリのアクセスを開始する。この場合は
、データアレイ１２３．１２４の読み出しを行わず、Ｌ
Ｒ１Ｊ保持回路１３４の内容を読み出してレベルレジス
タ１４３．１５０を通して置き換えレベルを決定する。

これと同時に、アドレスレジスタ１４１の内容を選択回
路１０２を通してＥＣＣ発生回路１０３に送り、このＥ
ＣＣ発生回路１０３が発生した誤り訂正符号とリクエス
トアドレスの一部とを、アドレスアレイデータレジスタ
１０６を通して、レベルレジスタ１５０の示すレベルの
アドレスアレイ１０７または１０８へ書き込む。この後
、メモリアクセス部１６０によりメインメモリから読み
出したデータをマージ回路１１３を通してデータレジス
タ１２０へ送り、先にＬＲＵ保持回路１３４で選ばれた
レベルのデータアレイ１２３または１２４に書き込む。

次に書き込み要求に対する動作を説明する。

要求元１０．１１または１２から書き込み要求が出され
ると、読み出しの場合と同様にして、アドレスアレイ１
０７．１０８の内容を比較回路１０９．１１０によって
比較し、ヒントレベルをレベルレジスタ１２２にセット
する。これと並行して、要求元１０．１１または１２か
らの書き込みデータを、選択回路１０１を通してデータ
レジスタ１０４へ送り、さらにマージ回路１１３を通し
てデータレジスタ１２０ヘセツトする。そして、データ
レジスタ１２０の書き込みデータを、レベルレジスタ１
２２によって示されたレベルのデータアレイ１２３また
は１２４に書き込む。この後には、読み出しの場合と同
様に、前に書き込まれたデータアレイ１２３または１２
４のレベルが最新値を示すようにＬＲＵ保持回路１３４
の内容を更新する。

ミスヒツトの場合には、−敗処理回路１１１の出力によ
りメモリアクセス部１６０を起動し、メインメモリにア
クセスする。この間にＬＲＵ保持回路１３４を読み出し
て置き換えレベルを決定し、メモリアクセス部１６０が
メモリメモリからりブライデータを受は取ると、マージ
回路１１３によりデータレジスタ１０４が蓄えている書
き込みデータとマージし、データレジスタ１２０を通し
て先はど決定されたレベルのデータアレイ１２３または
１２４にデータを書き込む。

以上の処理の中で、データアレイ１２３．１２４のひと
つのレベルにメインメモリのデータを書き込むときには
、特定の大きさのブロックを単位として書き込みを実行
する。この場合に、そのブロックがすでに使用され、書
き換えが行われていたときには、メインメモリのデータ
を書き込む前に、そのブロックのデータを読み出してメ
インメモリに書き込んでおく。

次に、本実施例におけるアドレスアレイから読み出した
データの誤り訂正について説明する。

アドレスアレイ１０７．１０８の内容は、そのアドレス
部のみが比較回路１０９．１１０に送られ、アドレス部
および誤り訂正符号部が、アドレスアレイデータレジス
タ１２６．１２７へ送られる。訂正回路］２８．１２９
は、アドレスアレイ１０７．１０８の内容に誤りがあっ
たかどうかをチェックし、もし誤りがあった場合には正
しく訂正する。比較回路１０９．１１０はこのＥＣＣ訂
正回路１２８．１２９の出力をアドレスレジスタ１２１
の内容と比較する。

ここで、要求元から読み出し要求が出され、その要求の
処理に伴ってアドレスアレイから読み出したデータに誤
りが検出された場合について、その動作を説明する。

要求元から出された要求アドレスが選択回路１０２を通
してアドレスレジスタ１０５へ送られ、アドレスアレイ
１０７．１０８が読み出され、比較回路１０９．１１０
によって比較される。この比較結果がミスヒツトであれ
ば、メモリアクセス部１６０を起動し、ヒツトであれば
ヒツトしたレベルのデータアレイ１０７または１０８を
読み出す。この動作と並行して、ＥＣＣ訂正回路１２Ｂ
　、１２９がアドレスアレイ１０７．１０８の内容に誤
りがあったかどうかを判定し、もし誤りがあれば前の比
較結果を無視する。すなわち、ミスヒツトのときはメモ
リアクセス部１６０の起動を停止し、ヒツトのときはデ
ータアレイ１２３、。

１２４の読み出し処理以降の処理を停止する。アドレス
アレイ１０７．１０８の誤った内容をＥＣＣ訂正回路１
２８．１２９によって正しく訂正し、比較回路１６１．
１６２によってアドレスレジスタ１２１の内容と比較し
、ヒツトまたはミスヒツトを判定する。

この結果は、選択回路１６３を通してレベルレジスタ１
３３へ送られ、レベルレジスタ１４３．１５０と持廻ら
れ、一致処理回路１１１へ送られる。一致処理回路１１
１は、ミスヒントの場合にはメモリアクセス部１６０を
再び起動し、またヒントの場合にはデータアレイ１０７
．１０８を読み出して、誤りのなかった場合と同様の処
理を行う。

また、以上の処理の間に、要求元のアドレス情報をアド
レスレジスタ１２１．１３１．１４１．１０５とｌす、
ミスヒツト時のメインメモリの要求アドレスおよびヒツ
ト時のデータアレイ１０７．１０８の読み出しアドレス
として使用する。

このようにして、アドレスアレイ１０７．１０８のデー
タに誤りがあっても、その誤ったデータを正しく訂正し
てその値によって索引を行うことができる。したがって
、アドレスアレイ１０７．１０８で誤りが発生しても正
しく処理が実行される。しかも本実施例装置では、アド
レスアレイ１０７．１０Ｂの読み出しデータに誤りが生
じなければ、誤り訂正符号による訂正手段のない場合と
全く同様に動作するために、誤り訂正のために全体のサ
イクルタイムを長（する必要性は生じない。

〔発明の効果〕

以上説明したように、本発明のメモリアクセス制御装置
は、アドレスアレイに誤りが発生したときにそれ以降の
処理を保留にし、その誤りを訂正した内容に対してアド
レス情報の比較を行い、これによりアドレスアレイの索
引を行ってその結果に基づいて処理を実行する。これに
より、装置全体のサイクルタイムに影響を与えることな
く、したがって性能を低下させることなく、アドレスア
レイの誤り訂正ができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例メモリアクセス装置のブロック構
成図。第２図はアドレスアレイの記憶内容を示す説明図。第３図は本実施例の詳細なブロック構成図。第４図は従来例のアドレスアレイの誤り訂正方法を示す
説明図。１０．１１．１２・・・要求元、２０・・・メモリアク
セス制御装置、２１・・・処理部、２２・・・アドレス
アレイ、２３・・・訂正部、２４・・・比較部、２５・
・・データアレイ、２６・・・メモリアクセス部、１０
１．１０２・・・選択回路、１０３・・・ＥＣＣ発生回
路、１０４゛、１２０．１３０．１４０・・・データレ
ジスタ、１０５．１２１．１３１．１４１・・・アドレ
スレジスタ、１０６・・・アドレスアレイデータレジス
タ、１０７．１０８・・・アドレスアレイ、１０９．１
１０・・・比較回路、１１１・・・−敗処理回路、１１
３・・・マージ回路、１２２．１３３．１４３．１５０
・・・レベルレジスタ、１２３．１２４・・・データア
レイ、１２５・・・選択回路、１２６．１２７・・・ア
ドレスアレイデータレジスタ、１２Ｂ　、１２９・・・
ＥＣＣ訂正回路、１３２．１４２・・・データアレイレ
ジスタ、１３４・・・ＬＲＵ保持回路、１６０・・・メ
モリアクセス部、１６１．１６２・・・比較回路。特許出願人　日本電気株式会社、７、代理人　　弁理士　井　出　直　孝　□本発明実施例第１図アドレスアレイの記憶内容第２図

Claims

【特許請求の範囲】

（１）メインメモリと複数の要求元との間に接続され、上記メインメモリが保持しているデータの一部を保持す
るデータアレイと、このデータアレイが保持しているデータに対応する上記
メインメモリのアドレス情報を保持するアドレスアレイ
と、上記要求元からのアドレス情報と上記アドレスアレイに
保持しているアドレス情報とを比較して上記要求元が要
求しているデータが上記データアレイに保持されている
か否か索引する索引手段と、上記要求元の要求している
データが上記データアレイに保持されているときはこの
データアレイにアクセスし、上記要求元の要求している
データが上記データアレイに保持されていないときには
上記メインメモリにアクセスする手段とを備えたメモリアクセス制御装置において、上記アドレ
スアレイから読み出したアドレス情報の誤りを検出して
訂正する誤り訂正手段を備え、上記索引手段は、上記誤
り訂正手段が誤りを検出したときに、上記要求元からの
アドレス情報と上記アドレスアレイに保持しているアド
レス情報との比較結果を放棄し、上記誤り訂正手段によ
り訂正されたアドレス情報を上記要求元からのアドレス
情報と比較する手段を含むことを特徴とするメモリアクセス制御装置。