JPH0412492B2 - - Google Patents
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- Publication number
- JPH0412492B2 JPH0412492B2 JP57084400A JP8440082A JPH0412492B2 JP H0412492 B2 JPH0412492 B2 JP H0412492B2 JP 57084400 A JP57084400 A JP 57084400A JP 8440082 A JP8440082 A JP 8440082A JP H0412492 B2 JPH0412492 B2 JP H0412492B2
- Authority
- JP
- Japan
- Prior art keywords
- control storage
- error
- storage unit
- data
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 6
- 238000012790 confirmation Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は制御記憶部におけるエラー検出方式に
関する。
関する。
ハードワイヤドな設計よりも設計にフレキシビ
リテイを持たせ、且つハードウエアの設計が容易
になることからマイクロプログラムによる制御方
式がよく用いられる。マイクロプログラムはマシ
ンサイクル毎のハードウエアの動作を指定するも
のであり、いくつかのマイクロプログラムの組合
せ実行によつて１つのソフトウエア命令が実行さ
れることになる。マイクロプログラムは通常制御
記憶と呼ばれる読出し専用メモリに格納されてお
り、マイクロインストラクシヨンカウンタと称さ
れるカウンタに従つて順次シーケンシヤルに読出
され実行される。
リテイを持たせ、且つハードウエアの設計が容易
になることからマイクロプログラムによる制御方
式がよく用いられる。マイクロプログラムはマシ
ンサイクル毎のハードウエアの動作を指定するも
のであり、いくつかのマイクロプログラムの組合
せ実行によつて１つのソフトウエア命令が実行さ
れることになる。マイクロプログラムは通常制御
記憶と呼ばれる読出し専用メモリに格納されてお
り、マイクロインストラクシヨンカウンタと称さ
れるカウンタに従つて順次シーケンシヤルに読出
され実行される。
ところでマイクロプログラムを保持する、
ECC機能付書込可能な制御記憶部にマイクロプ
ログラムを書込む場合、書込終了後に正しく書込
まれたかどうかの確認が必要である。従来の確認
方式としては、書込まれた内容を制御記憶部から
順次読出し、正しい値と比較するか又は制御記憶
部に格納された内容を読出しハードウエアによる
ECC機能により誤りを検出する方法があつた。
ECC機能付書込可能な制御記憶部にマイクロプ
ログラムを書込む場合、書込終了後に正しく書込
まれたかどうかの確認が必要である。従来の確認
方式としては、書込まれた内容を制御記憶部から
順次読出し、正しい値と比較するか又は制御記憶
部に格納された内容を読出しハードウエアによる
ECC機能により誤りを検出する方法があつた。
しかしながら前者の確認方法ではアドレス系障
害を含めた総合的な確認ができる反面、全データ
ビツトを比較するため、データビツト幅が大きく
なると確認時間も長くなる、また、後者の確認方
法ではアドレス系障害に対しての確認が不十分で
ある。すなわち、書込まれたデータが正しいアド
レスに書込まれているかの確認ができないという
欠点があつた。
害を含めた総合的な確認ができる反面、全データ
ビツトを比較するため、データビツト幅が大きく
なると確認時間も長くなる、また、後者の確認方
法ではアドレス系障害に対しての確認が不十分で
ある。すなわち、書込まれたデータが正しいアド
レスに書込まれているかの確認ができないという
欠点があつた。
本発明は上記欠点に鑑みてなされたものであ
り、アドレス系障害を含めた総合的確認を、デー
タの正当性の確認はハードウエアのECC機能を
用いて行うと共にアドレス系障害に対しては冗長
ビツト（チエツクビツト）を用いて行うことによ
り、確認に要するデータ処理量を少なくすること
で確認時間の短縮をはかつた制御記憶部における
エラー検出方式を提供することを目的とする。
り、アドレス系障害を含めた総合的確認を、デー
タの正当性の確認はハードウエアのECC機能を
用いて行うと共にアドレス系障害に対しては冗長
ビツト（チエツクビツト）を用いて行うことによ
り、確認に要するデータ処理量を少なくすること
で確認時間の短縮をはかつた制御記憶部における
エラー検出方式を提供することを目的とする。
本発明はエラーチエツクのための冗長ビツト
（チエツクビツト）を持つ制御記憶部のエラー検
出手段であつて、ハードウエアによるECC機能
を使うことで全ビツト中に関するデータの照合確
認を行うことなく、またアドレス方向のエラーに
関しても冗長ビツトを用いて行うことにより制御
記憶部の書込み内容の確認に要するデータ処理量
を少なくしたものである。
（チエツクビツト）を持つ制御記憶部のエラー検
出手段であつて、ハードウエアによるECC機能
を使うことで全ビツト中に関するデータの照合確
認を行うことなく、またアドレス方向のエラーに
関しても冗長ビツトを用いて行うことにより制御
記憶部の書込み内容の確認に要するデータ処理量
を少なくしたものである。
これにより、確認時間の短縮がはかれ、効率的
なエラー検出手段が提供できる。
なエラー検出手段が提供できる。
以下、図面を使用して本発明に関し説明する。
第１図は、本発明が実現されるマイクロプログ
ラム制御装置の構成例をブロツク図にて示してい
る。図において、１はマイクロプログラムが格納
される制御記憶部であつて、この制御記憶部に格
納されるマイクロプログラムの各語は、データ部
の他にエラーチエツクのための冗長ビツトを持
つ。２は上記制御記憶部１のアドレツシング回路
であつて、通常は＋１更新回路２２を介してシー
ケンシヤルに制御記憶部１のアドレスを更新する
が、エラー処理時無条件に“０”番地へジヤンプ
する。このため、アドレスレジスタ２１にはダイ
レクトデータ“０”と＋１更新回路２２出力がそ
れぞれ供給されている。３はマイクロ命令レジス
タである。マイクロ命令レジスタ３には制御記憶
部１より読出されるマイクロ命令語が保持され、
このマイクロ命令レジスタ３の出力はECC機能
回路５へ供給されると共に一部ビツトは演算回路
４へも供給される。ECCはError ChecKing＆
Correctionの略であり、読出されたデータの１ビ
ツトの誤りについては検出ならびに訂正し、２ビ
ツト以上のエラーについては検出のみを行う誤り
検出のための一手法である。近年ではこの機能を
実現するLSIが出現しており、このLSIにより機
能回路部５が構成される。このECC機能回路部
５による誤り訂正出力はゲート３１を介してマイ
クロ命令レジスタ３に供給される。
ラム制御装置の構成例をブロツク図にて示してい
る。図において、１はマイクロプログラムが格納
される制御記憶部であつて、この制御記憶部に格
納されるマイクロプログラムの各語は、データ部
の他にエラーチエツクのための冗長ビツトを持
つ。２は上記制御記憶部１のアドレツシング回路
であつて、通常は＋１更新回路２２を介してシー
ケンシヤルに制御記憶部１のアドレスを更新する
が、エラー処理時無条件に“０”番地へジヤンプ
する。このため、アドレスレジスタ２１にはダイ
レクトデータ“０”と＋１更新回路２２出力がそ
れぞれ供給されている。３はマイクロ命令レジス
タである。マイクロ命令レジスタ３には制御記憶
部１より読出されるマイクロ命令語が保持され、
このマイクロ命令レジスタ３の出力はECC機能
回路５へ供給されると共に一部ビツトは演算回路
４へも供給される。ECCはError ChecKing＆
Correctionの略であり、読出されたデータの１ビ
ツトの誤りについては検出ならびに訂正し、２ビ
ツト以上のエラーについては検出のみを行う誤り
検出のための一手法である。近年ではこの機能を
実現するLSIが出現しており、このLSIにより機
能回路部５が構成される。このECC機能回路部
５による誤り訂正出力はゲート３１を介してマイ
クロ命令レジスタ３に供給される。
上記演算回路４の他方の入力としてはレジスタ
６を介して与えられるデータが存在する。このレ
ジスタ６に設定されるデータは、誤り検出法によ
つても異なるが、本発明実施例によれば外部より
供給されるダイレクトデータ“０”が供給されま
た他の例では、演算回路４を介した演算出力デー
タであつても良い。演算回路４は複数フアンクシ
ヨン（AND、EOR、ADD、SUB…）を持つ従
来より周知のロジツクである。
６を介して与えられるデータが存在する。このレ
ジスタ６に設定されるデータは、誤り検出法によ
つても異なるが、本発明実施例によれば外部より
供給されるダイレクトデータ“０”が供給されま
た他の例では、演算回路４を介した演算出力デー
タであつても良い。演算回路４は複数フアンクシ
ヨン（AND、EOR、ADD、SUB…）を持つ従
来より周知のロジツクである。
第２図は本発明によるエラー検出方式の一例を
示すフローチヤートである。
示すフローチヤートである。
以下、第２図のフローチヤートを参照しながら
第１図に示したマイクロプログラム制御装置の動
作を説明する。ステツプ２０１，２０２は初期リ
セツトのルーチンを示し、レジスタ６とアドレス
レジスタ２１の内容をクリアする。ステツプ２０
３ではアドレスレジスタ２１でアドレツシングさ
れる制御記憶部１の番地よりマイクロ命令１語、
即ちデータとチエツクビツトの読出しを行ないマ
イクロ命令レジスタ３にロードする。読出された
データはECC機能回路５により、１ビツト誤り
又は複数ビツト誤りの検出が行なわれる。ステツ
プ２０４にてECCエラー信号の有無を調べ、エ
ラーがあれば２１０のエラー処理ルーチンへ、エ
ラーが無ければステツプ２０５にてマイクロ命令
レジスタ３の一部のフイールド、例えばチエツク
ビツトと“Ｗ”（０番地の読出し時は“０”とな
つている）とで排他的論理和をとり、その結果を
再び“Ｗ”にしてしまう。即ち、エラーが無けれ
ばマイクロ命令レジスタ３に設定された一部ビツ
トとレジスタ６に設定されたデータ“０”とが演
算回路４にて比較演算される。
第１図に示したマイクロプログラム制御装置の動
作を説明する。ステツプ２０１，２０２は初期リ
セツトのルーチンを示し、レジスタ６とアドレス
レジスタ２１の内容をクリアする。ステツプ２０
３ではアドレスレジスタ２１でアドレツシングさ
れる制御記憶部１の番地よりマイクロ命令１語、
即ちデータとチエツクビツトの読出しを行ないマ
イクロ命令レジスタ３にロードする。読出された
データはECC機能回路５により、１ビツト誤り
又は複数ビツト誤りの検出が行なわれる。ステツ
プ２０４にてECCエラー信号の有無を調べ、エ
ラーがあれば２１０のエラー処理ルーチンへ、エ
ラーが無ければステツプ２０５にてマイクロ命令
レジスタ３の一部のフイールド、例えばチエツク
ビツトと“Ｗ”（０番地の読出し時は“０”とな
つている）とで排他的論理和をとり、その結果を
再び“Ｗ”にしてしまう。即ち、エラーが無けれ
ばマイクロ命令レジスタ３に設定された一部ビツ
トとレジスタ６に設定されたデータ“０”とが演
算回路４にて比較演算される。
次にステツプ２０６で制御記憶部１の全アドレ
スに対しステツプ２０３，２０４，２０５を実行
したかを見ており、まだであればアドレスを順次
＋１更新回路２２によりカウントアツプ（ステツ
プ２０７）してステツプ２０３，２０４，２０５
の処理を繰返す。全アドレスに対して、ステツプ
２０３，２０４，２０５の実行を行なつたなら、
ステツプ２０８にてステツプ２０５にて得られた
演算結果を前もつてわかつている正解値と比較し
て、一致すれば制御記憶部１に格納された内容は
正しいことが確認されるため、ステツプ２０９の
処理に進み終了する。又、不一致であることが確
認されれば制御記憶部１に格納された内容は正し
くないことがわかるため、ステツプ２１０のエラ
ー処理ルーチンへ進む。
スに対しステツプ２０３，２０４，２０５を実行
したかを見ており、まだであればアドレスを順次
＋１更新回路２２によりカウントアツプ（ステツ
プ２０７）してステツプ２０３，２０４，２０５
の処理を繰返す。全アドレスに対して、ステツプ
２０３，２０４，２０５の実行を行なつたなら、
ステツプ２０８にてステツプ２０５にて得られた
演算結果を前もつてわかつている正解値と比較し
て、一致すれば制御記憶部１に格納された内容は
正しいことが確認されるため、ステツプ２０９の
処理に進み終了する。又、不一致であることが確
認されれば制御記憶部１に格納された内容は正し
くないことがわかるため、ステツプ２１０のエラ
ー処理ルーチンへ進む。
尚、本発明実施例では演算回路４にてチエツク
ビツトどうしで排他的論理和をとつたが、排他的
論理和ではなしに演算式に基づいた演算、例えば
CRCチエツク式をとつても良いことは自明であ
る。
ビツトどうしで排他的論理和をとつたが、排他的
論理和ではなしに演算式に基づいた演算、例えば
CRCチエツク式をとつても良いことは自明であ
る。
〔発明の効果〕
以上発明の如く本発明によれば、ハードウエア
によるECC機能を使用することにより、全ビツ
ト巾に関する照合確認をすることなくデータの正
当性の確認を行うことが出来、またアドレス方向
のエラーに関しても冗長ビツトを用いて行なうこ
とにより検出可能となり、効率的なエラー検出手
段を提供できる。
によるECC機能を使用することにより、全ビツ
ト巾に関する照合確認をすることなくデータの正
当性の確認を行うことが出来、またアドレス方向
のエラーに関しても冗長ビツトを用いて行なうこ
とにより検出可能となり、効率的なエラー検出手
段を提供できる。
第１図は本発明が実現されるマイクロプログラ
ム制御装置の構成例を示すブロツク図、第２図は
本発明の動作を示すフローチヤートである。 １……制御記憶部、２……アドレシング回路、
３……マイクロ命令レジスタ、４……演算回路、
５……ECC機能回路。
ム制御装置の構成例を示すブロツク図、第２図は
本発明の動作を示すフローチヤートである。 １……制御記憶部、２……アドレシング回路、
３……マイクロ命令レジスタ、４……演算回路、
５……ECC機能回路。
Claims (1)
- １ エラーチエツクのための複数ビツトからなる
チエツクビツトを有する制御記憶部を持つデータ
処理装置において、上記制御記憶部の全てのアド
レスに関してその内容を読出し上記チエツクビツ
トによるエラーの検出及び訂正を行う手段と、上
記制御記憶部に格納された全アドレスのデータに
関し、上記チエツクビツトに対して予め定められ
た演算を逐次行う手段と、該演算結果が前もつて
定められている正解値に一致するか否かによりエ
ラー検出を行うエラー検出手段とを有することを
特徴とする制御記憶部におけるエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084400A JPS58200499A (ja) | 1982-05-19 | 1982-05-19 | 制御記憶部におけるエラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084400A JPS58200499A (ja) | 1982-05-19 | 1982-05-19 | 制御記憶部におけるエラ−検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200499A JPS58200499A (ja) | 1983-11-22 |
| JPH0412492B2 true JPH0412492B2 (ja) | 1992-03-04 |
Family
ID=13829521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084400A Granted JPS58200499A (ja) | 1982-05-19 | 1982-05-19 | 制御記憶部におけるエラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200499A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555500A (en) * | 1978-10-18 | 1980-04-23 | Fujitsu Ltd | Memory error correction system |
-
1982
- 1982-05-19 JP JP57084400A patent/JPS58200499A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555500A (en) * | 1978-10-18 | 1980-04-23 | Fujitsu Ltd | Memory error correction system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58200499A (ja) | 1983-11-22 |
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