JPS63316138A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に情報処理装置に入力
され、かつ処理動作を行うためのマイクロ命令の１ビツ
トエラーの訂正に関する。

従来技術 従来、マイクロ命令の１ビツトエラーを検出すると、マ
イクロ命令のどのビットにエラーが生じているのかに関
係なく、第２図に示すような訂正回路によりその１ビツ
トエラーを訂正していた。

図において、この訂正回路は、マイクロ命令を記憶する
コントロールストア１と、セレクタ２゜４と、アドレス
レジスタ３と、マイクロ命令を格納するコントロールス
トアレジスタ５と、２ビツトエラーの検出と１ビツトエ
ラーの訂正、およびコントロールストアレジスタ５に格
納されたマイクロ命令からシンドロームを作成する誤り
検出訂正回路（以下ＥＤΔＣとする）６と、ＥＤＡＣ６
で作成されたシンドロームを格納するシンドロームレジ
スタ７と、エラー表示フリップフロップ（以下ＥＩＦと
する）１４とにより構成されている。

コントロールストア１はセレクタ２から供給されるアド
レスのマイクロ命令をセレクタ４に出力する。このセレ
クタ２はアドレス信Ｑ１９１０３を介して入力されるア
ドレスと、アドレスレジスタ３に格納されたアドレスと
のうち一方を選択してコントロールストア１に供給する
。すなわち、１ビツトエラー訂正中はアドレスレジスタ
３からのアドレスを選択し、それ以外のときにはアドレ
ス信号線１０３を介して入力されるアドレスを選択する
。

アドレスレジスタ３は＝１ントロールストア１からマイ
クロ命令が読出されるときのアドレスを格納し、この格
納されたアドレスはセレクタ２に送出される。

セレクタ４はコントロールストア１から読出されたマイ
クロ命令と、ＥＤＡＣ６で１ビツトエラーが訂正された
マイクロ命令とのうち一方を選択してコントロールスト
アレジスタ５に送出する。

すなわち、１ビツトエラー訂正中はＥＤＡＣ６で１ビツ
トエラーが訂正されたマイクロ命令を選択し、それ以外
のときにはコントロールストア１から読出されたマイク
ロ命令を選択する。

コントロールストアレジスタ５はセレクタ４で選択され
たマイクロ命令を格納する。すなわち、コントロールス
トア１から読出されたマイクロ命令またはＥＤＡＣ６で
１ビツトエラーが訂正されたマイクロ命令が格納される
。

ＥＤＡＣ６はコントロールストアレジスタ５に格納され
ているマイクロ命令から、予め定められたハミング行列
にしたがってシンドロームを作成し、これをシンドロー
ムレジスタ７に出力する。

また、ＥＤＡＣ６はシンドロームレジスタ７に格納され
たシンドロームにしたがってコントロールストアレジス
タ５に格納されているマイクロ命令の１ビツトエラーを
訂正し、この訂正されたマイクロ命令を訂正データ信号
線１０１を介してセレクタ４に出力する。さらに、ＥＤ
ＡＣ６はコントロールストア５に格納されているマイク
ロ命令から作成したシンドロームが１ビツトエラーのパ
ターン以外のエラーパターンであれば、２ビツト工ラー
信号線１０２を介してＥＩＦ１４を“１″にして２ごッ
トエラーを表示する。

このＥＤＡＣ６における、予め定められたハミング行列
にしたがって作成されるシンドローム、および、１ビツ
トエラーの訂正に関しては、「符号理論」　（宮用・右
型・今井共著、昭晃堂、　１９７３、１０．　ＤＤ、　
３２〜４３）に詳細に述べられている。

シンドロームレジスタ７には、ＥＤＡＣ６においてコン
トロールストアレジスタ５に格納されているマイクロ命
令から作成されたシンドロームが格納される。

セレクタ２で選択されたアドレス信号＄１１０３を介し
て入力されたアドレスによりコントロールストア１から
読出されたマイクロ命令は、セレクタ４を通ってコント
ロールストアレジスタ５に格納される。コントロールス
トアレジスタ５に格納されているマイクロ命令のエラー
が検出されると、図示せぬ情報処理装置はエラー訂正の
ための回路を除いてホールド状態となり、情報処理装置
内のレジスタの更新が抑止される。

一方、ＥＤＡＣ６はエラーを生じたマイクロ命令からシ
ンドロームを作成し、これをシンド［＋　−ムレジスタ
フに格納する。シンドロームレジスタ７に格納されたシ
ンドロームがオールＯ（エラー無しの場合のパターン）
ではなく、しかも１ビツトエラーのパターンでもないと
きには、ＥＤＡＣ６は２ビツト工ラー信号線１０２を介
してＥＩＦ１４を１″にする。ＥＩＦ１４が“１″にな
ると、情報処理装置はエラー訂正のための回路も含めて
ホールド状態となり、情報処理装置内のすべてのレジス
タがエラー発生時の状態のまま保持される。

この場合には、コントロールストア１にマイクロ命令を
再ロードする必要がある。

シンドロームレジスタフに格納されたシンドロームが１
ビツトエラーのパターンであれば、ＥＤＡＣ６はコント
ロールストアレジスタ５のマイクロ命令の１ビツトエラ
ーを訂正し、これを訂正データ信号線１０１を介してセ
レクタ４に出力する。

セレクタ４は１ビツトエラー訂正中には訂正データ信号
線１０１を選択するので、すなわち、１ビツトエラーが
訂正されたマイクロ命令が選択されるので、この１ビツ
トエラーが訂正されたマイクロ命令がコントロールスト
アレジスタ５に格納される。さらに、１ビツトエラーが
訂正されたマイクロ命令はコントロールストアレジスタ
５からコントロールストア１に書込まれ、１ビツトエラ
ーの訂正が終了する。

１ビツトエラーの訂正が完了すると、情報処理装置のホ
ールド状態が解除され、情報処理装置ではコントロール
ストアレジスタ５に格納されている１ビツトエラーが訂
正されたマイクロ命令が実行される。

このような従来の情報処理装置では、コントロールスト
ア１から読出されたマイクロ命令の１ビツトエラーが検
出されると、マイクロ命令のどの１ビツトにエラーが発
生したのかに関係なく、直ちにそのエラーの訂正動作が
開始される。

しかしながら、マイクロ命令を構成する各ビットの中に
は、その出力が直接情報処理５Ａ置の各部の動作を制御
するビットや、その出力がアドレスとしてメモリに供給
され、このメモリから読出されたデータによって情報処
理装置の各部の動作が制御されるビットなどの他に、エ
ラーチェックおよび訂正（以下ＦＣＣとする）ビットの
ように情報処理装置の各部の制御はまったく行わず、１
ビツトエラーの訂正のためにだけ必要なビットや、全く
使用されないビットもある。

このような直接情報処理装置の各部の動作を制御しない
ビットにエラーが生じている場合には、直接情報処理装
置の各部の動作を制御しないビットの中の他のビットに
エラーが生じて、２ビットエラーとなってＥＩＦ１４が
“１”となるまでは、１ごットエラーのまま何度実行し
ても情報処理装置の動作に影響を与えることはない。

また、メモリの間欠障害による１ビツトエラーが生じた
場合には、コントロールストア１を書道さなくとも、再
度同じアドレスで読出したときにエラーが検出されない
こともある。

これらの場合には、１ビツトエラーの検出後直ちにその
エラーを訂正することにより、次に読出すマイクロ命令
の実行を遅らせてしまうことになるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、直接情報処理装置の各部の動作を制御し
ないビットの１ビツトエラーの場合に、次に読出すマイ
クロ命令の実行を遅らせることなく動作させることがで
きる情報処理装置の提供を目的とする。

発明の構成 本発明による情報処理装置は、処理動作を制御しない非
制御ビットを含むマイクロ命令を記憶する記憶手段と、
前記記憶手段から読出された前記マイクロ命令のｍビッ
トエラー（ｍは正の整数）の訂正とｎビットエラー（ｎ
は正の整数で、ｎ〉ｍ）の検出、および前記マイクロ命
令に対応したシンドロームの作成とを行う訂正手段とを
有する情報処理装置であって、前記非制御ビットのｍビ
ットエラーの発生に対応して前記訂正手段により作成さ
れたシンドロームを前記ｍビットエラーの発生毎に格納
するシンドローム格納手段と、前記非制御ビットのｍビ
ットエラーの発生時に前記記憶手段に供給された読出し
アドレスを前記ｍヒツトエラーの発生毎に格納するアド
レス格納手段と、前記非制御ビットのｎごットエラーの
発生時の読出しアドレスと前記アドレス格納手段に格納
された前記読出しアドレスとを比較する比較手段とを設
け、前記訂正手段が前記非制御ビットのｍビットエラー
を検出したときには前記訂正手段による前記非制御ビッ
トのｍビットエラーの訂正を行わずに前記ｍビットエラ
ーが生じたままとし、前記訂正手段が前記非制御ビット
のｎビットエラーを検出し、かつ前記比較手段の比較結
果が一致を示したとき、前記シンドローム格納手段に格
納されたシンドロームを用いて、前記非制御ビットのｎ
ビットエラーのうちの最初に生じたｍビットエラーを前
記訂正手段により訂正するようにしたことを特徴とする
。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例による１ビツトエラ
ーの訂正回路は、マイクロ命令を記憶するコントロール
ストア１と、セレクタ２゜４．１３と、アドレスレジス
タ３と、マイクロ命令を格納するコントロールストアレ
ジスタ５と、２ビットエラーの検出と１ビツトエラーの
訂正、およびコントロールストアレジスタ５に格納され
たマイクロ命令からシンドロームを作成する誤り検出訂
正回路（以下ＥＤＡＣとする）６と、ＥＤＡＣ６で作成
されたシンドロームを格納するシンドロームレジスタ７
と、レジスタファイル８．９と、アドレス回路１０と、
比較回路１１と、アンド回路１２と、エラー表示フリッ
プフロップ（以下ＥＩＦとする）１４とにより構成され
ている。

本発明の一実施例においては、第２図に示す従来例の訂
正回路と同じ回路部品には同一番号が付してあり、それ
らの回路部品の動作は従来例と同様なので、それらの回
路部品の説明はここでは省略し、第２図との相異部分に
ついてのみ説明する。

レジスタファイル８は９個のレジスタからなり、シンド
ロームレジスタフに格納されたシンドロームを９種類ま
で格納することができる。また、レジスタファイル８は
コントロールストア１に格納されたマイクロ命令のＥ　
（：、　Ｃ（［ｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎ（ＩＣｏ
ｄｅ　）ビットに１ビツトエラーが検出されたときに、
ＥＤＡＣ６で作成されたシンドロームを格納する。

レジスタファイル９はレジスタファイル８と同様に９個
のレジスタからなり、アドレスレジスタ３に格納された
アドレスを９種類まで格納することができる。また、レ
ジスタファイル９はコントロールストア１に格納された
マイクロ命令のＥＣＣビットで１ビツトエラーが検出さ
れたときに、そのときのマイクロ命令のアドレスを格納
する。

すなわち、レジスタファイル８に格納されるシンドロー
ムと、レジスタファイル９に格納されるアドレスとは夫
々対応している。

アドレス回路１０はシンドロームレジスタ７に格納され
ているシンドロームの解析によりＥＣＣビットで１ビツ
トエラーが検出された場合には、ＥＣＣビットの何ビッ
ト目がエラーかにしたがって、レジスタファイル８およ
びレジスタファイル９の書込みアドレスを発生する。

本発明の一実施例ではＥＣＣビットを９ビツト、シンド
ロームを９ビツトとし、レジスタファイル８およびレジ
スタファイル９には夫々シンドロームおよびアドレスを
９アドレス分格納できるようにしである。ここで、１ビ
ツトエラーのＥＣＣビットと、レジスタファイル８およ
びレジスタファイル９夫々のアドレスとは１対１に対応
している。

アドレス回路１０はＥＣＣビットが１ビツトエラーの場
合には、このレジスタファイル８およびレジスタファイ
ル９夫々のアドレスとの１対１の関係にしたがって、レ
ジスタファイル８およびレジスタファイル９夫々の書込
みアドレスを発生する。

また、アドレス回路１０はシンドロームレジスタ７に格
納されているシンドロームの解析により、このシンドロ
ームが１ビツトエラーのパターン以外のエラーパターン
の場合には、レジスタファイル８およびレジスタファイ
ル９夫々の読出しアドレスを０から８まで順次発生する
。

比較回路１１はアドレスレジスタ３に格納されているア
ドレスと、レジスタファイル９から順次読出されたアド
レスとを比較し、アドレスレジメタ３からのアドレスが
、レジスタファイル９からのアドレスのうちの１つに一
致している場合には１°′を出力する。また、アドレス
レジスタ３からのアドレスが、レジスタファイル９から
のアドレスと一致しない場合には“０”を出力する。

アンド回路１２はＥＤＡＣ６から２ビツト工ラー信号線
１０２を介して入力された出力信号と、比較回路１１の
比較結果との論Ｉ！Ｉ！＠演算を行い、その演算結果を
セレクタ１３に出力するとともに、その演算結果の反転
値をＥＩＦ１４に出力する。

アンド回路１２はＥＤＡＣ６から出力される２ビツト工
ラー信号線１０２が１″で、かつ比較回路１１の出力が
“１Ｈのとき、すなわち、シンドロームが１ビツトエラ
ーのパターン以外のエラーパターンで、かつエラーを起
こしたマイクロ命令のアドレスがレジスタファイル９に
格納されているアドレスのうちの１つと一致した場合に
は、セレクタ１３がレジスタファイル８からの出力を選
択するように指示する。

また、エラーを起こしたマイクロ命令のアドレスがレジ
スタファイル９に格納されているアドレスと一致しない
場合には、アンド回路１２はセレクタ１３がシンドロー
ムレジスタ７からの出力を選択するように指示し、かつ
ＥＩＦ１４に１″を出力する。

セレクタ１３ｊよシンドロームレジスタ７に格納された
シンドロームと、レジスタファイル８に格納されている
シンドロームとをアンド回路１２からの出力信号に応じ
て選択する。すなわち、シンドロームレジスタ７のシン
ドロームが１ビツトエラーのパターン以外のエラーパタ
ーンで、かつアドレスレジスタ３に格納されているアド
レスがレジスタファイル９に格納されているアドレスの
うちの１つと一致した場合には、レジスタファイル８か
ら読出されたシンドロームを選択する。また、それ以外
のときには、セレクタ１３はシンドロームレジスタ７に
格納されているシンドロームを選択してＥＤＡＣ６に出
力する。

ＥＩＦ１４は、シンドロームレジスタ７に格納されてい
るシンドロームをＥＤＡＣ６でチェックした結果が１ビ
ツトエラーのパターン以外のエラーパターンを示し、か
つアドレスレジスタ３に格納されているアドレスがレジ
スタファイル９に格納されているアドレスのどれとも一
致しないときに“１”となる。

次に、第１図を用いて本発明の一実施例の動作について
説明する。

ＥＣＣビットなどの情報処理装置の各部の動作を制御し
ないビット以外のビットに１ビツトエラーが生じた場合
には、セレクタ１３はシンドロームレジスタ７に格納さ
れているシンドロームを選択する。ＥＤＡＣ６は、従来
例の処理動作と同様に、情報処理装置をホールド状態に
して、直ちに１ビツトエラーを訂正し、訂正した後に情
報処理装置のホールド状態を解除してマイクロ命令の実
行を再開する。

ＥＣＣビットの第０ピツトにエラーが生じた場合につい
て以下に説明する。

コントロールストアレジスタ５に格納されているマイク
ロ命令にエラーがあると、ＥＣＣビットなどの情報処理
装置の各部の動作を制御しないビット以外のビットの１
ビツトエラーのときと同様に、ＥＤＡＣ６は情報処理￥
Ａ置をホールド状態にし、かつこのマイクロ命令からシ
ンドロームを作成し、これをシンドロームレジスタ７に
格納する。

また、ＥＤＡＣ６はシンドロームレジスタ７のシンドロ
ームを解析してＥＣＣビットの１ビツトエラーであるこ
とがわかると、コントロールストアレジスタ５に格納さ
れているマイクロ命令が１ビット誤っているにもかかわ
らず、情報処理装置のホールド状態を解除してマイクロ
命令の実行を再開する。

このとき、シンドロームレジスタ５に格納されたシンド
ロームはレジスタファイル８の０番地に格納され、マイ
クロ命令のアドレスはアドレスレジスタ３からレジスタ
ファイル９の０番地に格納される。

本発明の一実施例では、ＥＣＣビットの第Ｏビットがエ
ラーの場合には、シンドロームはレジスタファイル８の
Ｏ番地に格納され、マイクロ命令のアドレスはレジスタ
ファイル９の０番地に格納される。同様に、ＥＣＣビッ
トの第１ピツＩ・がエラーの場合には、このときのシン
ドロームとマイクロ命令のアドレスとはレジスタファイ
ル８．９夫々の１番地に格納される。さらに、ＥＣＣビ
ットの第８ビツトがエラーの場合には、このときのシン
ドロームとマイクロ命令のアドレスとはレジスタファイ
ル８．９夫々の８番地に格納される。

このように、ＥＣＣビットと、レジスタファイル８およ
びレジスタファイル９夫々のアドレスとは１対１に対応
している。アドレス回路１０はシンドロームレジスタ７
のシンドロームの解析により、この対応関係にしたがっ
て、レジスタファイル８およびレジスタファイル９への
占込みアドレスを発生する。

ＥＣＣビットがエラーのままとされたマイクロ命令の実
行の再開後に、再度同じマイクロ命令が読出され、この
マイクロ命令のＥＣＣビットの第０ビツトの他に別の１
ビツトにエラーが生じて、このマイクロ命令に２ビツト
エラーが検出されると、２ビツト工ラー信号線１０２が
“１″となる。

また、このときアドレス回路１０は０番地から８？ｆ！
地°まで順次レジスタファイル８．９夫々へのアドレス
を発生する。この２ビツトエラーのマイクロ命令のアド
レスは、レジスタファイル９の０番地に格納されている
ので、比較回路１１は１″を出力し、セレクタ１３はレ
ジスタファイル８からのシンドロームを選択してＥＤＡ
Ｃ６に出力する。このとき、ＥＩＦ１４が°１”になる
ことはない。

アドレス回路１０は０番地を指示しているので、レジス
タファイル８は以前ＥＣＣビットの第Ｏビットだけが誤
っていたときのシンドロームを出力する。ＥＤＡＣ６は
このレジスタファイル８からのシンドロームにしたがっ
て、コントロールストアレジスタ５に格納されているマ
イクロ命令の２ビツトエラーのうち、まず、ＥＣＣビッ
トの第Ｏビットを訂正する。

この訂正により、コントロールストアレジスタ５に格納
されているマイクロ命令は１ビットエラーになる。この
時点で、ＥＤＡＣ６は１ビツトエラーとなったマイクロ
命令から再びシンドロームを作成し、シンドロームレジ
スタ５に格納する。

以後、通常の１ビツトエラーかの訂正と同じ手順で残り
の１ビツトエラーが訂正される。

上述のように、１ビツトエラーの訂正を２回行うことに
より、２ビツトエラーが訂正される。

レジスタファイル９に格納されているアドレス以外のア
ドレスに対応するマイクロ命令で２ビツトエラーが検出
されると、比較回路１１は“０′を出力するので、ＥＩ
Ｆ１４は“１″になる。この場合にはコントロールスト
ア１に格納されているマイクロ命令の再ロードが必要と
なる。

本発明の一実施例ではレジスタファイル８，９夫々を９
個のレジスタで構成させているため、レジスタファイル
８，９夫々は９アドレス分のシンドロームあるいはアド
レスしか格納することができない。また、これに加えて
ＥＣＣビットの各ビットに対して１アドレスずつ割当て
ているので、同一のＥＣＣビットが複数のマイクロ命令
で誤つていると、レジスタファイル８．９夫々はｆｉｌ
にエラーを検出したマイクロ命令のシンドロームおよび
アドレスで内直されてしまい、それ以前にレジスタファ
イル８，９夫々に格納されたＥＣＣビットに１ビツトエ
ラーが検出されたマイクロ命令のシンドロームおよびア
ドレスは消滅してしまう。

レジスタファイル８．９夫々においてシンドロームおよ
びアドレスが消滅したマイクロ命令のＥＣＣビットでさ
らに１ビツト誤ると、そのマイクロ命令は２ビツトエラ
ーとなり、この２ビツトエラーは訂正できないのでＥ　
Ｉ　Ｆｌ　４が°１″となるが、この問題はレジスタフ
ァイル８．９を構成するレジスタを増やして、レジスタ
ファイル８゜９夫々に格納できるシンドロームおよびア
ドレスの数を増やすことにより改善することができる。

このように、情報処理装置の各部の動作を制御しないＥ
ＣＣビットなどの１ビツトにエラーが検出された場合に
、この１ビットエラーの池にもう１ビツトでエラーが検
出されて２ピツ１〜エラーとなるまで、先に生じた１ビ
ツトエラーを訂正しないでおくことにより、直接情報処
理装置の各部の動作を制御しないＥＣＣビットの１ビツ
トエラーの場合に、次に読出すマイクロ命令の実行を遅
らせることなく動作させることができる。

尚、本発明の一実施例ではマイクロ命令のＥＣＣビット
で１ビツトエラーが検出された場合について説明したが
、ＥＣＣピッｉ・以外の直接情報処理装置の各部の動作
を制御しないビット、たとえば、現在全く使用されない
ビットなどで１ビツトエラーが検出された場合にも適用
できることは明白である。また、本発明の一実施例では
ＥＤＡＣ６に２ごットエラー検出１ビットエラー訂正の
回路を用いているが、一般にｎビットエラー検出ｍビッ
トエラー訂正（ｎ＞ｍ）の回路をこれに適用できること
は明白である。

発明の詳細 な説明したように本発明によれば、処理動作を制御しな
い非制御ビットのｍビットエラーを検出したときに、こ
のｍビットエラーの訂正を行わずにｍビットエラーが生
じたままとし、さらに非制御ビットのｎピッ１〜エラー
（ｎ＞ｍ）を検出したときに、この非制御ビットのｎビ
ットエラーのうらの最初に生じたｍピッｌ−エラーを訂
正するようにすることによって、直接情報処理装置の各
部の動作を制御しないビットの１ビツトエラーの場合に
、次に読出すマイクロ命令の実行を遅らせることなく動
作させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 ３・・・・・・アドレスレジスタ ６・・・・・・誤り検出訂正回路（ＥＤＡＣ）７・・・
・・・シンドロームレジスタ ８．９・・・・・・レジスタファイル １０・・・・・・アドレス回路 １１・・・・・・比較回路 １２・・・・・・アンド回路 １３・・・・・・セレクタ １４・・・・・・エラー表示フリップフロップ（ＥＩＦ
）

Claims (1)

【特許請求の範囲】
1. 処理動作を制御しない非制御ビットを含むマイクロ命令
   を記憶する記憶手段と、前記記憶手段から読出された前
   記マイクロ命令のｍビットエラー（ｍは正の整数）の訂
   正とｎビットエラー（ｎは正の整数で、ｎ＞ｍ）の検出
   、および前記マイクロ命令に対応したシンドロームの作
   成とを行う訂正手段とを有する情報処理装置であって、
   前記非制御ビットのｍビットエラーの発生に対応して前
   記訂正手段により作成されたシンドロームを前記ｍビッ
   トエラーの発生毎に格納するシンドローム格納手段と、
   前記非制御ビットのｍビットエラーの発生時に前記記憶
   手段に供給された読出しアドレスを前記ｍビットエラー
   の発生毎に格納するアドレス格納手段と、前記非制御ビ
   ットのｎビットエラーの発生時の読出しアドレスと前記
   アドレス格納手段に格納された前記読出しアドレスとを
   比較する比較手段とを設け、前記訂正手段が前記非制御
   ビットのｍビットエラーを検出したときには前記訂正手
   段による前記非制御ビットのｍビットエラーの訂正を行
   わずに前記ｍビットエラーが生じたままとし、前記訂正
   手段が前記非制御ビットのｎビットエラーを検出し、か
   つ前記比較手段の比較結果が一致を示したとき、前記シ
   ンドローム格納手段に格納されたシンドロームを用いて
   、前記非制御ビットのｎビットエラーのうちの最初に生
   じたｍビットエラーを前記訂正手段により訂正するよう
   にしたことを特徴とする情報処理装置。