JPS6258023B2 - - Google Patents
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- JPS6258023B2 JPS6258023B2 JP56011216A JP1121681A JPS6258023B2 JP S6258023 B2 JPS6258023 B2 JP S6258023B2 JP 56011216 A JP56011216 A JP 56011216A JP 1121681 A JP1121681 A JP 1121681A JP S6258023 B2 JPS6258023 B2 JP S6258023B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- microinstruction
- circuit
- error
- address parity
- Prior art date
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Links
- 230000010365 information processing Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置、特にマイクロ命令によ
り動作しかつアドレスパリテイチエツクとマイク
ロ命令の誤り訂正をする情報処理装置に関する。
り動作しかつアドレスパリテイチエツクとマイク
ロ命令の誤り訂正をする情報処理装置に関する。
従来のこの種の情報処理装置はマイクロ命令お
よび誤り訂正ビツトからなるマイクロ命令語を記
憶するマイクロ命令記憶回路と、アクセスすべき
該マイクロ命令記憶回路のアドレスを保持するア
ドレスレジスタと、該アドレスによりアクセスさ
れ前記マイクロ命令記憶回路から読み出された前
記マイクロ命令語を保持するマイクロ命令レジス
タと、前記アドレスに応答してアドレスパリテイ
を発生するアドレスパリテイ発生回路と、該アド
レスパリテイおよび前記マイクロ命令レジスタに
保持されるマイクロ命令語により該マイクロ命令
の誤りの訂正をする訂正回路と、該訂正回路が出
力するアドレスパリテイビツトおよび前記アドレ
スパリテイにより前記アドレスレジスタのアドレ
スパリテイチエツクをするアドレスパリテイチエ
ツク回路とを含んでいる。
よび誤り訂正ビツトからなるマイクロ命令語を記
憶するマイクロ命令記憶回路と、アクセスすべき
該マイクロ命令記憶回路のアドレスを保持するア
ドレスレジスタと、該アドレスによりアクセスさ
れ前記マイクロ命令記憶回路から読み出された前
記マイクロ命令語を保持するマイクロ命令レジス
タと、前記アドレスに応答してアドレスパリテイ
を発生するアドレスパリテイ発生回路と、該アド
レスパリテイおよび前記マイクロ命令レジスタに
保持されるマイクロ命令語により該マイクロ命令
の誤りの訂正をする訂正回路と、該訂正回路が出
力するアドレスパリテイビツトおよび前記アドレ
スパリテイにより前記アドレスレジスタのアドレ
スパリテイチエツクをするアドレスパリテイチエ
ツク回路とを含んでいる。
このような従来構成では、アドレスパリテイ発
生回路が発生するアドレスパリテイも訂正回路に
おける誤り訂正の対象とし、該訂正回路が出力す
るアドレスパリテイビツトが訂正されていればア
ドレスパリテイエラーとしている。したがつて、
アドレスパリテイエラーが発生したときは、マイ
クロ命令記憶回路へアクセスするアドレスがアク
セスすべきアドレスと異るために発生したのか、
マイクロ命令記憶回路へアクセスするアドレスは
正しいが読み出したマイクロ命令に誤りがあるた
めに発生したのか、切り分けができないので、後
者の場合にでもシステムダウンにしなければなら
ないという欠点がある。
生回路が発生するアドレスパリテイも訂正回路に
おける誤り訂正の対象とし、該訂正回路が出力す
るアドレスパリテイビツトが訂正されていればア
ドレスパリテイエラーとしている。したがつて、
アドレスパリテイエラーが発生したときは、マイ
クロ命令記憶回路へアクセスするアドレスがアク
セスすべきアドレスと異るために発生したのか、
マイクロ命令記憶回路へアクセスするアドレスは
正しいが読み出したマイクロ命令に誤りがあるた
めに発生したのか、切り分けができないので、後
者の場合にでもシステムダウンにしなければなら
ないという欠点がある。
本発明の目的はマイクロ命令およびアドレスパ
リテイの読出しエラーに伴うシステムダウンを回
避する情報処理装置を提供することにある。
リテイの読出しエラーに伴うシステムダウンを回
避する情報処理装置を提供することにある。
本発明の装置は、マイクロ命令および誤り訂正
ビツトおよびアドレスパリテイビツトからなるマ
イクロ命令語を記憶するマイクロ命令記憶回路
と、アクセスすべき該マイクロ命令記憶回路のア
ドレスを保持するアドレスレジスタと、該アドレ
スによりアクセスされ前記マイクロ命令記憶回路
から読み出された前記マイクロ命令語を保持する
マイクロ命令レジスタと、前記アドレスに応答し
てアドレスパリテイを発生するアドレスパリテイ
発生回路と、前記マイクロ命令レジスタに保持さ
れるマイクロ命令語により前記マイクロ命令およ
び前記アドレスパリテイビツトの誤りの訂正をす
る訂正回路と、前記マイクロ命令レジスタが保持
するマイクロ命令語のうちのアドレスパリテイビ
ツトおよび前記アドレスパリテイ発生回路が発生
するアドレスパリテイによりアドレスパリテイチ
エツクをするアドレスパリテイチエツク回路と、
該アドレスパリテイチエツクおよび前記誤り訂正
の各結果によりアドレスエラー信号を発生するア
ドレスエラー信号発生回路とを含み、前記アドレ
スエラー信号に応答してシステムダウンを導くよ
うにしたことを特徴とする。
ビツトおよびアドレスパリテイビツトからなるマ
イクロ命令語を記憶するマイクロ命令記憶回路
と、アクセスすべき該マイクロ命令記憶回路のア
ドレスを保持するアドレスレジスタと、該アドレ
スによりアクセスされ前記マイクロ命令記憶回路
から読み出された前記マイクロ命令語を保持する
マイクロ命令レジスタと、前記アドレスに応答し
てアドレスパリテイを発生するアドレスパリテイ
発生回路と、前記マイクロ命令レジスタに保持さ
れるマイクロ命令語により前記マイクロ命令およ
び前記アドレスパリテイビツトの誤りの訂正をす
る訂正回路と、前記マイクロ命令レジスタが保持
するマイクロ命令語のうちのアドレスパリテイビ
ツトおよび前記アドレスパリテイ発生回路が発生
するアドレスパリテイによりアドレスパリテイチ
エツクをするアドレスパリテイチエツク回路と、
該アドレスパリテイチエツクおよび前記誤り訂正
の各結果によりアドレスエラー信号を発生するア
ドレスエラー信号発生回路とを含み、前記アドレ
スエラー信号に応答してシステムダウンを導くよ
うにしたことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
図は本発明の一実施例を示すブロツク図であ
る。
る。
本発明の実施例は、マイクロ命令および誤り訂
正ビツトおよびアドレスパリテイビツトからなら
なるマイクロ命令語１０３を記憶するマイクロ命
令記憶回路１０と、アクセスすべき該マイクロ命
令記憶回路１０のアドレス１１０を保持するアド
レスレジスタ１１と、該アドレスレジスタ１１に
よりアクセスされ前記マイクロ命令記憶回路１０
から読み出されたマイクロ命令語１０３を保持す
るマイクロ命令レジスタ１２と、前記アドレス１
１０に応答してアドレスパリテイ１３０を発生す
るアドレスパリテイ発生回路１３と、前記マイク
ロ命令レジスタ１２に保持されるマイクロ命令語
１２４により前記マイクロ命令およびアドレスパ
リテイビツトの１ビツト誤りの訂正をする訂正回
路１４と、該訂正回路１４が出力するマイクロ命
令語１４０のうちのアドレスパリテイビツト１４
１および前記アドレスパリテイ発生回路１３が発
生するアドレスパリテイ１３０によりアドレスパ
リテイチエツクをするアドレスパリテイチエツク
回路１５と、前記訂正回路１４において誤りの訂
正がされない場合には前記マイクロ命令レジスタ
１２に保持されているマイクロ命令語１２４のう
ちのアドレス部１２３を受け入れて前記マイクロ
命令記憶回路１０に供給しまた前記訂正回路１４
において誤りの訂正がされた場合には前記アドレ
スレジスタ１１が保持するアドレス１１０を引き
続いて受け入れて前記マイクロ命令記憶回路に供
給するアドレス選択回路１６と、前記訂正回路１
４において誤りの訂正がされない場合には前記マ
イクロ命令記憶回路１０から読み出されるマイク
ロ命令語１０３を受け入れて前記マイクロ命令レ
ジスタ１２に供給しまた前記訂正回路１４におい
て誤りの訂正がされる場合には前記訂正回路１４
において訂正されたマイクロ命令語１４０を受け
入れて前記マイクロ命令レジスタ１２に供給する
データ選択回路１７と、アドレスパリテイチエツ
ク回路１５が発生するアドレスパリテイエラー信
号１５５０と訂正回路１４が発生する誤り訂正指
示信号１４２とによりアドレスエラー信号１６０
を発生するアドレスエラー信号発生回路１８とを
含んである。アドレスパリテイ発生回路１３はア
ドレスレジスタ１１に保持されるアドレス１１０
の全ビツトの排他的論理和をとることにより奇数
パリテイを発生する公知な回路であり、訂正回路
１４は例えば、日経エレクトロニクス1979年11月
26日号の106〜129頁に記載されているような公知
な技術により実現できる。また、アドレスパリテ
イチエツク回路１５も、前記アドレスパリテイ発
生回路１３が発生するアドレスパリテイ１３０と
前記マイクロ命令レジスタ１２のうちのアドレス
パリテイビツト部分１２２が保持するアドレスパ
リテイビツト１４１との排他的論理和をとること
により両者を比較してアドレスパリテイチエツク
をする公知な回路である。
正ビツトおよびアドレスパリテイビツトからなら
なるマイクロ命令語１０３を記憶するマイクロ命
令記憶回路１０と、アクセスすべき該マイクロ命
令記憶回路１０のアドレス１１０を保持するアド
レスレジスタ１１と、該アドレスレジスタ１１に
よりアクセスされ前記マイクロ命令記憶回路１０
から読み出されたマイクロ命令語１０３を保持す
るマイクロ命令レジスタ１２と、前記アドレス１
１０に応答してアドレスパリテイ１３０を発生す
るアドレスパリテイ発生回路１３と、前記マイク
ロ命令レジスタ１２に保持されるマイクロ命令語
１２４により前記マイクロ命令およびアドレスパ
リテイビツトの１ビツト誤りの訂正をする訂正回
路１４と、該訂正回路１４が出力するマイクロ命
令語１４０のうちのアドレスパリテイビツト１４
１および前記アドレスパリテイ発生回路１３が発
生するアドレスパリテイ１３０によりアドレスパ
リテイチエツクをするアドレスパリテイチエツク
回路１５と、前記訂正回路１４において誤りの訂
正がされない場合には前記マイクロ命令レジスタ
１２に保持されているマイクロ命令語１２４のう
ちのアドレス部１２３を受け入れて前記マイクロ
命令記憶回路１０に供給しまた前記訂正回路１４
において誤りの訂正がされた場合には前記アドレ
スレジスタ１１が保持するアドレス１１０を引き
続いて受け入れて前記マイクロ命令記憶回路に供
給するアドレス選択回路１６と、前記訂正回路１
４において誤りの訂正がされない場合には前記マ
イクロ命令記憶回路１０から読み出されるマイク
ロ命令語１０３を受け入れて前記マイクロ命令レ
ジスタ１２に供給しまた前記訂正回路１４におい
て誤りの訂正がされる場合には前記訂正回路１４
において訂正されたマイクロ命令語１４０を受け
入れて前記マイクロ命令レジスタ１２に供給する
データ選択回路１７と、アドレスパリテイチエツ
ク回路１５が発生するアドレスパリテイエラー信
号１５５０と訂正回路１４が発生する誤り訂正指
示信号１４２とによりアドレスエラー信号１６０
を発生するアドレスエラー信号発生回路１８とを
含んである。アドレスパリテイ発生回路１３はア
ドレスレジスタ１１に保持されるアドレス１１０
の全ビツトの排他的論理和をとることにより奇数
パリテイを発生する公知な回路であり、訂正回路
１４は例えば、日経エレクトロニクス1979年11月
26日号の106〜129頁に記載されているような公知
な技術により実現できる。また、アドレスパリテ
イチエツク回路１５も、前記アドレスパリテイ発
生回路１３が発生するアドレスパリテイ１３０と
前記マイクロ命令レジスタ１２のうちのアドレス
パリテイビツト部分１２２が保持するアドレスパ
リテイビツト１４１との排他的論理和をとること
により両者を比較してアドレスパリテイチエツク
をする公知な回路である。
さて、マイクロ命令語をマイクロ命令記憶回路
１０に記憶するとき、マイクロ命令語毎に、記憶
するアドレスよりアドレスパリテイを生成し、マ
イクロ命令記憶回路１０のうちのアドレスパリテ
イビツト部分１０２に格納しておく。また、マイ
クロ命令語のうちの誤り訂正ビツトは、この生成
したアドレスパリテイとマイクロ命令のビツトと
から生成してマイクロ命令記憶回路１０のうちの
誤り訂正ビツト部分１０１に格納しておく。ま
ず、アドレス選択回路１６はアドレスレジスタ１
１に設定されるアドレス１１０を受け入れてマイ
クロ命令記憶回路１０に供給してアクセスし、デ
ータ選択回路１７にマイクロ命令語１０３を読み
出してくる。データ選択回路１７もこのマイクロ
命令語１０３を受け入れてマイクロ命令レジスタ
１２に供給し、該マイクロ命令レジスタ１２にマ
イクロ命令語１２４が保持される。マイクロ命令
レジスタ１２に保持されるマイクロ命令語１２４
は訂正回路１４においてビツト誤りの検出・訂正
の対象になると共に、アドレスパリテイチエツク
回路１５においてアドレスパリテイチエツクのた
めに使用される。
１０に記憶するとき、マイクロ命令語毎に、記憶
するアドレスよりアドレスパリテイを生成し、マ
イクロ命令記憶回路１０のうちのアドレスパリテ
イビツト部分１０２に格納しておく。また、マイ
クロ命令語のうちの誤り訂正ビツトは、この生成
したアドレスパリテイとマイクロ命令のビツトと
から生成してマイクロ命令記憶回路１０のうちの
誤り訂正ビツト部分１０１に格納しておく。ま
ず、アドレス選択回路１６はアドレスレジスタ１
１に設定されるアドレス１１０を受け入れてマイ
クロ命令記憶回路１０に供給してアクセスし、デ
ータ選択回路１７にマイクロ命令語１０３を読み
出してくる。データ選択回路１７もこのマイクロ
命令語１０３を受け入れてマイクロ命令レジスタ
１２に供給し、該マイクロ命令レジスタ１２にマ
イクロ命令語１２４が保持される。マイクロ命令
レジスタ１２に保持されるマイクロ命令語１２４
は訂正回路１４においてビツト誤りの検出・訂正
の対象になると共に、アドレスパリテイチエツク
回路１５においてアドレスパリテイチエツクのた
めに使用される。
(i) アドレスパリテイエラーもマイクロ命令語の
１ビツト誤りも発生しない場合 アドレスパリテイエラー信号１５０は論理レ
ベル０のため、アドレスエラー信号発生回路１
８はアドレスエラー信号１６０を発生せず、し
たがつてシステムダウンとはならない。また誤
り訂正指示信号１４２も論理レベル０のためア
ドレス選択回路１６はアドレス部１２３を、そ
してデータ選択回路１７はマイクロ命令語１０
３を受け入れる。すなわち、マイクロ命令レジ
スタ１２に保持されるマイクロ命令１２４のう
ちのアドレス部１２３（次アドレス）でアクセ
スされマイクロ命令記憶回路１０から読み出さ
れてきたマイクロ命令語１０３を次に実行すべ
きマイクロ命令語としてマイクロ命令レジスタ
１２に供給するという正常な動作が行われる。
１ビツト誤りも発生しない場合 アドレスパリテイエラー信号１５０は論理レ
ベル０のため、アドレスエラー信号発生回路１
８はアドレスエラー信号１６０を発生せず、し
たがつてシステムダウンとはならない。また誤
り訂正指示信号１４２も論理レベル０のためア
ドレス選択回路１６はアドレス部１２３を、そ
してデータ選択回路１７はマイクロ命令語１０
３を受け入れる。すなわち、マイクロ命令レジ
スタ１２に保持されるマイクロ命令１２４のう
ちのアドレス部１２３（次アドレス）でアクセ
スされマイクロ命令記憶回路１０から読み出さ
れてきたマイクロ命令語１０３を次に実行すべ
きマイクロ命令語としてマイクロ命令レジスタ
１２に供給するという正常な動作が行われる。
(ii) アドレスパリテイエラーが発生せずマイクロ
命令語の１ビツト誤りが発生した場合 このときには誤り訂正指示信号１４２は論理
レベル１になるため、アドレス選択回路１６は
アドレス１１０を、そしてデータ選択回路１７
はマイクロ命令語１４０を受け入れる。すなわ
ち、誤りを犯しているマイクロ命令語１２４が
訂正回路１４において訂正された後のマイクロ
命令語１４０をマイクロ命令レジスタ１２に再
書込みし、マイクロ命令語１０３を格納するア
ドレス１１０に該マイクロ命令語１４０を再書
込みする。
命令語の１ビツト誤りが発生した場合 このときには誤り訂正指示信号１４２は論理
レベル１になるため、アドレス選択回路１６は
アドレス１１０を、そしてデータ選択回路１７
はマイクロ命令語１４０を受け入れる。すなわ
ち、誤りを犯しているマイクロ命令語１２４が
訂正回路１４において訂正された後のマイクロ
命令語１４０をマイクロ命令レジスタ１２に再
書込みし、マイクロ命令語１０３を格納するア
ドレス１１０に該マイクロ命令語１４０を再書
込みする。
(iii) アドレスパリテイエラーおよびアドレスパリ
テイビツトの誤りが発生した場合 アドレスパリテイエラー信号１５０は論理レ
ベル１になるが、訂正回路１４はマイクロ命令
語１２４のうちのアドレスパリテイビツトに１
ビツト誤りを検出するので、アドレスエラー信
号発生回路１８は、とりあえず、アドレスエラ
ー信号１６０を発生しない。これは、マイクロ
命令記憶回路１０に対するアクセスアドレスは
正しいが、該マイクロ命令記憶回路１０からマ
イクロ命令語１０３を読み出しマイクロ命令レ
ジスタ１２にセツトする過程でアドレスパリテ
イビツトに誤りが発生したため、アドレスパリ
テイエラーを併発したものと判断したことによ
る処置である。したがつて、このアドレスパリ
テイビツトを訂正回路１４で訂正してマイクロ
命令レジスタ１２に書き込み、誤り訂正指示信
号１４２の論理レベル１に応答して、アドレス
パリテイエラー信号１５０を論理０にする。そ
して、そのままマイクロ命令の処理が実行され
る。しかし、アドレスパリテイビツトが訂正で
きないようなエラー内容であるときにはアドレ
スエラー信号発生回路１８はアドレスエラー信
号１６０を発生し、システムダウンを導くこと
になる。
テイビツトの誤りが発生した場合 アドレスパリテイエラー信号１５０は論理レ
ベル１になるが、訂正回路１４はマイクロ命令
語１２４のうちのアドレスパリテイビツトに１
ビツト誤りを検出するので、アドレスエラー信
号発生回路１８は、とりあえず、アドレスエラ
ー信号１６０を発生しない。これは、マイクロ
命令記憶回路１０に対するアクセスアドレスは
正しいが、該マイクロ命令記憶回路１０からマ
イクロ命令語１０３を読み出しマイクロ命令レ
ジスタ１２にセツトする過程でアドレスパリテ
イビツトに誤りが発生したため、アドレスパリ
テイエラーを併発したものと判断したことによ
る処置である。したがつて、このアドレスパリ
テイビツトを訂正回路１４で訂正してマイクロ
命令レジスタ１２に書き込み、誤り訂正指示信
号１４２の論理レベル１に応答して、アドレス
パリテイエラー信号１５０を論理０にする。そ
して、そのままマイクロ命令の処理が実行され
る。しかし、アドレスパリテイビツトが訂正で
きないようなエラー内容であるときにはアドレ
スエラー信号発生回路１８はアドレスエラー信
号１６０を発生し、システムダウンを導くこと
になる。
(iv) その他のアドレスパリテイエラーが発生した
場合 アドレスエラー信号発生回路１８はアドレス
エラー信号１６０を発生し、システムはアドレ
スアクセスエラーが発生したものと判断してシ
ステムダウンにする。本発明には、以上のよう
に、マイクロ命令語の誤り訂正のために該マイ
クロ命令語のアクセスに使用されたアドレスよ
り生成したアドレスパリテイを使用し、かつ該
アドレスパリテイと訂正後のアドレスパリテイ
ビツトとの比較によりアドレスパリテイチエツ
クをする代りに、マイクロ命令語にアドレスパ
リテイビツトを設け、該アドレスパリテイビツ
トをマイクロ命令語の誤り訂正に使用し、かつ
該マイクロ命令語のアクセスに使用されたアド
レスより生成したアドレスパリテイと読み出し
たアドレスパリテイビツトとからアドレスパリ
テイチエツクを行い、このアドレスパリテイチ
エツクと上記誤り訂正の各結果によりアドレス
エラー信号を発生する構成の採用により、アク
セスエラーと読出しデータのビツト誤りの切り
分けができるようになるため、アクセスは正常
であるが読み出したマイクロ命令およびアドレ
スパリテイビツトに誤りがある場合のシステム
ダウンを回避できるという効果がある。
場合 アドレスエラー信号発生回路１８はアドレス
エラー信号１６０を発生し、システムはアドレ
スアクセスエラーが発生したものと判断してシ
ステムダウンにする。本発明には、以上のよう
に、マイクロ命令語の誤り訂正のために該マイ
クロ命令語のアクセスに使用されたアドレスよ
り生成したアドレスパリテイを使用し、かつ該
アドレスパリテイと訂正後のアドレスパリテイ
ビツトとの比較によりアドレスパリテイチエツ
クをする代りに、マイクロ命令語にアドレスパ
リテイビツトを設け、該アドレスパリテイビツ
トをマイクロ命令語の誤り訂正に使用し、かつ
該マイクロ命令語のアクセスに使用されたアド
レスより生成したアドレスパリテイと読み出し
たアドレスパリテイビツトとからアドレスパリ
テイチエツクを行い、このアドレスパリテイチ
エツクと上記誤り訂正の各結果によりアドレス
エラー信号を発生する構成の採用により、アク
セスエラーと読出しデータのビツト誤りの切り
分けができるようになるため、アクセスは正常
であるが読み出したマイクロ命令およびアドレ
スパリテイビツトに誤りがある場合のシステム
ダウンを回避できるという効果がある。
図は本発明の一実施例を示す図である。
図において、１０……マイクロ命令記憶回路、
１００，１２０……マイクロ命令部分、１０１，
１２１……誤り訂正ビツト部分、１０２，１２２
……アドレスパリテイビツト部分、１１……アド
レスレジスタ、１２……マイクロ命令レジスタ、
１３……アドレスパリテイ発生回路、１４……訂
正回路、１５……アドレスパリテイチエツク回
路、１６……アドレス選択回路、１７……データ
選択回路、１８……アドレスエラー信号発生回
路、１０３，１２４，１４０……マイクロ命令
語、１１０……アドレス、１２３……アドレス
部、１３０……アドレスパリテイ、１４１……ア
ドレスパリテイビツト、１４２……誤り訂正指示
信号、１５０……アドレスパリテイエラー信号、
１６０……アドレスエラー信号。
１００，１２０……マイクロ命令部分、１０１，
１２１……誤り訂正ビツト部分、１０２，１２２
……アドレスパリテイビツト部分、１１……アド
レスレジスタ、１２……マイクロ命令レジスタ、
１３……アドレスパリテイ発生回路、１４……訂
正回路、１５……アドレスパリテイチエツク回
路、１６……アドレス選択回路、１７……データ
選択回路、１８……アドレスエラー信号発生回
路、１０３，１２４，１４０……マイクロ命令
語、１１０……アドレス、１２３……アドレス
部、１３０……アドレスパリテイ、１４１……ア
ドレスパリテイビツト、１４２……誤り訂正指示
信号、１５０……アドレスパリテイエラー信号、
１６０……アドレスエラー信号。
Claims (1)
- １ マイクロ命令により動作しかつアドレスパリ
テイチエツクとマイクロ命令の誤り訂正を行う情
報処理装置において、マイクロ命令および誤り訂
正ビツトおよびアドレスパリテイビツトからなる
マイクロ命令語を記憶するマイクロ命令記憶回路
と、アクセスすべき該マイクロ命令記憶回路のア
ドレスを保持するアドレスレジスタと、該アドレ
スによりアクセスされ前記マイクロ命令記憶回路
から読み出された前記マイクロ命令語を保持する
マイクロ命令レジスタと、前記アドレスに応答し
てアドレスパリテイを発生するアドレスパリテイ
発生回路と、前記マイクロ命令レジスタに保持さ
れるマイクロ命令語により前記マイクロ命令およ
び前記アドレスパリテイビツトの誤りを誤り指示
信号として発生するとともにこの誤りの訂正をす
る訂正回路と、前記マイクロ命令レジスタが保持
するマイクロ命令語のうちのアドレスパリテイビ
ツトおよび前記アドレスパリテイ発生回路が発生
するアドレスパリテイによりアドレスパリテイチ
エツクをするとともに前記誤り訂正回路からの誤
り信号によりアドレスパリテイエラー信号の発生
を抑止するアドレスパリテイチエツク回路と、該
アドレスパリテイチエツク回路からのアドレスパ
リテイエラー信号および前記誤り訂正の各結果に
よりアドレスエラー信号を発生するアドレスエラ
ー信号発生回路とを含むことを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011216A JPS57125448A (en) | 1981-01-28 | 1981-01-28 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011216A JPS57125448A (en) | 1981-01-28 | 1981-01-28 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125448A JPS57125448A (en) | 1982-08-04 |
| JPS6258023B2 true JPS6258023B2 (ja) | 1987-12-03 |
Family
ID=11771772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56011216A Granted JPS57125448A (en) | 1981-01-28 | 1981-01-28 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57125448A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4814615A (ja) * | 1971-07-05 | 1973-02-23 | ||
| JPS5530771A (en) * | 1978-08-25 | 1980-03-04 | Fujitsu Ltd | Automatic correction and processing system for control memory error |
-
1981
- 1981-01-28 JP JP56011216A patent/JPS57125448A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4814615A (ja) * | 1971-07-05 | 1973-02-23 | ||
| JPS5530771A (en) * | 1978-08-25 | 1980-03-04 | Fujitsu Ltd | Automatic correction and processing system for control memory error |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125448A (en) | 1982-08-04 |
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