JP3013517B2 - ライトバッファエラーアドレス検出回路 - Google Patents
ライトバッファエラーアドレス検出回路Info
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- JP3013517B2 JP3013517B2 JP3174954A JP17495491A JP3013517B2 JP 3013517 B2 JP3013517 B2 JP 3013517B2 JP 3174954 A JP3174954 A JP 3174954A JP 17495491 A JP17495491 A JP 17495491A JP 3013517 B2 JP3013517 B2 JP 3013517B2
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- JP
- Japan
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- error
- cache
- write buffer
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Description
【０００１】
【産業上の利用分野】本発明はエラー検出方式に関し、
特に、ライトバッファのエラーアドレスを検出する回路
に関する。
特に、ライトバッファのエラーアドレスを検出する回路
に関する。
【０００２】
【従来の技術】従来、この種のライトバッファのエラー
検出方式には、エラーアドレスを格納するための特別な
レジスタを有するものがある。
検出方式には、エラーアドレスを格納するための特別な
レジスタを有するものがある。
【０００３】図２はエラーアドレス格納レジスタを用い
た従来の方式のブロック図である。エラーアドレスを格
納するエラーアドレス格納レジスタ２１は、ライトバッ
ファ１２からのライト動作時のエラーを検出するバス監
視回路１５からのエラー報告によりバス上のエラー発生
アドレスを格納する。
た従来の方式のブロック図である。エラーアドレスを格
納するエラーアドレス格納レジスタ２１は、ライトバッ
ファ１２からのライト動作時のエラーを検出するバス監
視回路１５からのエラー報告によりバス上のエラー発生
アドレスを格納する。
【０００４】また、バス監視回路１５からのエラー報告
によりプロセッサ１１に割り込みがかかり、エラー処理
プログラムがエラーアドレス格納レジスタ２１を読み出
し、ライトバッファ１２のエラー発生アドレスを検出す
る。
によりプロセッサ１１に割り込みがかかり、エラー処理
プログラムがエラーアドレス格納レジスタ２１を読み出
し、ライトバッファ１２のエラー発生アドレスを検出す
る。
【０００５】
【発明が解決しようとする課題】上述した従来のライト
バッファエラー検出方式では、エラーアドレスを格納す
る特別なレジスタを必要とし、ハードウェア量が増加す
るという問題点がある。
バッファエラー検出方式では、エラーアドレスを格納す
る特別なレジスタを必要とし、ハードウェア量が増加す
るという問題点がある。
【０００６】
【課題を解決するための手段】本発明のライトバッファ
エラーアドレス検出回路は、プロセッサと主記憶間に位
置し、前記プロセッサからのライトデータを受け取り、
前記主記憶へ書き込み完了するまでの間一時的にデータ
を蓄えるライトバッファと、前記ライトバッファからの
ライト動作時のエラーを検出し、キャッシュメモリ制御
回路への通知とプロセッサへの割り込みを発生するバス
監視回路と、前記バス監視回路からのエラー報告により
キャッシュ動作の停止、キャッシュタグメモリの全エン
トリの無効化、エラー発生アドレスを前記キャッシュタ
グメモリに書き込み制御をするキャッシュメモリ制御回
路と、前記バス監視回路からプロセッサへの割り込みに
より起動される、キャッシュタグメモリ中の唯一有効と
なっているアドレスを解析するエラー処理手段とを具備
することを特徴とする。
エラーアドレス検出回路は、プロセッサと主記憶間に位
置し、前記プロセッサからのライトデータを受け取り、
前記主記憶へ書き込み完了するまでの間一時的にデータ
を蓄えるライトバッファと、前記ライトバッファからの
ライト動作時のエラーを検出し、キャッシュメモリ制御
回路への通知とプロセッサへの割り込みを発生するバス
監視回路と、前記バス監視回路からのエラー報告により
キャッシュ動作の停止、キャッシュタグメモリの全エン
トリの無効化、エラー発生アドレスを前記キャッシュタ
グメモリに書き込み制御をするキャッシュメモリ制御回
路と、前記バス監視回路からプロセッサへの割り込みに
より起動される、キャッシュタグメモリ中の唯一有効と
なっているアドレスを解析するエラー処理手段とを具備
することを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック図であ
る。
る。
【０００９】ライトバッファ１２は主記憶１４とプロセ
ッサ１１の中間に位置し、プロセッサ１１からのライト
アドレス，データを保持し、主記憶１４のライト動作が
終了する前にプロセッサ１１にはライト動作終了を通知
し、プロセッサ１１の動作を先に進める働きをする。キ
ャッシュタグメモリ１３は、正常動作時は、キャッシュ
内に格納されているデータに対応するアドレスが格納さ
れていて、主記憶アドレスバスａに出力されているアド
レスがキャッシュ内に格納されているか否かを判断す
る。また、診断動作時にはキャッシュタグメモリ１３の
内容を主記憶データバスｂに出力し、その出力はプロセ
ッサ１１から直接読み出すことができる。また、キャッ
シュメモリ制御回路１６からの指示でキャッシュタグメ
モリ１３内の情報をすべて無効にする機能、主記憶アド
レスバスａ上のアドレスをキャッシュタグメモリ１３に
登録する機能を有している。
ッサ１１の中間に位置し、プロセッサ１１からのライト
アドレス，データを保持し、主記憶１４のライト動作が
終了する前にプロセッサ１１にはライト動作終了を通知
し、プロセッサ１１の動作を先に進める働きをする。キ
ャッシュタグメモリ１３は、正常動作時は、キャッシュ
内に格納されているデータに対応するアドレスが格納さ
れていて、主記憶アドレスバスａに出力されているアド
レスがキャッシュ内に格納されているか否かを判断す
る。また、診断動作時にはキャッシュタグメモリ１３の
内容を主記憶データバスｂに出力し、その出力はプロセ
ッサ１１から直接読み出すことができる。また、キャッ
シュメモリ制御回路１６からの指示でキャッシュタグメ
モリ１３内の情報をすべて無効にする機能、主記憶アド
レスバスａ上のアドレスをキャッシュタグメモリ１３に
登録する機能を有している。
【００１０】バス監視回路１５はライトバッファ１２か
らのライト動作時のエラーを検出し、エラー発生をプロ
セッサ１１およびキャッシュメモリ制御回路１６へ報告
する。
らのライト動作時のエラーを検出し、エラー発生をプロ
セッサ１１およびキャッシュメモリ制御回路１６へ報告
する。
【００１１】キャッシュメモリ制御回路１６は、正常動
作時は、キャッシュ動作を制御を行なっているが、バス
監視回路１５からエラー発生の報告があった場合、以後
のキャッシュ動作を停止させ、次にキャッシュタグメモ
リ１３に全エントリの無効化の指示を出し、その後主記
憶アドレスバスａ上に出力されているエラー発生アドレ
スをキャッシュタグメモリ１３に登録する指示を行な
う。以上のことより、エラー発生後は、キャッシュタグ
メモリ１３内には、エラー発生アドレスのみが登録され
た状態となる。
作時は、キャッシュ動作を制御を行なっているが、バス
監視回路１５からエラー発生の報告があった場合、以後
のキャッシュ動作を停止させ、次にキャッシュタグメモ
リ１３に全エントリの無効化の指示を出し、その後主記
憶アドレスバスａ上に出力されているエラー発生アドレ
スをキャッシュタグメモリ１３に登録する指示を行な
う。以上のことより、エラー発生後は、キャッシュタグ
メモリ１３内には、エラー発生アドレスのみが登録され
た状態となる。
【００１２】エラー発生報告がプロセッサ１１に入ると
割り込みが発生し、エラー処理プログラムが起動され
る。エラー処理プログラムは、キャッシュタグメモリ１
３の診断機能を用いキャッシュタグメモリ１３中で唯一
有効となっているアドレスを解析し、ライトバッファエ
ラーアドレスを検出する。
割り込みが発生し、エラー処理プログラムが起動され
る。エラー処理プログラムは、キャッシュタグメモリ１
３の診断機能を用いキャッシュタグメモリ１３中で唯一
有効となっているアドレスを解析し、ライトバッファエ
ラーアドレスを検出する。
【００１３】
【発明の効果】以上説明したように、本発明は、キャッ
シュタグメモリをライトバッファエラーアドレス格納部
として利用することにより、特別なエラーアドレス格納
レジスタを設ける必要がなく、ハードウェア量を減少さ
せる効果を奏する。
シュタグメモリをライトバッファエラーアドレス格納部
として利用することにより、特別なエラーアドレス格納
レジスタを設ける必要がなく、ハードウェア量を減少さ
せる効果を奏する。
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１１ プロセッサ １２ ライトバッファ １３ キャッシュタグメモリ １４ 主記憶 １５ バス監視回路 １６ キャッシュメモリ制御回路 ａ 主記憶アドレスバス ｂ 主記憶データバス
Claims (1)
- 【請求項１】 プロセッサと主記憶間に位置し、前記プ
ロセッサからのライトデータを受け取り、前記主記憶へ
書き込み完了するまでの間一時的にデータを蓄えるライ
トバッファと、前記ライトバッファからのライト動作時
のエラーを検出し、キャッシュメモリ制御回路への通知
とプロセッサへの割り込みを発生するバス監視回路と、
前記バス監視回路からのエラー報告によりキャッシュ動
作の停止、キャッシュタグメモリの全エントリの無効
化、エラー発生アドレスを前記キャッシュタグメモリに
書き込み制御をするキャッシュメモリ制御回路と、前記
バス監視回路からプロセッサへの割り込みにより起動さ
れる、キャッシュタグメモリ中の唯一有効となっている
アドレスを解析するエラー処理手段とを具備することを
特徴とするライトバッファエラーアドレス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174954A JP3013517B2 (ja) | 1991-07-16 | 1991-07-16 | ライトバッファエラーアドレス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174954A JP3013517B2 (ja) | 1991-07-16 | 1991-07-16 | ライトバッファエラーアドレス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520114A JPH0520114A (ja) | 1993-01-29 |
| JP3013517B2 true JP3013517B2 (ja) | 2000-02-28 |
Family
ID=15987646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174954A Expired - Fee Related JP3013517B2 (ja) | 1991-07-16 | 1991-07-16 | ライトバッファエラーアドレス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013517B2 (ja) |
-
1991
- 1991-07-16 JP JP3174954A patent/JP3013517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520114A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991116 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
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