JPH0682323B2 - デバッグ用マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デバッグ用マイクロプロセッサ、特にデバッ
グ対象システムのデバッグを行なうマイクロプロセッサ
開発支援装置に使用されるデバッグ用マイクロプロセッ
サに関する。

〔従来の技術〕

第４図はマイクロプロセッサ開発支援装置と、デバッグ
対象システムとの接続の概念で、デバッグ対象システム
24には、マイクロプロセッサ開発支援装置27がコネクタ
25およびケーブル26を介して接続される。マイクロプロ
セッサ開発支援装置27は、デバッグ用マイクロプロセッ
サ１および図示されていないコントロール部を備えてい
て、デバッグ対象システム24に実装されるべき本来のマ
イクロプロセッサに代わって、デバッグ対象プログラム
の実行とそのデバッグを行なう。

すなわち、デバッグ用マイクロプロセッサ１は、デバッ
グ対象システム24上のメモリにあるプログラムの実行
と、別バンクにあるマイクロプロセッサ開発支援装置27
内のデバッグ機能を有するデバッグプログラムが書込ま
れているメモリの実行を行なうようになっている。

従来は、この種のデバッグ用マイクロプロセッサとし
て、本来、デバッグ対象システム上に接続すべきマイク
ロプロセッサ（以下「本来のマイクロプロセッサ」とい
う）を使用している。また、デバッグ対象プログラムと
は別バンクにあるデバッグプログラムからデバッグ対象
プログラムに切り替えるために、本来のマイクロプロセ
ッサの割込み処理から戻る命令（以下「RETI命令」とい
う）を使用している。

第５図は、本来のマイクロプロセッサのブロック図であ
る。図示した本来のマイクロプロセッサ30において、バ
ス制御部２は外部に対しアドレスバス５を介してアドレ
ス信号を出力し、データバス６および制御バス７を介し
てデータおよび制御信号を入出力する。更に、バス制御
部２は命令コードバス8,データバス９および制御バス10
を介して命令実行部３′と接続されている。また命令実
行部３′に設けられたマイクロコード11は本来のマイク
ロプロセッサが本来の命令を実行するために使用され
る。

以上のように構成された本来のマイクロプロセッサは次
のように動作する。バス制御部２はアドレスバス５を介
してアドレスを出力し、データバス６を介してデータの
入出力を行ない、更に、内部状態の出力や外部からのウ
エイト信号を入力する信号線を含む制御バス７を介して
制御信号の入出力を行ない命令コードのフェッチ，デー
タの入出力を実行する。また、バス制御部２はその内部
に命令コードバッファを持ち、命令実行部３′が実行し
ている命令よりも先の命令を命令実行部３′に非同期で
先取りする機能を持つ。命令実行部３′は制御バス10を
使用してバス制御部２に命令コードを要求し、命令コー
ドバス８を介して命令コードを受け取り、その命令コー
ドを実行する。また、命令コードの実行により生じたデ
ータはデータバス９を介して入出力し、その入出力の制
御は制御バス10により実行される。命令実行部３′のマ
イクロコードは本来の命令を実行するために使用され、
上述した命令実行はこのマイクロコードに従って、実際
の転送、四則演算等が行なわれる。また本来のマイクロ
プロセッサをデバッグ用マイクロプロセッサとして使用
する場合のデバッグプログラムからデバッグ対象プログ
ラムへの切り替えには、RETI等を使用する。

第６図は本来のマイクロプロセッサをマイクロプロセッ
サ開発支援装置に使用した場合のブロック図である。図
示のマイクロプロセッサ開発支援装置15′において、本
来のマイクロプロセッサ30の入力には制御部16′からの
ブレーク要求信号21が接続されていて、マイクロプロセ
ッサ30はアクセスバス20-1を介して制御部16′に接続さ
れている。更に、アクセスバス20-1はバッファ19-1およ
び19-2に接続されている。バッファ19-1にはアクセスバ
ス20-2を介して、デバッグ対象システム上のデバッグ対
象プログラムを格納するデバッグ対象プログラムメモリ
23が接続されている。

一方、バッファ19-2にはデバッグプログラム用メモリ1
7,復帰情報待避メモリ18および復帰タイミング制御部28
を互に連結するアクセスバス20-3が接続されている。制
御部16′から出力されるバッファ選択信号22はバッファ
19-2の入力に接続されていて、更に、このバッファ選択
信号22はインバータを介してバッファ19-1の入力にも接
続されている。また、バッファ選択信号22は復帰タイミ
ング制御部28にも入力されている。復帰タイミング制御
部28から出力されるメモリ選択信号14′は、デバッグプ
ログラム用メモリ17に入力され、更にインバータを介し
て復帰情報待避メモリ18にも入力されている。更に、復
帰タイミング制御部28から出力される復帰完了信号29は
制御部16′に入力されている。復帰タイミング制御部28
は、ある指定アドレスに対するI/0書込み動作を行なっ
た後に起こる規定回数の読込み動作だけ、メモリ選択信
号14′をハイレベルにする機能を持ち、デバッグプログ
ラム用メモリ17および復帰情報待避メモリ18は、メモリ
選択信号14′がロウレベルの時にアクティブになる。こ
の復帰情報待避メモリ18は内部に独自のアドレスカウン
タを持ち、メモリ選択信号14′がアクティブになった読
込み動作時に本来のマイクロプロセッサ30から出力され
るアドレスをマスクして、内蔵のアドレスカウンタから
出力されるアドレスに従って読込み動作を行なう。そし
て、そのアドレスカウンタは、その読込み動作ごとにカ
ウントダウンされ、書込み動作の場合は動作ごとにカウ
ントアップされる。

以上のように構成されたマイクロプロセッサ開発支援装
置は次のように動作する。まず、バッファ選択信号22が
ハイレベルのとき、本来のマイクロプロセッサ30はデバ
ッグ対象プログラム用メモリ23のプログラムを実行して
いる。このとき、制御部16′はアクセスバス20-1の内容
があらかじめ設定してあるブレーク条件に一致したこと
を検知すると、ブレーク要求信号21をアクティブにす
る。通常このブレーク要求信号21は本来のマイクロプロ
セッサ30のNMI（非割込みマスク）端子に入力され、本
来のマイクロプロセッサがNMI処理に入るタイミングを
制御部16′が捉え、バッファ選択信号22をロウレベルに
する。バッファ選択信号22がロウレベルになると、本来
のマイクロプロセッサ30はデバッグプログラム用メモリ
17の実行を開始する。ただし、開始する前にNMI用のベ
クタ読込みをテバッグプログラム用メモリ17から行な
い、引続きプログラムカウンタ（以下「PC」という）、
プログラムステータスワード（以下「PSW」という）の
書込みを復帰情報待避メモリ18に対して行なう。これ
は、バッファ選択信号22がロウレベルに変化したことを
検知した復帰タイミング制御部28が、次に行なわれる復
帰情報待避の規定回数の期間だけメモリ選択信号14′を
ハイレベルにするためである。また、前述したように復
帰情報待避メモリ18への書込みは、それ自身が持つアド
レスカウンタで行なわれるために書込まれるアドレス位
置は一定である。

以上のようにして、本来のマイクロプロセッサ30はデバ
ッグプログラム用メモリ17の命令を実行する。ここで、
デバッグプログラム用メモリ17の内容にはデバッグ対象
プログラム用メモリ23のプログラムをデバッグするため
に必要なプログラムで構成されている。ユーザはこの状
態からデバッグ対象プログラムの試験を行なうために、
通常〔GO〕コマンドを開発支援装置15′に与える（この
プロセスは図示していない）。本来のマイクロプロセッ
サ30はこのコマンドを認識すると、デバッグ対象プログ
ラムの実行のための準備をし、最後に第７図（ａ）に示
すプログラムを実行する。即ち、本来のマイクロプロセ
ッサ30はOUT XXH（ある指定アドレスのみ有効）を実行
して、復帰タイミング制御部28に次にRETI命令が実行さ
れることを通知する。復帰タイミング制御部28はOUT XX
Hを検知すると、次に発生するRETI命令による読込み動
作が起こるのを待つ。読込み動作が開始されると、メモ
リ選択信号14′をハイレベルにする。このため、本来の
マイクロプロセッサ30はRETI命令の実行で生じるPSWお
よびPCの読込みを復帰情報待避メモリ18から読込むこと
ができる。復帰タイミング制御部28はこの読込み動作が
規定回数起こった後で、メモリ選択信号14′をロウレベ
ルにすると同時に、復帰完了信号29をアクティブにし
て、制御部16′に次の命令のフェッチはデバッグプログ
ラム用メモリ23から行なうことを通知する。制御部16′
は復帰完了信号29を検知すると、バッファ選択信号22を
ハイレベルにする。以降、本来のマイクロプロセッサ30
はデバッグプログラム用メモリ23の内容をRETI命令で読
込んだPCか読出し、さらに読込んだPSWの状態で実行す
ることができる。

〔発明が解決しようとする課題〕

上述したように、デバッグ用マイクロプロセッサに本来
のマイクロプロセッサを使用するマイクロプロセッサ開
発支援装置においては、デバッグプログラム用メモリ17
の実行からデバッグ対象プログラム用メモリの実行に遷
移する場合、本来のマイクロプロセッサが先行制御を行
なっているので次に示すような問題がある。

RETI命令のフェッチはマイクロプロセッサの外部から判
断できるが、その実行サイクルであるメモリの読込みの
開始を判断することは難しい。特に、今後マイクロプロ
セッサの機能が複雑になり、パイプライン化が進むとほ
とんど困難になることも考えられる。

また、16ビットバスの場合、RETIによる読込み動作のバ
スサイクル数が偶数アドレスアクセス，奇数アドレスア
クセスによって変化するので（偶数なら２回だが奇数な
ら４回になる）、復帰タイミング制御部28によるメモリ
選択信号14′の制御が難しくなっている。更に、32ビッ
トバスになった場合など，アクセスの方法もより複雑に
なり、メモリ選択信号14′の制御はかなり困難になって
くる。このため、復帰完了信号29をアクティブにするタ
イミングも難しくなり、最終的にデバッグプログラムか
らデバッグ対象プログラムに切替えるタイミングが難し
くなる。また、デバッグ対象プログラムの最初の命令フ
ェッチを検出して、復帰完了信号29をアクティブにする
構成にしても、デバッグ対象プログラムの命令フェッチ
サイクルのアクセスタイムが少なくなるという幣害が発
生する。

本発明の目的は、上述した従来のマイクロプロセッサ開
発支援装置に使用されているマイクロプロセッサに対
し、既に待避してあるプログラムステータスワード，プ
ログラムカウンタ等の内部情報をマイクロプロセッサに
復帰させるデバッグ用命令を備え、デバッグ命令を実行
すると、内部情報の復帰動作期間にアクティブになるデ
バッグ用命令応答信号を外部に出力することにより、デ
バッグプログラムからデバッグ対象プログラムへの切替
えが誤りなく行なえるデバッグ用マイクロプロセッサを
提供することにある。

〔課題を解決するための手段〕

本発明のデバッグ用マイクロプロセッサは、外部とデー
タの送受を行なうバス制御部と、このバス制御部から命
令コードを受け取りこれを実行する命令実行部とを有す
るデバッグ用マイクロプロセッサにおいて、既にメモリ
上に待避してあるプログラムステータスワードおよびプ
ログラムカウンタの内部情報をこのマイクロプロセッサ
に復帰させるデバッグ用命令を受けて、このデバッグ命
令を実行する復帰動作期間にアクティブになるデバッグ
用命令応答信号を外部に出力することにより構成され
る。

以上のように構成されたデバッグ用マイクロプロセッサ
において、命令実行部はデバッグ用の特殊命令（以下
「RETB」という）を実行するマイクロコードを備えてい
る。この命令がバス制御部を経由して命令実行部に入力
されると命令実行部は、RETBをデコードして、PSWおよ
びPCをメモリから読込む動作をバス制御部に指示する。
またこの指示と同時にデバッグ用復帰命令応答制御部に
もこの命令がデコードされたことを通知するバス制御部
は、RETB命令の実行としてPSWおよびPCの復帰動作のバ
スサイクルをRETB実行同期バスを通してデバッグ用復帰
命令応答制御部に通知する。このため、デバッグ用復帰
命令応答制御部はRETB命令の実行であるPSWおよびPCの
復帰動作のバスサイクルの間、バスサイクルに同期した
RETB応答信号を出力する。

この構成によりマイクロプロセッサのパイプライン構造
がより複雑になっても、さらに他の機能が加わっても、
RETBの実行開始および終了がマイクロプロセッサ外部で
明確に判断できるようになる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図は本発明によるデバッグ用マイクロプロセッサの
第１の実施例のブロック図である。基本的な構成および
動作は第５図の本来のマイクロプロセッサと同様であ
る。第１図に示すデバッグ用マイクロプロセッサ１にお
いては、バス制御部２は外部に対しアドレスバス５を介
してアドレスを出力し、データバス６および制御バス７
を介してデータおよび制御信号を入出力する。更に、バ
ス制御部２は命令コードバス8,データバス９および制御
バス10により命令実行部３と接続されている。命令実行
部３には本来の命令を実行するマイクロコード11の他
に、RETBを実行するデバッグ割込み復帰用マイクロコー
ド11-1が設けられている。命令実行部３にRETB命令が入
力されデコードされると、デバッグ用復帰命令応答制御
部４にデバッグ用割込み復帰応答制御バス（以下「RETB
応答制御バス」という）12を通してこれを通知する。バ
ス制御部２はRETB命令実行であるPSWおよびPCの復帰動
作のバスサイクルをデバッグ用割込み復帰命令実行同期
バス（以下「RETB実行同期バス」という）13を通してデ
バッグ用復帰命令応答制御部４に通知する。このため、
デバッグ用復帰命令応答制御部４はRETB命令の実行であ
るPSWおよびPCの復帰動作のバスサイクルの間、バスサ
イクルに同期したデバッグ用割込み復帰命令応答信号
（以下「RETB応答信号」という）14を出力する。

以上のように構成されたデバッグ用マイクロプロセッサ
は次のように動作する。RETB命令コードがバス制御部２
に通常の命令コードと同様にフェッチされ、次にRETB命
令が命令実行部３に命令コードバス８を介して入力され
ると、本デバッグ用マイクロプロセッサ１の命令実行部
３はデバッグ割込み復帰命令用マイクロコード11-1を利
用してRETB命令の実行を開始する。すなわち、PSWおよ
びPCの復帰動作に移る。命令実行部３はデバッグ復帰命
令応答制御部４に対し、RETB応答制御バス12を通して、
PSWおよびPCを復帰する動作を行なうことを通知する。
次に、命令実行部３はPSWおよびPCをその時のスタック
ポインタ（SP）を使用してメモリに書込むように、デー
タバス９および制御バス10を通してバス制御部２に対し
指令する。バス制御部２はその時行なっているバスサイ
クルの終了後に、アドレスバス５、データバス６および
制御バス７を用いてPSWおよびPCの復帰動作を行なう。
バス制御部２はこのPSWおよびPCの復帰動作のバスサイ
クルが行なわれていることを示す信号を、RETB実行同期
バス13を通して、デバッグ復帰命令応答制御部４に通知
する。そこでデバッグ復帰命令応答制御部４は、バス制
御部２がRETB命令に対するPSWおよびPCの復帰を行なう
ためのバスサイクル期間だけ、RETB応答信号14をアクテ
ィブにする。命令実行部３はRETB命令のためのPSWおよ
びPCの復帰をバス制御部２に指定した後、PSWおよびPC
の復帰を完了すると、RETB応答制御バス12を通してデバ
ッグ復帰命令応答制御部４にRETB命令に対する実行が終
了したことを通知する。このため、バス制御部２がこの
PCに従ったフェッチサイクルを開始する前に、RETB応答
信号14はインアクティブになっている。

第２図は第１図のデバッグ用マイクロプロセッサを使用
したマイクロプロセッサ開発支援装置のブロック図であ
る。基本的な構成および動作は第６図に示す従来の装置
と同様である。図示のマイクロプロセッサ開発支援装置
15において、デバッグ用マイクロプロセッサ１の入力に
は制御部16のブレーク要求信号21が接続されている。デ
バッグ用マイクロプロセッサ１はアクセスバス20-1を介
して制御部16,バッファ19-1およびバッファ19-2に接続
されている。バッファ19-1には、アクセスバス20-2を介
して、デバッグ対象システム上のデバッグ対象プログラ
ムを格納するデバッグ対象プログラム用メモリ23が接続
されている。一方、バッファ19-2には、デバッグプログ
ラム用メモリ17および復帰情報待避メモリ18を互いに連
結するアクセスバス20-3が接続されている。制御部16か
ら出力されるバッファ選択信号22は、バッファ19-2の入
力に接続されている。更に、このバッファ選択信号22は
インバータを介してバッファ19-1にも接続されている。
デバッグ用マイクロプロセッサ１から出力されるRETB応
答信号14は制御部16の入力およびデバッグプログラム用
メモリ17の入力に接続され、更に、インバータを介して
復帰情報待避メモリ18の入力にも接続されている。

すなわち、第２図のマイクロプロセッサ開発支援装置が
第６図に示す装置と構成上で相違する主な点は、第６図
の復帰タイミング制御部28が不用になっている点であ
る。

以上のように構成されるマイクロプロセッサ開発支援装
置は次のように動作する。デバッグ用マイクロプロセッ
サ１が、デバッグプログラム用メモリ17に格納されてい
るデバッグプログラムを実行している場合に、ユーザが
デバッグプログラムのコマンドである例えば〔GO〕コマ
ンドを本マイクロプロセッサ開発支援装置15に与える
（このプロセスは図示していない）。デバッグ用マイク
ロプロセッサ１はこのコマンドを認識すると、デバッグ
対象プログラム実行のための準備をし、最後に第７図
（ｂ）に示すプログラムを実行する。即ち、デバッグ用
マイクロプロセッサ１がRETB命令を実行するとRETB応答
信号14をアクティブ（（第２図ではハイレベル）にす
る。RETB応答信号14はRETB命令によるPSWおよびPCの復
帰期間だけハイレベルになるので、PSWおよびPCは復帰
情報待避メモリ18から読込まれるため、復帰タイミング
制御部は必要なくなる。第８図は上記のRETB応答信号14
の出力例である。また、制御部16では、デバッグ用マイ
クロプロセッサ１がRETBを実行した後のPSWおよびPCを
復帰するタイミングを、RETB応答信号14により検知でき
る。このため、RETB応答信号がロウレベルになったタイ
ミングで、バッファ選択信号22をハイレベルにする。デ
バッグ用マイクロプロセッサ１は読込んだPCのアドレス
でデバッグ対象プログラムメモリ23からの命令の実行を
開始する。

上記のように、デバッグ用マイクロプロセッサ１が複雑
なアーキテクチャを有していても、PSWおよびPCの復帰
タイミングならびにデバッグプログラム用メモリ側から
デバッグ対象プログラムメモリ23側への切替えを間違が
う可能性はなくなる。

第３図は本発明によるデバッグ用マイクロプロセッサの
第２の実施例のブロック図である。基本的な構成および
動作は第１図のデバッグ用マイクロプロセッサと同様で
ある。第３図（ａ）に示すデバッグ用マイクロプロセッ
サ１′においては、バス制御部２は外部に対しアドレス
バス５を介してアドレスを出力し、データバス６および
制御バス７を介してデータおよび制御信号を入出力す
る。更に、バス制御部２は命令コードバス8,データバス
９および制御バス10により命令実行部３と接続されてい
る。命令実行部３には本来の命令を実行するマイクロコ
ード11の他に、RETBを実行するデバッグ割込み復帰命令
用マイクロコード11-1が設けられている。命令実行部３
にRETB命令が入力されデコードされると、バス制御部
２′にRETB応答訟御バス12を通してこれを通知する。バ
ス制御部２′はRETB命令実行であるPSWおよびPCの復帰
動作のバスサイクルを行なう際、デバッグ用の特別なス
テータスを出力する。本ステータスは一旦出力される
と、復帰バスサイクルが終了するまで本ステータスが変
化することはない。本ステータスは第３図（ｂ）のステ
ータス種別図に示す様に通常のステータスの他に、ブレ
ークメモリアクセス等の特別なステータスになる。

以上のように構成されるデバッグ用マイクロプロセッサ
を使用したマイクロプロセッサ開発支援装置は、第２図
に示したデバッグ用マイクロプロセッサの制御バスにあ
るステータスを外部デコードすることで、デバッグ用マ
イクロプロセッサの外部でRETB応答信号と同様な信号を
作成することができる。すなわち、第３の実施例のデバ
ッグ用マイクロプロセッサを使用しても、第２図に示し
たマイクロプロセッサ開発支援装置と同様な開発支援装
置を実現できる。

特に、第２の実施例のデバッグ用マイクロプロセッサは
端子数が制限されている場合などに有効となる。

〔発明の効果〕

以上説明したように、マイクロプロセッサ開発支援装置
に本発明によるデバッグ用マイクロプロセッサを使用す
ることにより、デバッグ対象プログラムの実行要求に対
するデバッグ用マイクロプロセッサの応答サイクルを明
確に検知できる。このため、応答サイクルを誤検出して
マイクロプロセッサ開発支援装置の動作が異常になる現
象は起こらなくなる。

また、PSWとPCとの復帰期間のみアクティブになるた
め、PSWとPCとの復帰タイミングの制御部が不必要にな
る効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図のデバッグ用マイクロプロセッサを使用したマイ
クロプロセッサ開発支援装置のブロック図、第３図
（ａ）および（ｂ）はそれぞれ本発明の第２の実施例の
ブロック図およびステータス種別図、第４図はマイクロ
プロセッサ開発支援装置とデバッグ対象システムの接続
を説明する概念図、第５図は従来のマイクロプロセッサ
のブロック図、第６図は従来のマイクロプロセッサを使
用したマイクロプロセッサ開発支援装置のブロック図、
第７図（ａ）および（ｂ）はそれぞれ従来および本発明
における復帰プログラムの一部のシーケンス図、第８図
はRETB応答信号のタイミングチャートである。 1,1′……デバッグ用マイクロプロセッサ、2,2′……バ
ス制御部、3,3′……命令実行部、４……デバッグ用復
帰命令応答制御部、５……アドレスバス、6,9……デー
タバス、7,10……制御バス、８……命令コードバス、11
……マイクロコード、11-1……デバッグ割込み復帰命令
用マイクロコード、12……デバッグ用割込み復帰命令応
答制御バス（RETB応答制御バス）、13……デバッグ用割
込み復帰命令実行同期バス（RETB実行同期バス）、14…
…デバッグ用割込復帰命令応答信号（RETB応答信号）、
15,15′……マイクロプロセッサ開発支援装置、16,16′
……制御部、17……デバッグプログラム用メモリ、18…
…復帰情報待避メモリ、19-1,19-2……バッファ、20-1,
20-2,20-3……アクセスバス、21……ブレーク要求信
号、22……バッファ選択信号、23……デバッグ対象プロ
グラム用メモリ、24……デバッグ対象システム、27……
マイクロプロセッサ開発支援装置、28……復帰タイミン
グ制御部、29……復帰完了信号、30……本来のマイクロ
プロセッサ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部とデータの送受を行なうバス制御部
   と、このバス制御部から命令コードを受け取りこれを実
   行する命令実行部とを有するデバッグ用マイクロプロセ
   ッサにおいて、既にメモリ上に待避してあるプログラム
   ステータスワードおよびプログラムカウンタの内部情報
   をこのマイクロプロセッサに復帰させるデバッグ用命令
   を受けて、このデバッグ命令を実行する復帰動作期間に
   アクティブになるデバッグ用命令応答信号を外部に出力
   することを特徴とするデバッグ用マイクロプロセッサ。