JPH0248739A

JPH0248739A - デバッグ用マイクロプロセッサ

Info

Publication number: JPH0248739A
Application number: JP63200518A
Authority: JP
Inventors: Masahiro Shoda; 正田　政弘
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-10
Filing date: 1988-08-10
Publication date: 1990-02-19
Anticipated expiration: 2009-10-19
Also published as: JPH0682323B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デバッグ用マイクロプロセッサ、特にデバッ
グ対象システムのデバッグを行なうマイクロプロセッサ
開発支援装置に使用されるデパ。

グ用マイクロプロセッサに関する。

〔従来の技術〕

第４図はマイクロプロセッサ開発支援装置と、デバッグ
対象システムとの接続の概念図で、デバ、グ対象システ
ム２４には、マイクロプロセッサ開発支援装置２７がコ
ネクタ２５およびケーブル２６を介して接続される。マ
イクロプロセ、す開発支援装置２７は、デパ、グ用マイ
クロプロセ。

す１および図示されていないコントロール部を備えてい
て、デバッグ対象システム２４に実装されるべき本来の
マイクロプロセ、すに代わって、デバッグ対象プログラ
ムの実行とそのデバッグを行なう。

すなわち、デバッグ用マイクロプロセッサｌは、デバッ
グ対象システム２４上のメモリにあるプログラムの実行
と、別バンクにあるマイクロプロセッサ開発支援装置２
７内のデバッグ機能を有するデバッグプログラムが書込
まれているメモリの実行を行なうよ５になっている。

従来は、この種のデバッグ用マイクロプロセ。

すとして、本来、デバッグ対象システム上に接続すべき
マイクロプロセ、す（以下「本来のマイクロプロセッサ
」という）を使用している。また、デバッグ対象プログ
ラムとは別バンクにあるテバ、グプログラムからデバッ
グ対象プログラムに切シ替えるために、本来のマイクロ
プロセッサの割込み処理から戻る命令（以下「ＲＥＴＩ
命令」という）を使用している。

第５図は、本来のマイクロプロセッサのプロ。

り図である。図示した本来のマイクロプロセ、す３０に
おいて、バス制御部２は外部に対レアドレスバス５を介
してアドレス信号を出力し、データバス６および制御バ
ス７を介してデータおよび制御信号を入出力する。更に
、バス制御部２は命令コードバス８．データバス９お！
ヒｆｆｆｌＪＩＫｌハス１０を介して命令実行部３′と
接続されている。また命令実行部３′に設けられたマイ
クロコード１１は本来のマイクロプロセ、すが本来の命
令を実行するために使用される。

以上のように構成された本来のマイクロプロセッサは次
のように動作する。バス制御部２はアドレスバス５を介
してアドレスを出力し、データバス６を介してデータの
入出力を行ない、更に、内部状態の出力や外部からのウ
ェイト信号を入力する信号線を含む制御バス７を介して
制御信号の入出力を行ない命令コードのフェッチ、デー
タの入出力を実行する。また、バス制御部２はその内部
に命令コードバッファを持ち、命令実行部３′が実行し
ている命令よりも先の命令を命令実行部３′に非同期で
先取シする機能を持つ。命令実行部３′は制御バス１０
を使用してバス制御部２に命令コードを要求し、命令コ
ードバス８を介して命令コードを受け取り、その命令コ
ードを実行する。また、命令コードの実行により生じた
データはデータバス９を介して入出力し、その入出力の
制御は制御バスｌＯにより実行される。命令実行部３′
のマイクロコードは本来の命令を実行するために使用さ
れ、上述した命令実行はこのマイクロコードに従って、
実際の転送、四則演算等が行なわれる。また本来のマイ
クロプロセ、すをデバッグ用マイクロプロセッサとして
使用する場合のデバッグプログラムからデバッグ対象プ
ログラムへの切り替えには、ＲＥＴＩ等を使用する。

第６図は本来のマイクロプロセッサをマイクロプロセ、
す開発支援装置に使用した場合のブロック図である。図
示のマイクロプロセッサ開発支援装置１５′において、
本来のマイクロプロセッサ３００Å力には制御部１６’
からのブレーク要求信号２１が接続されていて、マイク
ロプロセ、す３０はアクセスバス２０−１を介して制御
部１６′に接続されている。更に、アクセスバス２０−
１はバッファ１９−１および１９−２に接続されている
。バ、ファ１９−１にはアクセスバス２０−２を介しテ
、デバッグ対象システム上のデバッグ対象プログラムを
格納するデバッグ対象プログラムメモリ２３が接続され
ている。

一方、バッファ１９−２にはデバッグプログラム用メモ
Ｉ７１７　、復帰情報待避メモＩＪ　１８および復帰タ
イばング制御部２８を互に連結するアクセスバス２０−
３が接続されている。制御部１６′から出力されるバッ
ファ選択信号２２はバッファ１９−２の入力に接続され
ていて、更に、このバッファ選択信号２２はインバータ
を介してバッファ１９−１の入力にも接続されている。

また、バッファ選択信号２２は復帰タイミング制御部２
８にも入力されている。復帰タイミング制御部２８から
出力されるメモリ選択信号１４’は、デバッグプログラ
ム用メモリ１７に入力され、更にインバータを介して復
帰情報待避メモリ１８にも入力されている。更に、復帰
タイミング制御部２８から出力される復帰完了信号２９
は制御部１６’に入力されている。復帰タイばング制御
部２８は、ある指定アドレスに対するＩ１０書込み動作
を行なった後に起こる規定回数の読込み動作だけ、メモ
リ選択信号１４’をハイレベルにする機能を持ち、デバ
ッグプログラム用メモリ１７および復帰情報待避メモリ
１８は、メモリ選択信号１４′がロウレベルの時にアク
ティブになる。この復帰情報待避メモＩＪ１８は内部に
独自のアドレスカウンタを持ち、メモリ選択信号１４’
がアクティブになった読込み動作時に本来のマイクロプ
ロセッサ３ｏから出力されるアドレスをマスクして、内
蔵のアドレスカウンタから出力されるアドレスに従って
読込み動作を行なう。そして、そのアドレスカウンタは
、その読込み動作ごとに力９ントダウンされ、書込み動
作の場合は動作ごとにカウントアツプされる。

以上のように構成されたマイクロプロセッサ開発支援装
置は次のように動作する。まず、バッファ選択信号２２
がハイレベルのとき、本来のマイクロプロセ、す３０は
デバッグ対象プログラム用メモリ２３のプログラムを実
行している。このとき、制御部１６′はアクセスバス２
０−１の内容力あらかじめ設定してあるブレーク条件に
一致したことを検知すると、ブレーク要求信号２１をア
クティブにする。通常このブレーク要求信号２１は本来
のマイクロプロセッサ３０のＮＭＩ（弁開込みマスク）
端子に入力され、本来のマイクロプロセ、すがＮＭＩ処
理に入るタイミングを制御部１６′が捉え、バッファ選
択信号２２をロウレベルにする。バッファ選択信号２２
がロウレベルになると、本来のマイクロプロセッサ３０
はデバッグプログラム用メモＩＪ　１７の実行を開始す
る。ただし、開始する前にＮＭＩ用のペクタ読込みをデ
パックプログラム用メモリ１７から行ない、引続きプロ
グラムカウンタ（以下ｒＰｃＪという）、プログラムス
テータスワード（以下ｒＰｓＷＪという）の書込みを復
帰情報待避メモリ１８に対して行なう。

これは、バッファ選択信号２２がロウレベルに変化した
ことを検知した復帰タイばング制御部２８が、次に行な
われる復帰情報待避の規定回数の期間だけメモリ選択信
号１４′をハイレベルにするためである。また、前述し
たように復帰情報待避メモリ１８への書込みは、それ自
身が持つアドレスカウンタで行なわれるために書込まれ
るアドレス位置は一定である。

以上のようにして、本来のマイクロプロセッサ３０はデ
バッグプログラム用メモリ１７の命令を実行する。ここ
で、デバッグプログラム用メモリ１７の内容にはデバッ
グ対象プログラム用メモリ２３のプログラムをデバッグ
するために必要なプログラムで構成されている。ユーザ
はこの状態からデバッグ対象プログラムの試験を行なう
ために、通常（ＧＯ）コマンドを開発支援装置１５’に
与える（このプロセスは図示していない）。本来のマイ
クロプロセッサ３０はこのコマンドを認識すると、デバ
ッグ対象プログラムの実行のための準備をし、最後に第
７図（ａ）に示すプログラムを実行する。即ち、本来の
マイクロプロセッサ３０はＯＵＴ　　ＸＸＨ（ある指定
アドレスのみ有効）を実行して、復帰タイばング制御部
２８に次にＢＥＴ　Ｉ命令が実行されることを通知する
。復帰タイミング制御部２８はＯＵＴ　ＸＸＨを検知す
ると、次に発生するＲＥＴＩ命令による読込み動作が起
こるのを待つ。読込み動作が開始されると、メモリ選択
信号１４′をハイレベルにする。このため、本来のマイ
クロプロセッサ３０はＲＥＴＩ命令の実行で生じるＰＳ
ＷおよびＰＣの読込みを復帰情報待避メモリ１８から読
込むことができる。復帰タイばング制御部２８はこの読
込み動作が規定回数起こった後で、メモリ選択信号１４
′をロウレベルにすると同時に、復帰完了信号２９をア
クティブにして、制御部１６′に次の命令のフェッチは
デバッグプログラム用メモリ２３から行なうことを通知
する。制御部１６′は復帰完了信号２９を検知すると、
バッファ選択信号２２をハイレベルにする。

以降、本来のマイクロプロセッサ３０はデバッグプログ
ラム用メモリ２３の内容をＲＥＴＩ命令で読込んだＰＣ
から読出し、さらに読込んだＰＳＷの状態で実行するこ
とができる。

〔発明が解決しようとする課題〕

上述したように、デバッグ用マイクロプロセッサに本来
のマイクロプロセ、すを使用するマイクロプロセ、す開
発支援装置においては、デバッグプログラム用メモリ１
７の実行からデバッグ対象プログラム用メモリの実行に
遷移する場合、本来のマイクロプロセ、すが先行制御を
行なっているので次に示すような問題がある。

ＲＥＴＩ命令のフェッチはマイクロプロセ、すの外部か
ら判断できるが、その実行サイクルであるメモリの読込
みの開始を判断することは難しい。

特に、今後マイクロコード、すの機能が複雑になり、パ
イプライン化が進むとほとんど困難になることも考えら
れる。

また、１６ビツトパスの場合、Ｒ，ＥＴＩによる読込み
動作のバスサイクル数が偶数アドレスアクセス、奇数ア
ドレスアクセスによって変化するので（偶数々ら２回だ
が奇数なら４回になる）、復帰タイばング制御部２８に
よるメモリ選択信号１４’の制御が難しく表っている。

更に、３２とットバスにな−ｐ＆場合など、アクセスの
方法もより複雑になｐ１メモリ選択信号１４′の制御は
かなり困難になってくる。このため、復帰完了信号２９
をアクティブにするタイミングも難し←１、最終的にデ
バッグプログラムからデバッグ対象プログラムに切替え
るタイｉングが難しくなる。、また、デバッグ対象プロ
グラムの最初の命令フェッチを検出して、復帰完了信号
２９をアクティブにする構成にしても、デバッグ対象プ
ログラムの命令フェッチサイクルのアクセスタイムが少
なくなるという整置が発生する。

本発明の目的は、上述した従来のマイクロプロセ、す開
発支援装置に使用されているマイクロプロセッサに対し
、既に待避してあるプログラムステータスワード、プロ
グラムカウンタ等の内部情報をマイクロプロセ、すに復
帰させるデバッグ用命令を備え、デバッグ命令を実行す
ると、内部情報の復帰動作期間にアクティブになるデバ
ッグ用命令応答信号を外部に出力することにより、デバ
ッグプログラムからデバ、り対象プログラムへの切替え
が誤りなく行なえるデバッグ用マイクロプロセッサ、を
提供することにある。

〔課題を解決するための手段〕

本発明のデバッグ用マイクロプロセッサは、外部とデー
タの送受を行なうバス制御部と、このバス制御部から命
令コードを受け取りこれを実行する命令実行部とを有す
るデバッグ用マイクロプロセッサにおいて、既にメそり
上に待避してあるプログラムステータスワードおよびプ
ログラムカウタの内部情報をこのマイクロプロセッサに
復帰させるデバッグ用命令を受けて、このデバッグ命令
を実行する復帰動作期間にアクティブになるデバ、グ用
命令応答信号を外部に出力することにより構成される。

以上のように構成されたデバッグ用マイクロプロセッサ
において、命令実行部はデバッグ用の特殊命令（以下ｒ
ＲＢＴＢ　Ｉという）を実行するマイクロコードを備え
ている。この命令がバス制御部を経由して命令実行部に
入力されると命令実行部は、ＲＥＴＢをデコードして、
ＰＳＷおよびＰＣをメモリから読込む動作をバス制御部
に指示する。またこの指示と同時にデバッグ用復帰命令
応答制御部にもこの命令がデコードされたことを通知す
るバス制御部は、ＲＥＴＢ命令の実行としてＰＳＷおよ
びＰＣの復帰動作のバスサイクルをＲＥＴＢ実行同期バ
スを通してデバッグ用復帰命令応答制御部に通知する。

このため、デバッグ用復帰命令応答制御部はＲＥＴＢ命
令の実行であるＰＳＷおよびＰＣの復帰動作のバスサイ
クルの間、バスサイクルに同期した几ＥＴＢ応答信号を
出力する。

この構成によｐマイクロコード、すのパイプライン構造
がよシ複雑になりても、さらに他の機能が加わっても、
ＲＥＴＢの実行開始および終了がマイクロプロセッサ外
部で明確に判断できるようになる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明によるデパ、グ用マイクロプロセ、すの
第１の実施例のブロック図である。基本的な構成および
動作は第５図の本来のマイクロプロセ、すと同様である
。第１図に示すデバッグ用マイクロプロセッサｌにおい
ては、バス制御部２は外部に対しアドレスバス５を介し
てアドレスを出力し、データバス６および制御バス７を
介してデータおよび制御信号を入出力する。更に、バス
制御部２は命令コードバス８１データバス９および制御
バスｌＯによシ命令°実行部３と接続されている。命令
実行部３には本来の命令を実行するマイクロコード１１
の他に、ＲＥＴＢを実行するデバッグ割込み復帰用マイ
クロコード１１−１が設けられている。命令実行部３に
几ＥＴＢ命令が入力されデコードされると、デバッグ用
復帰命令応答制御部４にデバ２グ用割込み復帰応答制御
バス（以下ｒＲＥＴＢ応答制御バス」という）１２を通
してこれを通知する。バス制御部２はＲＥＴＢ命令実行
であるＰＳＷおよびＰＣの復帰動作のバスサイクルをデ
バッグ用割込み復帰命令実行同期バス（以下「几ＥＴＢ
実行同期バス」という）１３を通してデバッグ用復帰命
令応答制御部４に通知する。このため、デバッグ用復帰
命令応答制御部４はＲ，ＥＴＢ命令の実行であるＰＡＷ
およびＰＣの復帰動作のバスサイクルの間、バスサイク
ルに同期したデバッグ用割込み復帰命令応答信号（以下
「ＲＥＴＢ応答信号」という）１４を出力する。

以上のように構成されたデバッグ用マイクロプロセッサ
は次のように動作する。ＲＥＴＢ命令コードがバス制御
部２に通常の命令コードと同様にフェッチされ、次にＲ
ＥＴＢ命令が命令実行部３に命令コードバス８を介して
入力されると、本デバ、グ用マイクロプロセ、す１の命
令実行部３はデバッグ割込み復帰命令用マイクロコード
１１−１を利用してＲ，ＥＴＢ命令の実行を開始する。

すなわち、ＰＳＷおよびＰＣの復帰動作に移る。命令実
行部３はデバッグ復帰命令応答制御部４に対し、几ＥＴ
Ｂ応答制御バス１２を通して、ｐｓｗおよびＰＣを復帰
する動作を行なうことを通知する。

次に、命令実行部３はＰＳＷおよびＰＣをその時のスタ
ックポインタ（ＳＰ）を使用してメモリに書込むように
、データバス９および制御バス１０を通してバス制御部
２に対し指令する。バス制御部２はその時打なっている
バスサイクルの終了後に、アドレスバス５．データバス
６および制御ｌｌ、＜スフを用いてＰＳＷおよびＰＣの
復帰動作を行なう。バス制御部２はこのＰＳＷおよびＰ
Ｃの復帰動作のバスサイクルが行なわれていることを示
す信号を、）ｌ、ＥＴＢ実行同期バス１３を通して、デ
バッグ復帰命令応答制御部４に通知する。そこでデバッ
グ復帰命令応答制御部４は、バス制御部２がＲＥＴＢ命
令に対するＰＳＷおよびＰＣの復帰を行なうためのバス
サイクル期間だけ、ＲＥＴＢ応答信号１４をアクティブ
にする。命令実行部３はＲＥＴＢ命令のためのＰＡＷお
よびＰＣの復帰をバス制御部２に指定した後、ＰＡＷお
よびＰＣの復帰を完了すると、ＲＥＴＢ応答制御バス１
２を通してデバッグ復帰命令応答制御部４に几ＥＴＢ命
令に対する実行が終了したことを通知する。

このため、バス制御部２がこのＰＣに従ったフエ、チサ
イクルを開始する前に％Ｒ，ＥＴＢ応答信号１４はイン
アクティブになっている。

第２図は第１図のデバッグ用マイクロプロセッサを使用
したマイクロプロセッサ開発支援装置のプロ、り図であ
る。基本的な構成および動作は第６図に示す従来の装置
と同様である。図示のマイクロブクセ、す開発支援装置
１５において、デバ、り用マイクロプロセッサ１０入力
には制御部１６のブレーク要求信号２１が接続されてい
る。デバッグ用マイクロプロセッサ１はアクセスバス２
゜−１を介して制御部１６．バッファ１９−１およヒハ
ッファ１９−２に接続されている。バッファ１９−１に
は、アクセスバス２０−２を介１．て、デパ、グ対象シ
ステム上のデバッグ対象プログラムを格納するデバッグ
対象プログラム用メモリ２３が接続されている。一方、
バッファ１９−２には、デバッグプログラム用メモリ１
７および復帰情報待避デモリ１８を互いに連結するアク
セスバス２〇−３が接続されている。制御部１６から出
力されるバッファ選択信号２２は、バッファ１９−２の
入力に接続されている。更に、このバッファ選択信号２
２はインバータを介してバッファ１９−ＩＫも接続され
ている。デバッグ用マイクロプロセッサ１から出力され
るＲＥＴＢ応答信号１４は制御部１６の入力およびデバ
ッグプログラム用メモ＋７１７の入力に接続され、更に
、インバータを介して復帰情報待避メモリ１８の入力に
も接続されている。

すなわち、第２図のマイクロプロセッサ開発支援装置が
第６図に示す装置と構成上で相違する主な点け、第６図
の復帰タイミング制御部２８が不用になっている点であ
る。

以上のように構成されるマイクロプロセッサ開発支援装
置は次のように動作する。デバッグ用マイクロプロセッ
サｌが、デバッグプログラム用メモリ１７に格納されて
いるデバッグプログラムを実行している場合に、ユーザ
がデバッグプログラムのコマンドである例えば〔ＧＯ〕
コマンドを本マイクロプロセッサ開発支援装置１５に与
える（このプロセスは図示していない）。デバッグ用マ
イクロプロセッサ１はこのコマンドを認識すると、デバ
ッグ対象プログラム実行のための準備をし、最後に第７
図（ｂ）に示すプログラムを実行する。即ち、デバッグ
用マイクロプロセッサ１がＲＥＴＢ命令を実行するとＲ
ＥＴＢ応答信号１４をアクティブ（第２図では）・イレ
ベル）にする。Ｒ，ＥＴＢ応答信号１４はＲＥＴＢ命令
によるＰＳＷおよびＰＣの復帰期間だけノ・イレベルに
なるので、ＰＳＷおよびＰＣは復帰情報待避メモリ１８
から読込まれるため、復帰タイばング制御部は必要なく
なる。第８図は上記のＲＥＴＢ応答信号１４の出力例で
ある。また、制御部１６では、デバッグ用マイクロプロ
セッサｌがＲＢＴＢを実行した後のＰＳＷおよびＰＣを
復帰するタイばングを、′ｆＬＥＴＢ応答信号１４によ
シ検知できる。このため、ＲＥＴＢ応答信号がロウレベ
ルになったタイミングで、ハ、ファ選択信号２２をハイ
レベルにする。

デバッグ用マイクロプロセ、す１は読込んだＰＣのアド
レスでデバッグ対象プログラムメモリ２３からの命令の
実行を開始する。

上記のように、デバッグ用マイクロプロセ、す１が複雑
なアーキテクチャを有していても、ＰＳＷおよびＰＣの
復帰タイミングならびにデバッグプログラム用メモリ側
からデバッグ対象プログラムメモリ２３側への切替えを
間遠がう可能性はなくなる。

第３図は本発明によるデバッグ用マイクロプロセ、すの
第２の実施例のブロック図である。基本的な構成および
動作は第１図のデバッグ用マイクロブロセ、すと同様で
ある。第３図（ａ）に示すデバッグ用マイクロプロセッ
サ１′においては、バス制御部２は外部に対しアドレス
バス５を介してアドレスを出力し、データバス６および
制御バス７を介してデータおよび制御信号を入出力する
。更に、パス制御部２は命令コードバス８．データバス
９および制御バス１０によシ命令実行部３と接続されて
いる。命令実行部３には本来の命令を実行するマイクロ
コード１１の他に、ＲＥＴＢを実行するデバッグ割込み
復帰命令用マイクロコード１１−１が設けられている。

命令実行部３にＲＥＴＢ命令が入力されデコードされる
と、パス制御部２′にＲＥＴＢ応答制御パス１２を通し
てこれを通知する。パス制御部２′はＲＥＴＢ命令実行
であるＰＳＷおよびＰＣの復帰動作のバスサイクルを行
なう際、デバッグ用の特別なステータスを出力する。

本ステータスは一旦出力されると、復帰バスサイクルが
終了するまで本ステータスが変化するととはない。本ス
テータスは第３図（ｂ）のステータス種別図に示す様に
通常のステータスの他に、ブレークメモリアクセス等の
特別なステータスになる。

以上のように構成されるデバッグ用マイクロプロセッサ
を使用したマイクロコード、す開発支援装置は、第２図
に示したデバッグ用マイクロプロセ、すの制御バスにあ
るステータスを外部デコードすることで、デバッグ用マ
イクロプロセッサの外部でＲＥＴＢ応答信号と同様な信
号を作成することができる。すなわち、第３の実施例の
デバッグ用マイクロプロセ、すを使用しても、第２図に
示したマイクロプロセッサ開発支援装置と同様な開発支
援装置を実現できる。

特に、第２の実施例のデバッグ用マイクロプロセ、すは
端子数が制限されている場合などに有効となる。

〔発明の効果〕

以上説明したように、マイクロプロセッサ開発支援装置
に本発明によるデバッグ用マイクロプロセッサを使用す
ることにより、デバッグ対象プログラムの実行要求に対
するデバッグ用マイクロプロセッサの応答サイクルを明
確に検知できる。このため、応答サイクルを誤検出して
マイクロプロセッサ開発支援装置の動作が異常になる現
象は起こらなくなる。

また、ＰＳＷとＰＣとの復帰期間のみアクティブになる
ため、ｐｓｗとＰＣとの復帰タイばングの制御部が不必
要になる効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のプロ、り図、第２図は
第１図のデバッグ用マイクロプロセッサを使用したマイ
クロブロセッ、す開発支援装置のブロック図、第３図（
ａ）および（ｂ）はそれぞれ本発明の第２の実施例のブ
ロック図およびステータス糧別図、第４図はマイクロプ
ロセッサ開発支援装置とデパック対象システムの接続を
説明する概念図、第５図は従来のマイクロプロセッサの
ブロック図、第６図は従来のマイクロコード、すを使用
したマイクロプロセッサ開発支援装置のブロック図、第
７図（ａ）および（ｂ）はそれぞれ従来および本発明に
おける復帰プログラムの一部のシーケンス図、第８図は
ＲＥＴＢ応答信号のタイミングチャートである。１、ＩＩ・・・・・−デバッグ用マイクロプロセッサ、
２゜２′・−・・・・バス制御部、３，３′・・・・・
・命令実行部、４・・−・・・デバッグ用復帰命令応答
制御部、５・・・・・・アドレスバス、６　、９−°°
・・°データバス、７，１ｏ・−・・・−制御バス、８
°・°−命令コードパス、１１・−・・・・マイクロコ
ード、１１−１・・・・・・デバッグ割込み復帰命令用
マイクロコード、１２・・・・・・デバッグ用割込み復
帰命令応答制御バス（ＲＥＴＢ応答制御バス）、１３・
・・・・・デバッグ用割込み復帰命令実行同期バス（Ｒ
ＥＴＢ実行同期バス）、１４・・−・・・デバッグ用割
込復帰命令応答信号（ＲＥＴＢ応答信号）、１５　、１
５’・・・・・・マイクロプロセッサ開発支援装置、１
６　、１６’・・・・・・制御部、１７・・・・・・デ
バッグプログラム用メモリ、１８・・・・・・復帰情報
待避メモリ、１９−１　、１９−２−０−バッファ、２
０−１．２０−２．２０−３・・°・・−アクセスバス
、２１・・・・・・ブレーク要求信号、２２・・・・・
・バッファ選択信号、２３−０゜・・・デバッグ対象プ
ログラム用メモリ、２４・・・・・・デパック対象シス
テム、２７・・・・・・マイクロコード。す開発支援装置、２８・・・・・・復帰タイピング制御
部、２９・−・・・・復帰完了信号、３ｏ・・・・・・
本来のマイクロプロセッサ。第　７　区３；舜鴎Ｙ更イ〒舊Ｉ５　　７７：マイラ０コーＨ゛葛
３因Ｃし）第３因（鎮７８：均す十′）膚駒旬退】荘メｔす２３　：テ゛バｔり゛対電アロク′う乙用メＥす第閃１ｇ：像１争憶着ジ凡メ星メ［す２３：テ゛バッフフ寸亀アロク゛ラム用メモリ２８゛復
帰タイミレブ智ｊ慌駅音ア昂６　区

Claims

【特許請求の範囲】

　外部とデータの送受を行なうバス制御部と、このバス
制御部から命令コードを受け取りこれを実行する命令実
行部とを有するデバッグ用マイクロプロセッサにおいて
、既にメモリ上に待避してあるプログラムステータスワ
ードおよびプログラムカウンタの内部情報をこのマイク
ロプロセッサに復帰させるデバッグ用命令を受けて、こ
のデバッグ命令を実行する復帰動作期間にアクティブに
なるデバッグ用命令応答信号を外部に出力することを特
徴とするデバッグ用マイクロプロセッサ。