JPH06208461A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】アライナを内蔵することなく、アラインメント
していないアドレスのデータをアクセスしていることを
検出し、プログラムのデバッグを容易にすることにあ
る。 【構成】命令をデコードしデータタイプの信号８を作成
する命令デコードユニット１と、ユニット１からのアド
レスにより実効アドレス９を作成する実効アドレス生成
ユニット２と、これら信号８および実効アドレス９より
アドレスの不正アラインメントを検出する不正アライン
メント検出部５とを有する。この検出部５より外部に不
正アラインメントのデータのアクセスを通知する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にシステム開発あるいはプログラム開発における
デバッグを容易にするマイクロプロセッサに関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサがアドレス
空間をアクセスする時に扱うデータの種類には、命令で
静的にデータ長を決定できる固定長のデータと、実行時
にデータ長を決定する可変長のデータとがある。かかる
固定長のデータをアクセスする場合、一般に８ビットの
Ｎ倍（Ｎは整数）の単位で扱うことが多く、８ビット単
位のデータをバイト，２バイトのデータをハーフワー
ド，４バイトのデータをワード（又はショートリア
ル），８バイトのデータをダブルワード（又はロングリ
アル）と称している。このようなデータはメモリ，Ｉ／
Ｏ等にアクセスする場合、アドレスのアラインメント
（整列）が問題になる。このアラインメントとは、デー
タの先頭アドレスがかかるデータのデータタイプの境界
にある場合を言う。

【０００３】一方、アラインメントしていないデータと
は、例えば、 （１）ワードデータが４ｎ＋１，４ｎ＋３番地（ｎは整
数）から始まるアドレスに置かれている。 （２）ハーフワードデータが４ｎ＋１，４ｎ＋３番地か
ら始まるアドレスに置かれている。 というような場合である。

【０００４】しかも、マイクロプロセッサが、外部デー
タをアクセスする時、アラインメントに関して考慮した
場合、通常次の２通りの方法が考えられる。

【０００５】第一はマイクロプロセッサ内部にアライナ
とデータの一時記憶装置とを持ち、実効アドレスとオペ
ランドのデータタイプに応じてデータをアラインし、一
時記憶装置に記憶する方法である。かかる方法における
動作を図４乃至図６に基ずき説明する。

【０００６】図４は従来の一例を示すアライナを内蔵し
たマイクロプロセッサのブロック図である。図４に示す
ように、マイクロプロセッサ１９は外部メモリ２０とデ
ータバス２１を介して接続される一方、アライナ２２を
内蔵し、一時記憶部２３に整列して記憶する。また、こ
こではデータバス２２の幅を３２ビットする。ワードデ
ータ境界にアラインされているデータをリードする場
合、メモリ２０から読み出された値ａ〜ｄは、マイクロ
プロセッサ１９に読み込まれ、アライナ２２を通りその
まま一時記憶部２３に記憶される。このときのメモリア
クセスは１回で済む。

【０００７】次に、図５は図４に続く動作を説明するた
めのマイクロプロセッサのブロック図である。図５に示
すように、かかるプロセッサ１９はメモリ２０に対し先
頭アドレスが（４ｎ＋３）番地（ｎは整数）にあるワー
ドデータ（アラインされていない）をリードする場合、
まず一回目のメモリアクセスとして、４ｎ番地から連続
する４バイトを読み出す。このマイクロプロセッサ１９
はデータバス２１からデータを読み込むと、アライナ２
２により右に３バイトシフトし、下位１バイトを一時記
憶部２３に記憶する。

【０００８】図６は図５に続く動作を説明するためのマ
イクロプロセッサのブロック図である。図６に示すよう
に、マイクロプロセッサ１９は続いて二回目のアクセス
として（４ｎ＋４）番地から連続する４バイトを読み出
し、同様にアライナ２２で左に１バイトシフトし、上位
３バイトを一時記憶部２３に記憶する。

【０００９】上述した第一の方法を実現している例とし
て、マイクロプロセッサの内部にアライナを持ち、すべ
ての組合せに対応するものがある。これは命令フィール
ド内にアクセスするデータタイプの情報を持ち、プロセ
ッサ内部にそのデータタイプとアドレスに応じて、デー
タをアラインメントするハードウエアがあり、ソフトウ
エアから見た場合、データのアラインメントを考慮する
必要はない。

【００１０】次に、第二の方法は、マイクロプロセッサ
内部にアライナを持たず、外部のデータはあらかじめそ
れぞれのデータタイブの境界に置かれているものとする
方法である。この第二の方法を実現している例として
は、市販のマイクロプロセッサがある。このマイクロプ
ロセッサはデータタイプとして、バイト，ハーフワー
ド，ワードを定義している。但し、内部にアラインする
ハードウエアを持っていないので、ハーフワード，ワー
ドデータの始めるアドレスに制限があり、ハーフワード
はハーフワード境界から始まるアドレスにアラインメン
トされていなければならず、ワードは、ワード境界にア
ラインメントしていなければならない。

【００１１】図７はかかる従来のマイクロプロセッサに
おけるアクセスの組合せを表わす図である。図７に示す
ように、この組合せはデータタイプと実効アドレス下位
２ビットおよびメモリワード内の位置との許されている
組合せで表わしている。

【００１２】

【発明が解決しようとする課題】上述した第一の方法を
採用した従来のマイクロプロセッサは、バスサイクルを
起動する回数をダイナミックに変化させる必要があるな
ど、制御が複雑になる。また、内部にアライナやデータ
の一時記憶部を設ける必要があるなど、ハードウエアの
負担が大きくなってしまうという欠点がある。

【００１３】そこで、最近のＲＩＳＣ（Ｒｅｄｕｃｅｄ
Ｉｎｓｔｒｕｃｔｉｏｎ ＳｅｔＣｏｍｐｕｔｅｒ）
型のマイクロプロセッサでは、第二の方法が用いられて
いる。この従来のマイクロプロセッサは、アラインして
いないデータアクセスがあった場合、無視又は、強制的
にアラインしてアスセスをおこなっている。このため、
マイクロプロセッサは意図した位置と異なったデータを
読み書きしてしまい、プログラムの実行結果が異なって
くる。このような時、プログラムの実行トレースを行な
い、バグを発見しようとしても、原因をつかむのが困難
である。これを容易に発見するため、不正アラインメン
トアクセスがあった時に、例外が発生するようなハード
ウエアを付加し、ソフトウエアで処理を行なわせてい
る。しかし、不正アラインメントは一部の用途を除いて
一般にプログラム開発途上のコーディングミスに起因す
るため、ソフトウエアで処理を行なおうとしても、一般
的に致命的な事象となってしまい、その機能を十分にい
かすことは難しいという欠点がある。また、例外の種類
を増やすことにより、制御論理回路の複雑さを招く事に
なる。

【００１４】本発明の目的は、かかるアライナを内蔵す
ることなく、アラインメントしていないアドレスのデー
タをアクセスしていることを検出し、プログラムのデバ
ッグを容易にするマイクロプロセッサを提供することに
ある。

【００１５】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、固定長データを扱うマイクロプロセッサにおい
て、命令コードからオプランドのデータ長タイプを判別
する命令デコードユニットと、前記命令コードから実効
アドレスを生成する実効アドレス生成ユニットと、前記
実効アドレスおよび前記データ長タイプに基ずき前記実
効アドレスの不正アラインメント状態を検出する不正ア
ラインメント検出手段と、前記不正アラインメント状態
が発生した際に前記不正アラインメントを外部に通知す
る手段とを有して構成される。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すマイクロプ
ロセッサの構成図である。図１に示すように、本実施例
は説明を簡単にするため本発明に関連するブロックのみ
示し、それ以外は省略している。本実施例は命令デコー
ドユニット（ＩＤＵ）１と、実効アドレス生成ユニット
（ＥＡＧ）２と、命令実行ユニット（ＥＸＵ）３および
バス制御ユニット（ＢＣＵ）４とを有し、これらのユニ
ットは内部アドレスバス６および内部データバス７を介
して接続されている。また、実行ユニット（ＥＸＵ）３
はその内部に不正アラインメント状態検出部５を内蔵し
ている。

【００１７】かかる構成のマイクロプロセッサは外部の
メモリをアクセスする場合、命令デコードユニット１が
実行する命令をデコードし、オペランドのデータタイプ
を判別する。また、命令デコードユニット１でデコード
したデコード情報に基づき、実効アドレス生成ユニット
２はオペランドのアドレスを生成する。さらに、バス制
御ユニット４は、上述したデコード情報に基づき、内部
アドレスバス６，内部データバス７のバスサイクルを起
動する。一方、実行ユニット３中の不正アラインメント
検出部５は外部アクセスを行なう際の実効アドレス９の
下位２ビットとオペランドデータタイプ信号８の組合せ
から不正アラインメントの組合せを検出し、不正アライ
ンメント発生表示端子に不正アラインメント検出信号１
０を出力する。

【００１８】図２は図１に示す不正アラインメント状態
検出部の回路図である。図２に示すように、この不正ア
ラインメント状態検出部５はワードアクセスを示す内部
信号１１およびハーフワードアクセスを示す内部信号１
２と、実効アドレス〔１〕１３および実効アドレス１

〔０〕１４とを入力する入力端子を有し、ＯＲ回路１
５，１８とＡＮＤ回路１６，１７との組合わせにより、
不正アラインメント検出信号１０を出力するようにして
いる。

【００１９】図３は本発明の他の実施例を示すマイクロ
プロセッサのブロック図である。図３に示すように、本
実施例は、前述した一実施例が不正アラインメント検出
信号１０を独立した専用の端子を使用して外部に出力し
ていたのに対し、不正アラインメント検出信号１０をバ
ス制御ユニット４でエンコードし、ステータス信号線を
利用してステータスの一部として外部に出力するという
差異がある。この不正アラインメント検出信号１０は、
前述した一実施例のそれと同一である。要するに、本実
施例は不正アラインメントの発生が専用の端子および専
用の信号線を使用せずに、バスステータス信号を利用し
て外部に伝達される点をのぞいて、図１に示した一実施
例と同一に機能することは明白である。

【００２０】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、不正アラインメント時の効率的なデバッ
グ情報を提供できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイクロプロセッサの
ブロック図である。

【図２】図１に示す不正アラインメント検出部の回路図
である。

【図３】本発明の他の実施例を示すマイクロプロセッサ
のブロック図である。

【図４】従来の一例を示すマイクロプロセッサのブロッ
ク図である。

【図５】図４に続く動作を説明するためのマイクロプロ
セッサのブロック図である。

【図６】図５に続く動作を説明するためのマイクロプロ
セッサのブロック図である。

【図７】従来のマイクロプロセッサにおけるアクセスの
組合せを表わす図である。

【符号の説明】

１ 命令デコードユニット（ＩＤＵ） ２ 実効アドレス生成ユニット（ＥＡＧ） ３ 命令実行ユニット（ＥＸＵ） ４ バス制御ユニット（ＢＣＵ） ５ 不正アラインメント検出部 ６ 内部アドレスバス ７ 内部データバス ８ データタイブ識別信号 ９ 実効アドレス １０ 不正アラインメント検出信号 １１ ワードアクセス内部信号 １２ ハーフワードアクセス内部信号 １３ 実効アドレスＡ〔１〕 １４ 実効アドレスＡ

〔０〕 １５，１８ ＯＲ回路 １６，１７ ＡＮＤ回路

フロントページの続き (72)発明者 前村 浩司 神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式 会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 固定長データを扱うマイクロプロセッサ
   において、命令コードからオプランドのデータ長タイプ
   を判別する命令デコードユニットと、前記命令コードか
   ら実効アドレスを生成する実効アドレス生成ユニット
   と、前記実効アドレスおよび前記データ長タイプに基ず
   き前記実効アドレスの不正アラインメント状態を検出す
   る不正アラインメント検出手段と、前記不正アラインメ
   ント状態が発生した際に前記不正アラインメントを外部
   に通知する手段とを有することを特徴とするマイクロプ
   ロセッサ。
2. 【請求項２】 前記不正アラインメント状態を外部に通
   知する手段は、専用の端子を使用する請求項１記載のマ
   イクロプロセッサ。
3. 【請求項３】 前記不正アラインメント状態は対応する
   バスサイクルに同期して外部に通知する請求項１記載の
   マイクロプロセッサ。
4. 【請求項４】 前記不正アラインメント状態を外部に通
   知する手段は、外部バスステータス信号を使用する請求
   項１記載のマイクロプロセッサ。
5. 【請求項５】 前記不正アラインメント状態が発生した
   際、前記実効アドレスを前記データタイプに応じてアラ
   インメントする手段を備えた請求項１記載のマイクロプ
   ロセッサ。