JPH06324943A - 主記憶制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＣＣ機能を具備した主記憶と同一バスに接
続され、主記憶と同様のＥＣＣ機能を備えたキャッシュ
メモリを持つ主記憶制御装置における、キャッシュヒッ
トアクセスの制御高速化を実現可能とする主記憶制御方
法およびこれを用いる記憶システムを提供すること。 【構成】 主記憶およびキャッシュメモリを制御する主
記憶制御装置から成る記憶システムにおいて、前記主記
憶またはキャッシュメモリに対してリードアクセスを実
行する際に、キャッシュヒットした場合には中央処理装
置に対してリードデータを送出すると同時に、前記主記
憶制御装置内において並行してリードデータのＥＣＣコ
ードチェックを行い、該ＥＣＣコードチェックの結果
が、修正可能なデータエラーであった場合には、キャッ
シュヒットアクセスが終了した直後の、中央処理装置の
次処理実行時に、前記エラーの検出されたデータを修正
し、中央処理装置内のリードデータレジスタを書き直す
ことを特徴とする主記憶制御方法およびこれを用いる記
憶システム。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主記憶制御方法およびこ
れを用いる記憶システムに関し、特に、中央処理装置と
同一バスに接続され、いわゆるＥＣＣ(error checking
and correct-ing)機能を具備した主記憶およびこれと同
様のＥＣＣ機能を具備したキャッシュメモリを有し、上
記主記憶，キャッシュメモリを制御する主記憶制御装置
において、メモリリードまたはキャッシュヒットアクセ
ス時間を短縮し、なお、かつ、リードアクセスの高速化
を図ることにより、ＲＡＳ(reliability,availability,
service-ability)機能を低下させることなく、メモリア
クセス処理速度を向上させることが可能な主記憶制御方
法およびこれを用いる記憶システムに関するものであ
る。

【０００２】

【従来の技術】従来、ＥＣＣ機能を具備した主記憶と、
該主記憶と同様のＥＣＣ機能を具備したキャッシュメモ
リとが、同一バスに接続されている記憶システムにおい
て、中央処理装置から上記主記憶またはキャッシュメモ
リ対するメモリリード処理を行う場合、キャッシュミス
ヒット時においてデータ修正可能なエラーが発生したと
きには、主記憶からのリードデータの取り込み処理を延
長させ、その間に主記憶制御装置内部でエラーデータを
修正した後、中央処理装置に修正データを送出すれば良
いが、メモリリード処理がキャッシュヒットしたとき
に、データ修正可能なエラーが発生した場合には、ＥＣ
Ｃコードの判定を行う時間を確保する必要があるため、
キャッシュヒットアクセスタイム中に、ＥＣＣチェック
処理に必要な時間を盛り込む必要があった。しかしなが
ら、このように、キャッシュヒット時においても、キャ
ッシュミスヒット時と同様に、ＥＣＣコードのチェック
処理を行った後に、メモリリードデータを中央処理装置
に対して送り出していたのでは、キャッシュメモリ採用
による、高速化のメリットが無くなってしまう。つま
り、キャッシュアクセス中に、ＥＣＣコードのチェック
処理時間を盛り込まなければならず、このことが、キャ
ッシュヒットアクセスタイムのボトルネックとなってし
まっていた。このようなＥＣＣ機能を具備したメモリバ
スでの、メモリアクセスを高速化するための技術として
は、例えば、特開平４-39755号公報に開示されたエラー
訂正検出装置が知られている。この装置は、主記憶から
のデータ読み出しに当たり、読み出しデータのエラーの
検出を同時に行うようにしたものである。この技術にお
いては、データエラーを検出器で検出した場合のみ、主
記憶制御装置からプロセッサ(中央処理装置)に対して再
リード要求を行い、データエラーを検出しなかった場合
は、プロセッサはそのままデータ処理を継続するもので
ある。

【０００３】

【発明が解決しようとする課題】上記従来技術において
は、データエラーを検出しない場合は高速アクセスが可
能となり、データエラー検出結果の判定時間のオーバー
ヘッドを抑えることが可能になる。しかし、データ修正
可能なデータエラー発生時には、エラー訂正器を介した
データの再読み出し処理をプロセッサに対して要求する
ため、プロセッサの負担および処理時間を増やすことに
なり、必ずしも、メモリアクセス時間の短縮に対する配
慮が十分であるとは言えなかった。本発明は上記事情に
鑑みてなされたもので、その目的とするところは、従来
の技術における上述の如き問題を解消し、ＥＣＣ機能を
具備した主記憶と同一バスに接続され、主記憶と同様の
ＥＣＣ機能を備えたキャッシュメモリを持つ主記憶制御
装置における、キャッシュヒットアクセスの制御高速化
を実現可能とする主記憶制御方法およびこれを用いる記
憶システムを提供することにある。

【０００４】

【課題を解決するための手段】本発明の上記目的は、中
央処理装置と同一メモリバスに接続され、ＥＣＣ機能を
具備した主記憶および高速アクセスを可能とするキャッ
シュメモリと、前記主記憶およびキャッシュメモリを制
御する主記憶制御装置から成る記憶システムにおいて、
前記主記憶またはキャッシュメモリに対してリードアク
セスを実行する際に、キャッシュヒットした場合には中
央処理装置に対してリードデータを送出すると同時に、
前記主記憶制御装置内において並行してリードデータの
ＥＣＣコードチェックを行い、該ＥＣＣコードチェック
の結果が、修正可能なデータエラーであった場合には、
キャッシュヒットアクセスが終了した直後の、中央処理
装置の次処理実行時に、前記エラーの検出されたデータ
を修正し、中央処理装置内のリードデータレジスタを書
き直すことを特徴とする主記憶制御方法、および、中央
処理装置と同一メモリバスに接続され、ＥＣＣ機能を具
備した主記憶および高速アクセスを可能とするメモリ
(キャッシュメモリ)と、前記主記憶およびキャッシュメ
モリを制御する主記憶制御装置から成る記憶システムに
おいて、前記主記憶制御装置内に、ＥＣＣコードチェッ
ク専用のデータレジスタと、該データレジスタに取り込
まれたデータを、随時チェックするＥＣＣチェッカと、
前記中央処理装置内のリードデータレジスタに対して、
修正データの再書き込みを行うための制御部と、修正不
可能であった場合のキャッシュメモリの該当ブロックの
キャンセル制御部を設けたことを特徴とする記憶システ
ムによって達成される。

【０００５】

【作用】本発明に係る主記憶制御方法においては、ＥＣ
Ｃ機能を具備した主記憶制御装置内にＥＣＣコードチェ
ック専用のデータレジスタを設け、また、該専用データ
レジスタに取り込まれたリードデータを、随時チェック
するＥＣＣチェッカと、中央処理装置内のリードデータ
レジスタに対して、修正データの再書き込みを行うため
の制御部と、データエラーが修正不可能であった場合
の、キャッシュメモリの該当ブロックキャンセル制御部
を設けることにより、中央処理装置からのメモリアクセ
スがキャッシュヒットであった場合、ＥＣＣコードのチ
ェックを行う前に、キャッシュメモリの高速性を最大限
に発揮させるタイミングで、中央処理装置内リードデー
タレジスタにデータを送出する。また、このキャッシュ
メモリリードアクセス処理時間内に、主記憶制御装置内
では並行してＥＣＣコードチェック専用データレジスタ
の内容を、ＥＣＣチェッカによってチェックする。ＥＣ
Ｃチェッカによるチェックを行ったリードデータが修正
可能なデータエラーであった場合は、主記憶制御装置内
の制御部において、中央処理装置の処理手順の変更も処
理時間の増加ももたらすことなく、中央処理装置が上記
リードデータレジスタに格納されたデータを使用する前
に、主記憶制御装置から中央処理装置内のリードデータ
レジスタに対して修正後のデータを再書き込みする。一
方、ＥＣＣチェッカによるチェックを行ったリードデー
タが修正不可能なデータエラーであった場合は、主記憶
制御装置内の制御部において、該リードデータを保持す
るキャッシュメモリのブロックキャンセル処理を行う。
これらの動作により、中央処理装置からのメモリアクセ
スが、キャッシュヒットであった場合、中央処理装置か
らのメモリリードアクセス中に、データエラーを検出す
ることが可能となり、メモリリード処理時間、特に高速
アクセスが必要なキャッシュメモリからのデータ読み出
し時の、エラー判定にかかる時間を意識する必要が無
く、キャッシュメモリの高速アクセスが実現できる。ま
た、データエラー検出時においても、中央処理装置の処
理時間に対する影響を最小限に抑えることが可能とな
り、特に、修正可能なデータエラーが発生した場合に
は、中央処理装置は処理手順の変更も処理時間の増加も
発生せず、主記憶制御装置による取り込みデータの書き
直しにより、修正後の正規のデータを使用することがで
きるようになる。一方、修正不可能なデータエラー発生
時においても、データ出力元がキャッシュメモリであっ
た場合には、主記憶制御装置によるキャッシュメモリ内
の該当ブロックのキャンセル処理を行い、中央処理装置
から主記憶に対するデータの再読み出し処理を可能とし
ている。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明が適用されている主記憶制
御装置と、それをとりまく中央処理装置，キャッシュメ
モリ，主記憶との接続関係を示すブロック図である。図
１において、１は中央処理装置、２は主記憶制御装置、
３はキャッシュメモリ、４は主記憶、５はＥＣＣチェッ
ク用データレジスタ、６はＥＣＣチェッカ、７は制御
部、２４は上述のＥＣＣチェッカ６から制御部７へのＥ
ＣＣ結果判定信号、８は主記憶４とキャッシュメモリ３
を接続するメモリデータバス、９はリードデータバス、
１０は主記憶４あるいはキャッシュメモリ３から読み出
したデータを格納するリードデータレジスタを示してい
る。また、２２は中央処理装置１内タイミング制御部、
２１は主記憶制御装置２内制御部７からのレジスタセッ
ト信号、２３は主記憶制御装置２内制御部７から中央処
理装置１に送出されるエラー報告信号、１１はＥＣＣチ
ェック用データレジスタ５によって修正されたリードデ
ータを伝達させる修正データバスを示している。

【０００７】また、１２はセレクタであり、制御部７か
らのＳＥＬ信号によって制御され、主記憶制御装置２か
ら中央処理装置１内のリードデータレジスタ１０に送出
するデータを、メモリデータバス８から送出するか、修
正データバス１１から送出するかの切り替えを行う機能
を有する。１３はアドレスアレイ、１４は主記憶制御装
置２のアドレスレジスタ、１５はキャッシュヒット判定
器であり、中央処理装置からのメモリアクセスデータが
キャッシュメモリ３内部に存在するか否かを、アドレス
レジスタ１４とアドレスアレイ１３を基に比較する機能
を有する。１６はアドレス制御部で、アドレスレジスタ
１４の内容を、主記憶４，キャッシュメモリ３それぞれ
の専用アドレスに変換する機能を有するものである。１
７はキャッシュメモリアドレス(ＢＳＡＤ)、１８は主記
憶アドレス(ＭＭＡＤ)、１９はキャッシュメモリのアウ
トイネーブル(ＢＳＯＥ)、２０はＲＡＳ(Ｒow add-ress
strobe)，ＣＡＳ(Ｃolumn address strobe)等の主記憶
制御信号である。

【０００８】以下、中央処理装置１から主記憶制御装置
２に対して、メモリリード処理が起動された場合の動作
について、詳細を説明する。中央処理装置１からメモリ
リード処理が起動されると、まず、キャッシュヒット判
定器１５によって、アドレスアレイ１３の内容とアドレ
スレジスタ１４の内容を基に、キャッシュヒット判定が
行われる。このキャッシュヒット判定の結果がミスヒッ
トであった場合、主記憶制御装置２は、主記憶４に対し
て、メインメモリアドレス(ＭＭＡＤ)１８，主記憶制御
信号２０を順次出力し、主記憶４からの読み出しデータ
をメモリデータバス８，セレクタ１２，リードデータバ
ス９を介して、中央処理装置１内部のリードデータレジ
スタ１０に伝達する。なお、キャッシュミスヒット時に
おいても、ＥＣＣコードのチェックは、ＥＣＣチェック
用データレジスタ５，ＥＣＣチェッカ６によって随時実
施され、修正可能なデータエラーを検出した場合には、
メモリリード実行中にセレクタ１２を制御部７によって
制御し、修正データバス１１側に切り替える。

【０００９】また、ＥＣＣコードのチェックの結果、修
正が不可能なデータエラーを検出した場合には、読み出
しデータが保証できないため、セレクタ１２の切り替え
は行わず、エラー報告信号２３により、中央処理装置１
に対して修正不可能なデータエラーを検出したことを報
告する。一方、キャッシュヒット判定器１５による判定
がヒットであった場合には、制御部７からキャッシュメ
モリ３に対して、キャッシュメモリアウトイネーブル信
号(ＢＳＯＥ)１９を出力して、キャッシュメモリ３内デ
ータを、メモリデータバス８，セレクタ１２，リードデ
ータバス９を介して、中央処理装置１内のリードデータ
レジスタ１０に送出する。キャッシュメモリ３の高速な
リードアクセスタイムを最大限に活かせるよう、リード
データレジスタ１０は、キャッシュメモリ３のアクセス
タイムに合わせたタイミングでデータを受け取るように
し、メモリリード処理の高速化を実現している。

【００１０】なお、キャッシュメモリ３へのヒットリー
ドアクセス時も、主記憶４からのデータリード時と同様
に、ＥＣＣチェック用データレジスタ５，ＥＣＣチェッ
カ６によって、随時ＥＣＣチェックを実施するが、キャ
ッシュメモリの高速性を最大限に活かすため、ＥＣＣコ
ードの判定結果は、キャッシュメモリ３へのヒットリー
ドアクセス中には反映させず、キャッシュメモリ３への
ヒットリードアクセス終了後に、中央処理装置１に意識
させることなく反映させることが、本実施例の特徴であ
る。すなわち、キャッシュメモリ３へのリードアクセス
終了時の、ＥＣＣチェッカ６によるチェック結果が、制
御部７によって修正可能なデータエラーであると判定さ
れた場合は、中央処理装置１のメモリリードアクセス終
了直後の処理タイミングで、中央処理装置１の処理手順
や処理性能に影響を与えることなく、ＥＣＣチェック用
データレジスタ５から出力される修正データを制御部７
によって選択させ、修正データバス１１からセレクタ１
２を経由して伝達し、リードデータバス９を介してリー
ドデータレジスタ１０にデータを送出する。

【００１１】同時に、制御部７からレジスタセット信号
２１を出力し、リードデータレジスタ１０に対する、修
正データの書き込み処理を終了させる。これにより、中
央処理装置１で実行中の処理とは無関係に、主記憶制御
装置２のみの制御で、リードデータレジスタ１０を書き
直すことができるため、中央処理装置１に特別な制御回
路を持たせる必要もなく、また、中央処理装置１の処理
性能を落とすこともないため、メモリアクセス処理の高
速化が図れる。なお、ＥＣＣコードのチェック結果が修
正不可能なデータエラーであった場合には、中央処理装
置１のメモリリードアクセス終了直後の処理タイミング
で、当該修正不可能なデータが格納されているキャッシ
ュメモリ３内データブロックの内容が、主記憶４の内容
と一致している場合には、エラー信号２３による中央処
理装置１への報告により、中央処理装置１の処理時間を
強制的に延長させ、主記憶制御装置２内制御部７で、該
当するキャッシュメモリのブロックキャンセルを行わ
せ、ブロックキャンセル終了後に、中央処理装置１に対
して、エラーの発生したキャッシュメモリ３からでな
く、主記憶４からのデータ再読み出しを行わせることを
可能としている。

【００１２】次に、図２および図３に示すタイミングチ
ャートを用いて、キャッシュメモリ３のヒットリードア
クセス時の、データエラー修正処理，キャッシュメモリ
３に対するブロックキャンセル処理のプロセスを説明す
る。なお、両図において、ステージ０〜２は、中央処理
装置１の基本動作ステージであり、中央処理装置１の１
マシンサイクルは、ステージ０〜２の３ステージで構成
される。まず、図２は、キャッシュメモリ３のヒットリ
ード時における修正可能データの読み出し時のタイミン
グチャートである。リード実行のタイミングにおいて、
中央処理装置１は、キャッシュメモリ３からのリードデ
ータを、ＥＣＣチェッカ６によるデータエラー有無の判
定を待たず、リードデータレジスタ１０に取り込む(リ
ード実行タイミング中のＣＫ信号“Ｌ”レベルのタイミ
ング)。主記憶制御装置２は、リード実行のタイミング
に、ＥＣＣチェッカ６によりＥＣＣコードの判定を行
い、判定結果が修正可能なデータエラーであると判明し
た場合には、リード実行直後の次マシンサイクル(Ａ)に
おいて、ステージ０のタイミングでセレクタ１２を切り
替え、リードデータバス９に修正データを送出し、同時
にレジスタセット信号２１(ＣＫ)をリードデータレジス
タ１０に対して出力し、ＣＫ信号が“Ｌ”レベルのタイ
ミングで再書き込み処理を終了させる。

【００１３】このように、再書き込み処理を中央処理装
置１の動作と無関係に行い、中央処理装置１で実行中の
ステージを延長させることもなく実施できるので、再書
き込みによる中央処理装置１の性能低下を防ぐことがで
きる。また、図３は、キャッシュメモリ３のヒットリー
ド時において、リードデータが修正不可能であった場合
のタイミングチャートを示している。キャッシュメモリ
３からの読み出したデータを、リードデータレジスタ１
０に取り込むまでは、図２の場合と同様であるが、ＥＣ
Ｃチェッカ６によるＥＣＣコードの判定結果が修正不可
能であり、なお、かつ、エラーが検出されたキャッシュ
メモリ３内のデータブロックの内容が、主記憶４の内容
と一致している場合は、リード実行直後の次マシンサイ
クル(Ａ)実行中に、主記憶制御装置２からの指示によ
り、ステージ１を延長させ、該キャッシュメモリ３内の
不正データブロックに対応するアドレスアレイ１３のキ
ャンセル処理を行う。中央処理装置１は主記憶制御装置
２からのエラー報告信号２３により、エラーの内容を判
別し、再度データの読み出し処理(ブロックキャンセル
後なので キャッシュメモリミスヒットリードとなり、
主記憶４から同じデータを 再度読み込むことになる)を
行うことが可能となり、システムのＲＡＳ機能向上が図
れる。

【００１４】上記実施例によれば、ＥＣＣ機能を採用し
た主記憶制御装置２内に、ＥＣＣチェック用データレジ
スタ５を設け、中央処理装置１内のリードデータレジス
タ１０へのデータの送出とＥＣＣコードのチェックを並
行処理させることによって、ＥＣＣコードチェックに要
するアクセスタイムのオーバーヘッドを削減することが
でき、中央処理装置１の処理性能向上が可能となる。ま
た、ＥＣＣコードチェック結果の処理方法においても、
修正可能なデータエラー発生時は、中央処理装置１の動
作と無関係に、主記憶制御装置からの指示により、中央
処理装置１内リードデータレジスタ１０に対して修正デ
ータの再書き込みを行い、修正が不可能なデータエラー
発生時においても、プログラムでのリトライ処理を可能
とすべく、キャッシュメモリのブロックキャンセルを、
中央処理装置１側の処理手順を変更することなく行うこ
とが可能となり、システムの処理性能，信頼性の向上が
図れる。なお、上記実施例は本発明の一例を示したもの
であり、本発明はこれに限定されるべきものではないこ
とは言うまでもないことである。

【００１５】

【発明の効果】以上、詳細に説明した如く、本発明によ
れば、ＥＣＣ機能を具備した主記憶と同一バスに接続さ
れ、主記憶と同様のＥＣＣ機能を備えたキャッシュメモ
リを持つ主記憶制御装置における、キャッシュヒットア
クセスの制御高速化を実現可能とする主記憶制御方法お
よびこれを用いる記憶システムを実現できるという顕著
な効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の一実施例に係るブロック図を示した図
である。

【図２】実施例の動作を説明するタイミングチャート
(その１)である。

【図３】実施例の動作を説明するタイミングチャート
(その２)である。

【符号の説明】

１：中央処理装置、２：主記憶制御装置、３：キャッシ
ュメモリ、４：主記憶、５：ＥＣＣチェック用データレ
ジスタ、６：ＥＣＣチェッカ、７：制御部、８：メモリ
データバス、９：リードデータバス、１０：リードデー
タレジスタ、１１：修正データバス、１２：セレクタ、
１３：アドレスアレイ、１４：アドレスレジスタ、１
５：キャッシュヒット判定器、１６：アドレス制御部、
１７：キャッシュメモリアドレス、１８：メインメモリ
アドレス、１９：キャッシュメモリアウトイネーブル信
号、２０：主記憶制御信号、２１：レジスタセット信
号、２２：タイミング制御部、２３：エラー報告信号、
２４：ＥＣＣ結果判定信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と同一メモリバスに接続さ
   れ、ＥＣＣ機能を具備した主記憶および高速アクセスを
   可能とするメモリ(キャッシュメモリ)と、前記主記憶お
   よびキャッシュメモリを制御する主記憶制御装置から成
   る記憶システムにおいて、前記主記憶またはキャッシュ
   メモリに対してリードアクセスを実行する際に、キャッ
   シュヒットした場合には中央処理装置に対してリードデ
   ータを送出すると同時に、前記主記憶制御装置内におい
   て並行してリードデータのＥＣＣコードチェックを行
   い、該ＥＣＣコードチェックの結果が、修正可能なデー
   タエラーであった場合には、キャッシュヒットアクセス
   が終了した直後の、中央処理装置の次処理実行時に、前
   記エラーの検出されたデータを修正し、中央処理装置内
   のリードデータレジスタを書き直すことを特徴とする主
   記憶制御方法。
2. 【請求項２】 前記主記憶制御装置内においてリードア
   クセスと並行して判定を行ったＥＣＣコードチェックの
   結果が、修正不可能なデータエラーであった場合に、キ
   ャッシュヒットしたブロックのデータが主記憶内のデー
   タと一致しているときは、中央処理装置の動作手順を変
   更することなく、キャッシュメモリの当該ブロックをハ
   ードウェア制御によってブロックキャンセルし、中央処
   理装置に対して主記憶からの再読み出し処理を可能とす
   るとともに、前記キャッシュヒットしたブロックのデー
   タが主記憶内のデータと不一致のときは、中央処理装置
   に対して修正不可能なデータエラーを検出したことを報
   告することを特徴とする請求項１記載の主記憶制御方
   法。
3. 【請求項３】 中央処理装置と同一メモリバスに接続さ
   れ、ＥＣＣ機能を具備した主記憶および高速アクセスを
   可能とするメモリ(キャッシュメモリ)と、前記主記憶お
   よびキャッシュメモリを制御する主記憶制御装置から成
   る記憶システムにおいて、前記主記憶制御装置内に、Ｅ
   ＣＣコードチェック専用のデータレジスタと、該データ
   レジスタに取り込まれたデータを、随時チェックするＥ
   ＣＣチェッカと、前記中央処理装置内のリードデータレ
   ジスタに対して、修正データの再書き込みを行うための
   制御部と、修正不可能であった場合のキャッシュメモリ
   の該当ブロックのキャンセル制御部を設けたことを特徴
   とする記憶システム。