JPH0588987A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
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- JPH0588987A JPH0588987A JP3271932A JP27193291A JPH0588987A JP H0588987 A JPH0588987 A JP H0588987A JP 3271932 A JP3271932 A JP 3271932A JP 27193291 A JP27193291 A JP 27193291A JP H0588987 A JPH0588987 A JP H0588987A
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Abstract
(57)【要約】
【目的】 バッファ記憶装置からのフェッチを、読み出
したデータのＥＣＣ訂正回路等による遅延を受けること
なく高速に行う。 【構成】 バッファ記憶装置８は、インデックス部１０
とデータ部１１とにより構成され、データ部１１は、デ
ータとパリティビットとを格納する第１のバッファ記憶
部１３と、ＥＣＣコードを格納する第２のバッファ記憶
部１４とにより構成される。フェッチ時、第１のバッフ
ァ記憶部１３のみがアクセスされ、図示しない制御装置
は、読み出したデータとパリティビットからデータエラ
ーを検出する。これにより、バッファ記憶装置からのフ
ェッチを、ＥＣＣ訂正回路による遅延なしに高速に行う
ことができる。
したデータのＥＣＣ訂正回路等による遅延を受けること
なく高速に行う。 【構成】 バッファ記憶装置８は、インデックス部１０
とデータ部１１とにより構成され、データ部１１は、デ
ータとパリティビットとを格納する第１のバッファ記憶
部１３と、ＥＣＣコードを格納する第２のバッファ記憶
部１４とにより構成される。フェッチ時、第１のバッフ
ァ記憶部１３のみがアクセスされ、図示しない制御装置
は、読み出したデータとパリティビットからデータエラ
ーを検出する。これにより、バッファ記憶装置からのフ
ェッチを、ＥＣＣ訂正回路による遅延なしに高速に行う
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
バッファ記憶装置に係り、特に、ストアイン方式のバッ
ファ記憶装置に関する。
バッファ記憶装置に係り、特に、ストアイン方式のバッ
ファ記憶装置に関する。
【０００２】
【従来の技術】従来技術によるストアイン方式のバッフ
ァ記憶装置は、通常、データのエラー検出／訂正のため
のビットとデータとが格納されるように構成されてい
る。
ァ記憶装置は、通常、データのエラー検出／訂正のため
のビットとデータとが格納されるように構成されてい
る。
【０００３】そして、この種のバッファ記憶装置に関す
る従来技術として、例えば、「日経エレクトロニクス
Ｎｏ．３８３，ｐｐ．２２８−２６７，Ｎovember １
８，１９８５」等に記載された技術が知られている。
る従来技術として、例えば、「日経エレクトロニクス
Ｎｏ．３８３，ｐｐ．２２８−２６７，Ｎovember １
８，１９８５」等に記載された技術が知られている。
【０００４】この従来技術は、演算パイプライン、３階
層記憶等を使用することにより、アクセスの高速化を図
ったバッファ記憶の一種であるワーク記憶に関するもの
であり、ストアイン方式を採用することにより、ワーク
記憶内に最新のデータを保存可能とし、ワーク記憶のデ
ータ部およびインデツクス部にＥＣＣ（誤り訂正−検
出）コードを採用して、メモリの１ビット誤りの訂正と
２ビット誤りの検出とを行うものである。
層記憶等を使用することにより、アクセスの高速化を図
ったバッファ記憶の一種であるワーク記憶に関するもの
であり、ストアイン方式を採用することにより、ワーク
記憶内に最新のデータを保存可能とし、ワーク記憶のデ
ータ部およびインデツクス部にＥＣＣ（誤り訂正−検
出）コードを採用して、メモリの１ビット誤りの訂正と
２ビット誤りの検出とを行うものである。
【０００５】以下、この種の一般的な従来技術によるス
トアイン方式のバッファ記憶装置を図面により説明す
る。
トアイン方式のバッファ記憶装置を図面により説明す
る。
【０００６】図３はバッファ記憶装置を有する情報処理
装置の全体の構成を示すブロック図、図４は従来技術に
よるバッファ記憶装置の構成を示すブロック図、図５は
バッファ記憶部の内容を示す図である。図３、図４にお
いて、７は命令制御装置／演算装置、８はバッファ記憶
装置、９は主記憶装置、１０はインデックス部、１１は
データ部、１２はインデックスアレイ、１５は選択回
路、１６はＥＣＣ生成回路、１７はＥＣＣ訂正回路であ
る。
装置の全体の構成を示すブロック図、図４は従来技術に
よるバッファ記憶装置の構成を示すブロック図、図５は
バッファ記憶部の内容を示す図である。図３、図４にお
いて、７は命令制御装置／演算装置、８はバッファ記憶
装置、９は主記憶装置、１０はインデックス部、１１は
データ部、１２はインデックスアレイ、１５は選択回
路、１６はＥＣＣ生成回路、１７はＥＣＣ訂正回路であ
る。
【０００７】バッファ記憶装置を有する情報処理装置
は、図３に示すように、命令制御装置／演算装置７と、
バッファ記憶装置８と、主記憶装置９とを備えて構成さ
れ、また、バッファ記憶装置８は、図４に示すように、
インデックスアレイ１２を有するインデックス部１０
と、ＥＣＣ生成回路１６、バッファ記憶部６３、ＥＣＣ
訂正回路１７を有するデータ部１１とを備えて構成され
ている。
は、図３に示すように、命令制御装置／演算装置７と、
バッファ記憶装置８と、主記憶装置９とを備えて構成さ
れ、また、バッファ記憶装置８は、図４に示すように、
インデックスアレイ１２を有するインデックス部１０
と、ＥＣＣ生成回路１６、バッファ記憶部６３、ＥＣＣ
訂正回路１７を有するデータ部１１とを備えて構成され
ている。
【０００８】そして、命令制御装置／演算装置７がバッ
ファ記憶装置８をアクセスした場合、バッファ記憶装置
８は、次のように動作する。
ファ記憶装置８をアクセスした場合、バッファ記憶装置
８は、次のように動作する。
【０００９】（１）フェッチ 命令制御装置／演算装置７がバッファ記憶装置８からデ
ータをフェッチする場合、命令制御装置／演算装置７
は、アドレス線１を介してインデックス部１０とデータ
部１１とにアドレスを送信する。これにより、インデッ
クスアレイ１２とバッファ記憶部６３とが参照され、イ
ンデックスアレイ１２は、ロウ指定線１８にインデック
スアレイ１２のヒットロウを指定する。バッファ記憶部
６３は、読み出しデータをロウ選択し、このデータを読
み出しデータとしてＥＣＣ訂正回路１７に転送する。
ータをフェッチする場合、命令制御装置／演算装置７
は、アドレス線１を介してインデックス部１０とデータ
部１１とにアドレスを送信する。これにより、インデッ
クスアレイ１２とバッファ記憶部６３とが参照され、イ
ンデックスアレイ１２は、ロウ指定線１８にインデック
スアレイ１２のヒットロウを指定する。バッファ記憶部
６３は、読み出しデータをロウ選択し、このデータを読
み出しデータとしてＥＣＣ訂正回路１７に転送する。
【００１０】バッファ記憶部６３内に記憶されている各
データは、図５に示すように、データとそのＥＣＣコー
ドとにより構成されているので、ＥＣＣ訂正回路１７
は、このデータとＥＣＣコードとによりエラーの検出／
訂正を行い、そのデータをフェッチデータ線３を介して
命令制御装置／演算装置７に送出する。
データは、図５に示すように、データとそのＥＣＣコー
ドとにより構成されているので、ＥＣＣ訂正回路１７
は、このデータとＥＣＣコードとによりエラーの検出／
訂正を行い、そのデータをフェッチデータ線３を介して
命令制御装置／演算装置７に送出する。
【００１１】（２）ストア 命令制御装置／演算装置７がバッファ記憶装置８へデー
タをストアする場合、命令制御装置／演算装置７は、ア
ドレス線１を介してインデックス部１０とデータ部１１
にアドレスを送信すると共に、ストアデータ線４を介し
てストアデータを送信する。前記アドレスにより、イン
デックスアレイ１２とバッファ記憶部６３とが参照さ
れ、また、選択回路１５は、ストアデータ線４を選択す
る。
タをストアする場合、命令制御装置／演算装置７は、ア
ドレス線１を介してインデックス部１０とデータ部１１
にアドレスを送信すると共に、ストアデータ線４を介し
てストアデータを送信する。前記アドレスにより、イン
デックスアレイ１２とバッファ記憶部６３とが参照さ
れ、また、選択回路１５は、ストアデータ線４を選択す
る。
【００１２】ＥＣＣ生成回路１６は、ストアデータに基
づいて、図５に示すＥＣＣコードを生成する。バッファ
記憶部６３は、与えられたアドレスと、インデックスア
レイ１２からロウ指定線１８で指定されたヒットロウと
により、その内部にストアデータとＥＣＣコードとを書
き込む。
づいて、図５に示すＥＣＣコードを生成する。バッファ
記憶部６３は、与えられたアドレスと、インデックスア
レイ１２からロウ指定線１８で指定されたヒットロウと
により、その内部にストアデータとＥＣＣコードとを書
き込む。
【００１３】（３）ブロックバツク バッファ記憶装置８がミスヒットし、ストアによって更
新されているバッファ記憶部６３内のブロックを主記憶
装置９に書き戻す場合、バッファ記憶装置８は、命令制
御装置／演算装置７からの指示により、バッファ記憶部
６３から読み出したブロックデータとそのＥＣＣコード
とをＥＣＣ訂正回路１７に順次入力し、ＥＣＣ訂正回路
１７にエラーの検出／訂正を行わせ、エラーの検出／訂
正処理後のデータを、ブロックデータとしてブロックバ
ツクデータ線６を介して主記憶装置９へ送出する。
新されているバッファ記憶部６３内のブロックを主記憶
装置９に書き戻す場合、バッファ記憶装置８は、命令制
御装置／演算装置７からの指示により、バッファ記憶部
６３から読み出したブロックデータとそのＥＣＣコード
とをＥＣＣ訂正回路１７に順次入力し、ＥＣＣ訂正回路
１７にエラーの検出／訂正を行わせ、エラーの検出／訂
正処理後のデータを、ブロックデータとしてブロックバ
ツクデータ線６を介して主記憶装置９へ送出する。
【００１４】（４）ブロック転送 バッファ記憶装置８がミスヒットし、主記憶装置９から
ブロックデータが転送される場合、バッファ記憶装置８
は、選択回路１５に主記憶装置からのブロック転送デー
タ線５を選択させ、ＥＣＣ生成回路１６に入力されるデ
ータのＥＣＣコードを生成させて、データとそのＥＣＣ
コードとをバッファ記憶部６３に書き込む。
ブロックデータが転送される場合、バッファ記憶装置８
は、選択回路１５に主記憶装置からのブロック転送デー
タ線５を選択させ、ＥＣＣ生成回路１６に入力されるデ
ータのＥＣＣコードを生成させて、データとそのＥＣＣ
コードとをバッファ記憶部６３に書き込む。
【００１５】
【発明が解決しようとする課題】前述した従来技術は、
バッファ記憶装置８からデータのフェッチを行う場合
に、読み出しデータが必ずＥＣＣ訂正回路１７による処
理を受けるものである。このため、前記従来技術は、高
速なデータアクセスが要求されるバッファ記憶装置８か
らのデータのフェッチが、バッファ記憶部６３から読み
出されたデータのＥＣＣ訂正回路６７による遅延のため
に、高速なアクセスを行うことができないという問題点
を有している。
バッファ記憶装置８からデータのフェッチを行う場合
に、読み出しデータが必ずＥＣＣ訂正回路１７による処
理を受けるものである。このため、前記従来技術は、高
速なデータアクセスが要求されるバッファ記憶装置８か
らのデータのフェッチが、バッファ記憶部６３から読み
出されたデータのＥＣＣ訂正回路６７による遅延のため
に、高速なアクセスを行うことができないという問題点
を有している。
【００１６】本発明の目的は、前記従来技術の問題点を
解決し、バッファ記憶装置からのデータのフェッチを、
ＥＣＣ訂正回路等による遅延を受けることなく、高速に
行うことを可能とするバッファ記憶装置を提供すること
にある。
解決し、バッファ記憶装置からのデータのフェッチを、
ＥＣＣ訂正回路等による遅延を受けることなく、高速に
行うことを可能とするバッファ記憶装置を提供すること
にある。
【００１７】
【課題を解決するための手段】本発明によれば前記目的
は、バッファ記憶部を、データとデータのエラー検出の
みのためのビットであるパリティビットとを格納する第
１のバッファ記憶部と、データのエラー訂正のためのビ
ットであるＥＣＣコードとを格納する第２のバッファ記
憶部とにより構成し、フェッチ動作時、第１のバッファ
記憶部のみをアクセスし、読み出されたデータとパリテ
ィビットとからデータのエラーを検出するようにするこ
とにより達成される。
は、バッファ記憶部を、データとデータのエラー検出の
みのためのビットであるパリティビットとを格納する第
１のバッファ記憶部と、データのエラー訂正のためのビ
ットであるＥＣＣコードとを格納する第２のバッファ記
憶部とにより構成し、フェッチ動作時、第１のバッファ
記憶部のみをアクセスし、読み出されたデータとパリテ
ィビットとからデータのエラーを検出するようにするこ
とにより達成される。
【００１８】また、前記目的は、フェッチ時にデータエ
ラーが検出された場合、第１のバッファ記憶部と第２の
バッファ記憶部とをアクセスし、読み出されたデータと
ＥＣＣコードとによりデータのエラーを訂正する手段
（ＥＣＣ訂正回路）を備え、また、訂正されたデータを
ブロック単位で主記憶装置に書き戻し（ブロックバツ
ク）、さらに、そのブロックデータを主記憶装置からブ
ロック転送しして、データのエラーを回復する制御手段
を備えることにより達成される。
ラーが検出された場合、第１のバッファ記憶部と第２の
バッファ記憶部とをアクセスし、読み出されたデータと
ＥＣＣコードとによりデータのエラーを訂正する手段
（ＥＣＣ訂正回路）を備え、また、訂正されたデータを
ブロック単位で主記憶装置に書き戻し（ブロックバツ
ク）、さらに、そのブロックデータを主記憶装置からブ
ロック転送しして、データのエラーを回復する制御手段
を備えることにより達成される。
【００１９】
【作用】フェッチ動作時、第１のバッファ記憶部から読
み出されるデータは、パリティチェックが行われるのみ
であるので、ＥＣＣ訂正回路による遅延を受けることな
く高速なアクセスを行うことができる。
み出されるデータは、パリティチェックが行われるのみ
であるので、ＥＣＣ訂正回路による遅延を受けることな
く高速なアクセスを行うことができる。
【００２０】一方、フェッチ動作時にデータエラーが検
出された場合、その回復方法が複雑になるが、前述した
データのエラーを回復する制御手段によって、情報処理
装置を正常に動作させることが可能である。
出された場合、その回復方法が複雑になるが、前述した
データのエラーを回復する制御手段によって、情報処理
装置を正常に動作させることが可能である。
【００２１】
【実施例】以下、本発明の一実施例を図面により詳細に
説明する。
説明する。
【００２２】図１は本発明の一実施例によるバッファ記
憶装置の構成を示すブロック図、図２は第１のバッファ
記憶部と第２のバッファ記憶部の内容を説明する図であ
る。図１において、１３は第１のバッファ記憶部、１４
は第２のバッファ記憶部であり、他の符号は図３、図４
の場合と同一である。なお、本発明の一実施例によるバ
ッファ記憶装置が使用される情報処理装置は、従来技術
の場合と同様に図３に示すように構成される。
憶装置の構成を示すブロック図、図２は第１のバッファ
記憶部と第２のバッファ記憶部の内容を説明する図であ
る。図１において、１３は第１のバッファ記憶部、１４
は第２のバッファ記憶部であり、他の符号は図３、図４
の場合と同一である。なお、本発明の一実施例によるバ
ッファ記憶装置が使用される情報処理装置は、従来技術
の場合と同様に図３に示すように構成される。
【００２３】本発明の一実施例によるバッファ記憶装置
８は、図１に示すようにデータ部１１内に、アドレス線
１上のアドレスにより同時に参照され、インデックスア
レイ１２からのロウ指定によりロウの選択を行う第１の
バッファ記憶部１３と、第２のバッファ記憶部１４とを
備えて構成されている。また、図２に示すように、第１
のバッファ記憶部１３には、データとそのパリティビッ
トが格納されており、また、第２のバッファ記憶部１４
には、ＥＣＣコードのみが格納されている。
８は、図１に示すようにデータ部１１内に、アドレス線
１上のアドレスにより同時に参照され、インデックスア
レイ１２からのロウ指定によりロウの選択を行う第１の
バッファ記憶部１３と、第２のバッファ記憶部１４とを
備えて構成されている。また、図２に示すように、第１
のバッファ記憶部１３には、データとそのパリティビッ
トが格納されており、また、第２のバッファ記憶部１４
には、ＥＣＣコードのみが格納されている。
【００２４】そして、図示バッファ記憶装置８は、命令
制御装置／演算装置７からアクセスされた場合、次のよ
うに動作する。
制御装置／演算装置７からアクセスされた場合、次のよ
うに動作する。
【００２５】（１）フェッチ 命令制御装置／演算装置７がバッファ記憶装置８からデ
ータをフェッチする場合、命令制御装置／演算装置７
は、アドレス線１を介してインデックス部１０とデータ
部１１にアドレスを送信する。これにより、インデック
スアレイ１２と第１のバッファ記憶部１３とが参照され
る。インデックスアレイ１２は、ロウ指定線１８により
インデックスアレイ１２のヒットロウを指定する。第１
のバッファ記憶部１３は、このヒットロウにより読み出
しデータのロウ選択を行い、図２に示すデータとパリテ
ィビットとよりなる読み出しデータをフェッチデータ線
３を介して命令制御装置／演算装置７に送出する。
ータをフェッチする場合、命令制御装置／演算装置７
は、アドレス線１を介してインデックス部１０とデータ
部１１にアドレスを送信する。これにより、インデック
スアレイ１２と第１のバッファ記憶部１３とが参照され
る。インデックスアレイ１２は、ロウ指定線１８により
インデックスアレイ１２のヒットロウを指定する。第１
のバッファ記憶部１３は、このヒットロウにより読み出
しデータのロウ選択を行い、図２に示すデータとパリテ
ィビットとよりなる読み出しデータをフェッチデータ線
３を介して命令制御装置／演算装置７に送出する。
【００２６】前述の動作では、第２のバッファ記憶部１
４とＥＣＣ訂正回路１７とは、別の手段により、その動
作が禁止されており動作しない。
４とＥＣＣ訂正回路１７とは、別の手段により、その動
作が禁止されており動作しない。
【００２７】フェッチ動作時、前述の本発明の一実施例
は、第２のバッファ記憶部１４とＥＣＣ訂正回路１７と
にアクセスしないため、高速に読み出しデータを命令制
御装置／演算装置７に送出することが可能である。
は、第２のバッファ記憶部１４とＥＣＣ訂正回路１７と
にアクセスしないため、高速に読み出しデータを命令制
御装置／演算装置７に送出することが可能である。
【００２８】なお、パリティビットによるデータの誤り
検出は、命令制御装置／演算装置７により実行される。
そして、この誤り検出によりデータ誤りが検出された場
合には、後述する制御により、第１のバッファ記憶部１
３内のデータの訂正が行われる。
検出は、命令制御装置／演算装置７により実行される。
そして、この誤り検出によりデータ誤りが検出された場
合には、後述する制御により、第１のバッファ記憶部１
３内のデータの訂正が行われる。
【００２９】（２）ストア 命令制御装置／演算装置７がバッファ記憶装置８へデー
タをストアする場合、命令制御装置／演算装置７は、ア
ドレス線１を介してインデックス部１０とデータ部１１
にアドレスを送信して、インデックスアレイ１２と第１
のバッファ記憶部１３と第２のバッファ記憶部１４を参
照すると共に、ストアデータ線４を介してストアデータ
を送信する。また、選択回路１５は、ストアデータ線４
を選択する。
タをストアする場合、命令制御装置／演算装置７は、ア
ドレス線１を介してインデックス部１０とデータ部１１
にアドレスを送信して、インデックスアレイ１２と第１
のバッファ記憶部１３と第２のバッファ記憶部１４を参
照すると共に、ストアデータ線４を介してストアデータ
を送信する。また、選択回路１５は、ストアデータ線４
を選択する。
【００３０】ＥＣＣ生成回路１６は、ストアデータに基
づいて、図２に示すＥＣＣコードを生成する。第１のバ
ッファ記憶部１３及び第２のバッファ記憶部１４は、ロ
ウ指定線１８で指定されるインデックスアレイ１２から
のヒットロウを指定して、それぞれ、データとパリティ
ビット、及び、ＥＣＣコードを記憶部内に格納する。
づいて、図２に示すＥＣＣコードを生成する。第１のバ
ッファ記憶部１３及び第２のバッファ記憶部１４は、ロ
ウ指定線１８で指定されるインデックスアレイ１２から
のヒットロウを指定して、それぞれ、データとパリティ
ビット、及び、ＥＣＣコードを記憶部内に格納する。
【００３１】（３）ブロックバツク バッファ記憶装置８がミスヒットし、ストア動作によっ
て更新されたバッファ記憶装置８内のデータブロックを
主記憶装置９に書き戻す場合、第１のバッファ記憶部１
３から読み出したブロックのデータ及びパリティビット
と、第２バッファ記憶部１４から読み出したとＥＣＣコ
ードとは、ＥＣＣ訂正回路１７に入力され、ＥＣＣ訂正
回路１７でエラーの検出／訂正が行われ、エラーの検出
／訂正処理後のデータが、ブロックデータとしてブロッ
クバツクデータ線６を介して主記憶装置９へ送出され
る。
て更新されたバッファ記憶装置８内のデータブロックを
主記憶装置９に書き戻す場合、第１のバッファ記憶部１
３から読み出したブロックのデータ及びパリティビット
と、第２バッファ記憶部１４から読み出したとＥＣＣコ
ードとは、ＥＣＣ訂正回路１７に入力され、ＥＣＣ訂正
回路１７でエラーの検出／訂正が行われ、エラーの検出
／訂正処理後のデータが、ブロックデータとしてブロッ
クバツクデータ線６を介して主記憶装置９へ送出され
る。
【００３２】（４）ブロック転送 バッファ記憶装置８がミスヒットし、主記憶装置９から
ブロックデータが転送される場合、選択回路１５は、主
記憶装置からのブロック転送データ線５を選択し、ＥＣ
Ｃ生成回路１６は、入力されるデータのＥＣＣコードを
生成し、データとパリティビットとが第１のバッファ記
憶部１３に書き込まれ、ＥＣＣ生成回路１６が生成した
ＥＣＣコードが第２のバッファ記憶部１４に書き込まれ
る。
ブロックデータが転送される場合、選択回路１５は、主
記憶装置からのブロック転送データ線５を選択し、ＥＣ
Ｃ生成回路１６は、入力されるデータのＥＣＣコードを
生成し、データとパリティビットとが第１のバッファ記
憶部１３に書き込まれ、ＥＣＣ生成回路１６が生成した
ＥＣＣコードが第２のバッファ記憶部１４に書き込まれ
る。
【００３３】（５）フェッチで読み出しデータエラー発
生の場合 フェッチ動作で読み出したデータが含まれるデータブ
ロックがストアにより更新されている場合 バッファ記憶装置８は、命令制御装置／演算装置７から
の指令により、第１のバッファ記憶部１３から読み出し
たデータ及びパリティビットと、第２のバッファ記憶部
１４から読み出したＥＣＣコードとにより、エラー訂正
回路１７にエラー訂正を行わせ、訂正後のブロックデー
タを主記憶装置９に書き戻す。命令制御装置／演算装置
７は、さらに、その後、この書き戻されたデータブロッ
クを主記憶装置９からバッファ記憶装置８に、前述の
（４）に説明したと同様にしてブロック転送する。これ
により、バッファ記憶装置８内のデータのエラーを回復
することができる。
生の場合 フェッチ動作で読み出したデータが含まれるデータブ
ロックがストアにより更新されている場合 バッファ記憶装置８は、命令制御装置／演算装置７から
の指令により、第１のバッファ記憶部１３から読み出し
たデータ及びパリティビットと、第２のバッファ記憶部
１４から読み出したＥＣＣコードとにより、エラー訂正
回路１７にエラー訂正を行わせ、訂正後のブロックデー
タを主記憶装置９に書き戻す。命令制御装置／演算装置
７は、さらに、その後、この書き戻されたデータブロッ
クを主記憶装置９からバッファ記憶装置８に、前述の
（４）に説明したと同様にしてブロック転送する。これ
により、バッファ記憶装置８内のデータのエラーを回復
することができる。
【００３４】フェッチ動作で読み出したデータが含ま
れるデータブロックがストアにより更新されていない場
合 命令制御装置／演算装置７は、そのデータブロックを主
記憶装置９からバッファ記憶装置８にブロック転送す
る。これにより、バッファ記憶装置８内のデータのエラ
ーを回復することができる。
れるデータブロックがストアにより更新されていない場
合 命令制御装置／演算装置７は、そのデータブロックを主
記憶装置９からバッファ記憶装置８にブロック転送す
る。これにより、バッファ記憶装置８内のデータのエラ
ーを回復することができる。
【００３５】前述した本発明の実施例は、第１のバッフ
ァ記憶部にデータとパリティビットとを格納し、第２の
バッファ記憶部にＥＣＣコードを格納するとしたが、前
記パリティビットは、データエラー検出のためのビット
であであればどのようなものであってもよく、また、Ｅ
ＣＣコードは、データエラーの訂正を行うことができる
ものであれば、どのようなコードであってもよい。
ァ記憶部にデータとパリティビットとを格納し、第２の
バッファ記憶部にＥＣＣコードを格納するとしたが、前
記パリティビットは、データエラー検出のためのビット
であであればどのようなものであってもよく、また、Ｅ
ＣＣコードは、データエラーの訂正を行うことができる
ものであれば、どのようなコードであってもよい。
【００３６】前述した本発明の一実施例によれば、高速
なデータアクセスが要求されるバッファ記憶装置からの
フェッチにおいて、データのエラー検出のためのビット
とデータとを格納する第１のバッファ記憶部のみがアク
セスされ、データのエラー訂正のためのビットを格納す
る第２のバッファ記憶部がアクセスされないので、エラ
ー訂正のための回路によるエラー検出／訂正の処理によ
る遅延を受けることなく、データのフェッチを行うこと
ができる。
なデータアクセスが要求されるバッファ記憶装置からの
フェッチにおいて、データのエラー検出のためのビット
とデータとを格納する第１のバッファ記憶部のみがアク
セスされ、データのエラー訂正のためのビットを格納す
る第２のバッファ記憶部がアクセスされないので、エラ
ー訂正のための回路によるエラー検出／訂正の処理によ
る遅延を受けることなく、データのフェッチを行うこと
ができる。
【００３７】また、前述した本発明の一実施例によれ
ば、フェッチしたデータにエラーが検出された場合で、
かつ、フェッチしたデータを含むデータブロックがスト
アにより更新されている場合にも、第１のバッファ記憶
部と第２のバッファ記憶部とからデータとエラー検出の
ためのビットとエラー訂正のためのビットを読み出し、
これらによりデータのエラーを訂正した後、そのブロッ
クデータを主記憶装置に書き戻し、さらに、この書き戻
されたブロックを主記憶装置からブロック転送すること
により、バッファ記憶装置内のデータのエラーを回復す
ることができる。
ば、フェッチしたデータにエラーが検出された場合で、
かつ、フェッチしたデータを含むデータブロックがスト
アにより更新されている場合にも、第１のバッファ記憶
部と第２のバッファ記憶部とからデータとエラー検出の
ためのビットとエラー訂正のためのビットを読み出し、
これらによりデータのエラーを訂正した後、そのブロッ
クデータを主記憶装置に書き戻し、さらに、この書き戻
されたブロックを主記憶装置からブロック転送すること
により、バッファ記憶装置内のデータのエラーを回復す
ることができる。
【００３８】
【発明の効果】以上説明したように本発明によれば、バ
ッファ記憶装置からのフェッチを、読み出したデータの
ＥＣＣ訂正回路等による遅延を受けることなく、高速に
行うことができる。
ッファ記憶装置からのフェッチを、読み出したデータの
ＥＣＣ訂正回路等による遅延を受けることなく、高速に
行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるバッファ記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】第１のバッファ記憶部と第２のバッファ記憶部
の内容を説明する図である。
の内容を説明する図である。
【図３】バッファ記憶装置を有する情報処理装置の全体
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来技術によるバッファ記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図５】図４におけるバッファ記憶部の内容を示す図で
ある。
ある。
７ 命令制御装置／演算装置 ８ バッファ記憶装置 ９ 主記憶装置 １０ インデックス部 １１ データ部 １２ インデックスアレイ １３ 第１のバッファ記憶部 １４ 第２のバッファ記憶部 １５ 選択回路 １６ ＥＣＣ生成回路 １７ ＥＣＣ訂正回路 ６３ バッファ記憶部
Claims (6)
- 【請求項１】 主記憶装置の一部のデータを格納するバ
ッファ記憶装置と命令制御装置／演算装置とを有する情
報処理装置におけるバッファ記憶装置において、データ
のエラー検出のためのビット及びデータを格納する第１
のバッファ記憶部と、データのエラー訂正のためのビッ
トを格納する第２のバッファ記憶部とを備えて構成され
ることを特徴とするバッファ記憶装置。 - 【請求項２】 前記命令制御装置／演算装置がバッファ
記憶装置からデータをフェッチする場合、前記バッファ
記憶装置は、前記第１のバッファ記憶部から読み出した
データとエラー検出のためのビットとを前記命令制御装
置／演算装置に送出し、前記命令制御装置にデータエラ
ーの検出を行わせることを特徴とする請求項１記載のバ
ッファ記憶装置。 - 【請求項３】 命令制御装置／演算装置がバッファ記憶
装置にデータをストアする場合、バッファ記憶装置は、
ストアデータからエラー訂正のためのビットを生成し、
第１のバッファ記憶部にストアデータを書き込むと共
に、第２のバッファ記憶部にストアデータに対応するエ
ラー訂正のためのビットを書き込むことを特徴とする請
求項１または２記載のバッファ記憶装置。 - 【請求項４】 バッファ記憶がミスヒットし、ストアに
よって更新されたデータブロックを主記憶装置に書き戻
す場合、バッファ記憶装置は、第１のバッファ記憶部か
ら読み出されたデータとエラー検出のためのビット、及
び、第２のバッファ記憶部から読み出されたエラー訂正
のためのビットによりデータエラーの検出／訂正を行
い、訂正後のデータブロックを主記憶装置に送出するこ
とを特徴とする請求項１ないし３のうち１記載のバッフ
ァ記憶装置。 - 【請求項５】 バッファ記憶がミスヒットし、主記憶装
置からデータのブロック転送を実行する場合、バッファ
記憶装置は、転送されたデータからエラー訂正のための
ビットを生成し、第１のバッファ記憶部に転送されたデ
ータを書き込むと共に、第２のバッファ記憶部に転送さ
れたデータに対応するエラー訂正のためのビットを書き
込むことを特徴とする請求項１ないし３のうち１記載の
バッファ記憶装置。 - 【請求項６】 命令制御装置／演算装置がバッファ記憶
からデータをフェッチしエラーが検出され、かつ、フェ
ッチされたデータを含むデータブロックがストアにより
更新されている場合、バッファ記憶装置は、第１のバッ
ファ記憶部と第２のバッファ記憶部からデータとエラー
検出のためのビットとエラー訂正のためのビットとを読
み出し、データのエラーを訂正した後、該ブロックデー
タを主記憶装置に書き戻し、さらに、そのブロックデー
タを主記憶装置からブロック転送することにより、デー
タのエラーを回復することを特徴とする請求項１ないし
３のうち１記載のバッファ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271932A JPH0588987A (ja) | 1991-09-25 | 1991-09-25 | バツフア記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271932A JPH0588987A (ja) | 1991-09-25 | 1991-09-25 | バツフア記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588987A true JPH0588987A (ja) | 1993-04-09 |
Family
ID=17506856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271932A Pending JPH0588987A (ja) | 1991-09-25 | 1991-09-25 | バツフア記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588987A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928515B2 (en) | 2002-11-09 | 2005-08-09 | International Business Machines Corporation | Integrated sector format-error correction code system and method for efficient writing in a disk array system |
| JP2010039895A (ja) * | 2008-08-07 | 2010-02-18 | Hitachi Ltd | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
| US9715427B2 (en) | 2012-11-05 | 2017-07-25 | Mitsubishi Electric Corporation | Memory control apparatus |
-
1991
- 1991-09-25 JP JP3271932A patent/JPH0588987A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928515B2 (en) | 2002-11-09 | 2005-08-09 | International Business Machines Corporation | Integrated sector format-error correction code system and method for efficient writing in a disk array system |
| JP2010039895A (ja) * | 2008-08-07 | 2010-02-18 | Hitachi Ltd | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
| US9715427B2 (en) | 2012-11-05 | 2017-07-25 | Mitsubishi Electric Corporation | Memory control apparatus |
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