JP2003203010A

JP2003203010A - Ｌ２キャッシュメモリ

Info

Publication number: JP2003203010A
Application number: JP2002000850A
Authority: JP
Inventors: Kouji Miyagawa; 江司宮川
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 2002-01-07
Filing date: 2002-01-07
Publication date: 2003-07-18

Abstract

(57)【要約】【課題】ＥＣＣのビット数を増やすことなく、システ
ムダウンとならないように２ビットエラーを訂正するＬ
２キャッシュメモリの提供を目的とする。【解決手段】Ｌ２キャッシュメモリ１は、リクエスト
制御部２，アドレスアレイ３，データアレイ４，ヒット
検出回路５及びエラー制御回路６を備え、１ビットエラ
ーを訂正し、かつ、ＥＣＣにより２ビットエラーを検出
するＬ２キャッシュメモリであって、ダーティデータに
おける２ビットエラーを訂正するデータ訂正部７を具備
した構成としてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｌ２キャッシュメ
モリに関し、特に、ダーティデータにおける２ビットエ
ラー訂正を行うことにより、システムダウンの危険性を
低減できるＬ２キャッシュメモリに関する。

【０００２】

【従来の技術】近年、メインフレームや高性能サーバー
を連続して長時間運転する要求が高まっており、システ
ムダウンの原因とならず連続運転可能なＬ２キャッシュ
メモリについて、様々な研究・開発が行われている。

【０００３】（従来例）次に、ビットエラーを訂正する
一般的なＬ２キャッシュメモリについて、図面を参照し
て説明する。図３は、従来例におけるＬ２キャッシュメ
モリの要部のブロック図を示している。同図において、
Ｌ２キャッシュメモリ３００は、リクエスト制御部２
と、アドレスアレイ３と、データアレイ４と、ヒット検
出回路５と、エラー制御回路６とを備えた構成としてあ
る。

【０００４】ここで、リクエスト制御部２は、Ｌ２キャ
ッシュメモリ３００に対するデータの読み出しや書き込
みのリクエストを処理する。また、リクエスト制御部２
は、ヒット検出回路５から、上記データの読み出しや書
き込みにおいてミスが発生した旨のヒット信号１０９を
入力すると、新規にＬ２キャッシュメモリ３００にＴＡ
Ｇ登録を行い、さらに、Ｌ２キャッシュメモリ３００に
登録されているデータに対するデータ属性の制御を行
う。

【０００５】なお、上記データ属性として、「ダーテ
ィ」及び「シェアド」と呼ばれる属性があり、「ダーテ
ィ」とは、Ｌ２キャッシュメモリ３００のデータが最新
であることをいい、また、「シェアド」とは、主記憶装
置または他のＬ２キャッシュメモリに、Ｌ２キャッシュ
メモリ３００のデータと同一データが存在することをい
う。したがって、「ダーティデータ」とは、Ｌ２キャッ
シュメモリ３００にあるデータが最新であり、他のＬ２
キャッシュメモリや主記憶装置に同一データが無い状態
のデータをいう。

【０００６】アドレスアレイ３は、データ属性を管理す
るＤビット（Ｄ）と、データの有効性を示すＶビット
（Ｖ）と、登録されているアドレスのＴＡＧ部分（ＴＡ
Ｇ）とからなっている。

【０００７】データアレイ４は、ブロックと呼ばれる単
位で登録され、登録されたデータの更新は、１バイト単
位で行われる。また、データアレイ４は、読み出しデー
タに対応して１ビットエラーを訂正可能で、かつ、２ビ
ットエラーを検出可能なＥＣＣ（ＥｒｒｏｒＣｏｒｒ
ｅｃｔｉｎｇＣｏｄｅ）を保持している。

【０００８】ヒット検出回路５は、アドレスアレイ３か
らのＴＡＧ信号１０８，Ｖビット信号１０７，及びＤビ
ット信号１０６と、リクエスト制御部２からのアクセス
アドレス信号１０１とを入力して、Ｌ２キャッシュメモ
リ３００のアクセス時におけるヒット又はミスを判定
し、その結果であるヒット信号１０９をリクエスト制御
部２とエラー制御回路６に出力する。

【０００９】エラー制御回路６は、データアレイ４から
の読み出しデータ信号１１０のエラーの有無をチェック
し、ヒット信号１０９がヒットを示している場合に、１
ビットエラーを検出するとエラー訂正を行い、また、２
ビットエラーを検出するとヒットしたデータの属性によ
りダーティデータ訂正不可エラー信号１１３やシェアド
データ訂正不可エラー信号１１４を出力する。なお、エ
ラー制御回路６は、エラー発生時の情報としてアクセス
アドレス信号１０１を入力し、エラー発生時にはエラー
アドレスとして記憶する。

【００１０】次に、上記Ｌ２キャッシュメモリ３００の
動作について説明する。＜リードリクエストに対して＞Ｌ２キャッシュメモリ３
００は、リクエスト制御部２が、リードリクエストを入
力すると、アクセスアドレス信号１０１によりアドレス
アレイ３とデータアレイ４を検索する。

【００１１】ヒット検出回路５は、アドレスアレイ３か
ら読み出したＶビット信号１０７をイネーブルにして、
ＴＡＧ信号１０８とアクセスアドレス信号１０１の一部
（ＴＡＧに相当する箇所）を比較し、その結果とＤビッ
ト信号１０６の情報をもとに、ミス／ダーティヒット／
シェアドヒットの３種類のステータスを作成する。そし
て、ヒット信号１０９により、このステータスをリクエ
スト制御部２とエラー制御回路６に報告する。

【００１２】また、エラー制御回路６は、入力したヒッ
ト信号１０９がダーティヒットまたはシェアドヒットを
示すとき、エラーチェックを行う。つまり、エラー制御
回路６は、入力した読み出しデータ信号１１０をエラー
チェックし、エラーが検出されないとき、そのまま訂正
後データ信号１１１として、リクエスト制御部２に出力
する。また、エラー制御回路６は、１ビットエラーが検
出されると、読み出しデータ信号１１０をＥＣＣにより
エラー訂正し、訂正後データ信号１１１としてリクエス
ト制御部２に出力する。

【００１３】また、エラー制御回路６は、２ビットエラ
ーが検出され、かつ、エラーがシェアドヒットのときに
は、シェアドデータ訂正不可エラー信号１１４を送出
し、エラー処理プロセッサ（図示せず）に処理を委ね
る。また、エラー制御回路６は、２ビットエラーが検出
され、かつ、エラーがダーティヒットのときには、正し
いデータが何処にも存在しないため、システムの継続運
転を不可能と判断し、ダーティデータ訂正不可エラー１
１３をエラー処理プロセッサに報告してシステムダウン
となる。

【００１４】また、エラー制御回路６は、ヒット信号１
０９がミスを示しているとき、データアレイ４から入力
した読み出しデータ信号１１０を捨てる。さらに、リク
エスト制御部２は、入力したヒット信号１０９がミスを
示しているとき、Ｌ２キャッシュメモリ３００に新規デ
ータを登録するため、後続のリクエスト処理を中断し、
登録ＴＡＧ信号１０４、登録Ｖビット信号１０３、登録
Ｄビット信号（シェアド状態）１０２をアドレスアレイ
３に書き込む。

【００１５】このようにすることにより、Ｌ２キャッシ
ュメモリ３００は、ヒット信号１０９がミスを示すと
き、ミスした読み出しデータ信号１１０を捨て、さら
に、新規データとして登録するデータを主記憶装置また
は他のＬ２キャッシュから読み出し、データアレイ４の
該当する箇所に登録するとともにリクエスタ（図示せ
ず）に返却する。

【００１６】また、リクエスト制御部２は、ヒット信号
１０９がダーティヒット又はシェアドヒットを示してい
るとき、訂正後データ信号１１１を有効としてリクエス
タに返却する。ただし、リクエスタが他のＬ２キャッシ
ュメモリでダーティヒットのとき、該当するアドレスア
レイ３のＤビットをシェアド状態に書き換える。

【００１７】＜ライトリクエストに対して＞次に、Ｌ２
キャッシュメモリ３００は、リクエスト制御部２にライ
トリクエストを入力すると、アクセスアドレス信号１０
１によりアドレスアレイ３とデータアレイ４を検索す
る。

【００１８】ヒット検出回路５は、アドレスアレイ３か
ら読み出したＶビット信号１０７をイネーブルにしてＴ
ＡＧ信号１０８とアクセスアドレス信号１０１の一部
（ＴＡＧに相当する箇所）を比較し、その結果とＤビッ
ト信号１０６の情報をもとにミス／ダーティヒット／シ
ェアドヒットの３種類のステータスを作成してヒット信
号１０９にてリクエスト制御部２とエラー制御回路６に
報告する。

【００１９】エラー制御回路６は、ヒット信号１０９が
ミスを示しているとき、データアレイ４からの読み出し
データ信号１１０を捨てるが、ダーティヒットまたはシ
ェアドヒットを示しているときは、エラーチェックを行
う。つまり、エラー制御回路６は、入力した読み出しデ
ータ信号１１０をエラーチェックし、エラーが検出され
ないとき、そのまま訂正後データ信号１１１として、リ
クエスト制御部２に出力する。また、エラー制御回路６
は、１ビットエラーが検出されると、読み出しデータ信
号１１０をＥＣＣによりエラー訂正し、訂正後データ信
号１１１としてリクエスト制御部２に出力することがで
きる。

【００２０】また、エラー制御回路６は、２ビットエラ
ーが検出され、かつ、エラーがシェアドヒットのときに
は、シェアドデータ訂正不可エラー信号１１４を送出
し、エラー処理プロセッサ（図示せず）に処理を委ね
る。また、エラー制御回路６は、２ビットエラーが検出
され、かつ、エラーがダーティヒットのときには、正し
いデータが何処にも存在しないため、システムの継続運
転を不可能と判断し、ダーティデータ訂正不可エラー１
１３をエラー処理プロセッサに報告してシステムダウン
となる。

【００２１】また、リクエスト制御部２は、入力したヒ
ット信号１０９がミスを示しているとき、Ｌ２キャッシ
ュメモリ３００に新規データを登録するため、後続のリ
クエスト処理を中断し、新規データの登録ＴＡＧ信号１
０４、登録Ｖビット信号１０３、登録Ｄビット信号（シ
ェアド状態の信号）をアドレスアレイ３に書き込む。

【００２２】つまり、リクエスト制御部２は、登録する
データを、主記憶装置または他のＬ２キャッシュメモリ
から読み出した後ストアデータとマージして、登録デー
タ信号１０５としてデータアレイ４の該当する箇所に登
録する。

【００２３】また、リクエスト制御部２は、ヒット信号
１０９がダーティヒットを示しているとき、訂正後デー
タ信号１１１を有効であるものとしストアデータとマー
ジし、登録データ信号１０５としてデータアレイ４の該
当する箇所に登録する。

【００２４】また、リクエスト制御部２は、ヒット信号
１０９がシェアドヒットを示しているとき、訂正後デー
タ信号１１１を有効であるものとしストアデータとマー
ジし、登録データ信号１０５としてデータアレイ４の該
当する箇所に登録する。さらに、リクエスト制御部２
は、アドレスアレイ３の該当する箇所のＤビットをダー
ティ状態に書き換える。なお、この場合、リクエスト制
御部２は、他のＬ２キャッシュメモリまたは主記憶装置
から該当するデータをクリアするため、インバリッドリ
クエストを他のＬ２キャッシュメモリや主記憶装置に対
して発行する。

【００２５】そして、図示してないが、他のＬ２キャッ
シュメモリは、リクエスト制御部２に上記インバリッド
リクエストを入力すると、アクセスアドレス信号１０１
によりアドレスアレイ３を検索し、ヒット検出回路５に
おいてヒットが検出されると、後続のリクエスト処理を
中断し、該当する箇所のＶビットを０にクリアする。

【００２６】ところで、現在のメインフレームや高性能
サーバーは、一日２４時間かつ一年３６５日休まず継続
して運転することが必要になってきている。そのため、
Ｌ２キャッシュメモリ３００の２ビットエラーがシステ
ムダウンに繋がらないように、エラー訂正コード（ＥＣ
Ｃ）のビット数を増やし２ビットエラーが発生しても、
訂正できるようにしている。

【００２７】

【発明が解決しようとする課題】しかしながら、ＥＣＣ
のビット数を増やすことは、Ｌ２キャッシュメモリ３０
０を構成するＳＳＲＡＭやＳＤＲＡＭの個数を増やすこ
ととなり、また、Ｌ２キャッシュメモリ３００を制御す
るＬＳＩの外部ピン数を増加したり、ＬＳＩ数を増加す
る必要があるため、コストダウンを図ることができなと
いった問題があった。

【００２８】本発明は、上記問題を解決すべくなされた
ものであり、ＥＣＣのビット数を増やすことなく、シス
テムダウンとならないように２ビットエラーを訂正する
Ｌ２キャッシュメモリの提供を目的とする。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＬ２キャッシュメモリは、リクエスト制御
部，アドレスアレイ，データアレイ，ヒット検出回路及
びエラー制御回路を備え、１ビットエラーを訂正し、か
つ、ＥＣＣにより２ビットエラーを検出するＬ２キャッ
シュメモリであって、ダーティデータにおける２ビット
エラーを訂正するデータ訂正部を具備した構成としてあ
る。このようにすることにより、２ビットエラーを訂正
することができるので、システムダウンの危険性を低減
することができる。

【００３０】また、本発明のＬ２キャッシュメモリは、
前記データ訂正部を、アドレスバッファ，データバッフ
ァ，アドレス選択回路，アドレスバッファヒット回路，
アドレスバッファ選択回路，データバッファ選択回路，
及びバッファ制御部とで構成してある。このようにする
ことにより、ＳＳＲＡＭやＳＤＲＡＭの使用個数を増や
す必要がなくなり、Ｌ２キャッシュメモリのコストダウ
ンを図ることができる。

【００３１】また、本発明のＬ２キャッシュメモリは、
前記アドレス選択回路が、前記リクエスト制御部から出
力されたシェアド化アドレス信号，ダーティ化アドレス
信号及びエラーアドレス信号を入力し、これら各信号を
切り替えて、前記アドレスブッファに比較アドレス信号
として出力する構成としてある。このようにすることに
より、複数の信号のアドレスを効率良く選択することが
できる。

【００３２】また、本発明のＬ２キャッシュメモリは、
前記アドレスバッファが、前記ダーティデータのアドレ
スを記憶し、かつ、前記データバッファが、前記ダーテ
ィデータを記憶する構成としてある。このようにするこ
とにより、バッファ構成を単純化することができ、ダー
ティデータを廉価なコストで記憶することができる。

【００３３】また、本発明のＬ２キャッシュメモリは、
前記エラー制御回路が、前記ダーティデータにおける２
ビットエラーを検出したとき、前記データ訂正部にエラ
ーアドレス信号と２ビットエラー検出信号を出力する構
成としてある。このように、データ訂正部は、詳細なエ
ラーの内容が入力されるので、エラー訂正を迅速かつ効
率良く行うことができる。

【００３４】また、本発明のＬ２キャッシュメモリは、
前記データ訂正部が、前記エラー制御回路からの前記２
ビットエラー検出信号を入力すると、保持している前記
ダーティデータのアドレスと前記エラーアドレス信号と
を比較し、一致したアドレスに対応する前記ダーティデ
ータを前記リクエスト制御部に出力する構成としてあ
る。このようにすることにより、データ訂正部は、エラ
ー訂正をより迅速に行うことができる。

【００３５】

【発明の実施の形態】次に、本発明にかかるＬ２キャッ
シュメモリの実施形態について、図面を参照して説明す
る。

【００３６】図１は、本発明にかかるＬ２キャッシュメ
モリの要部の構造を説明するための概略ブロック図を示
している。同図において、Ｌ２キャッシュメモリ１は、
リクエスト制御部２と、アドレスアレイ３と、データア
レイ４と、ヒット検出回路５と、エラー制御回路６と、
データ訂正部７とを備えた構成としてある。

【００３７】ここで、Ｌ２キャッシュメモリ１は、リク
エスト制御部２が、データ訂正部７からのデータを、他
のＬ２キャッシュメモリからの読み出しデータとして使
用するとともに、Ｌ２キャッシュメモリ１の該当データ
を書き換えてエラー訂正を行う構成としてある。このよ
うにすることにより、Ｌ２キャッシュメモリ１は、デー
タ訂正部７によりダーティデータにおける２ビットエラ
ーを訂正することができるので、システムダウンの危険
性を低減することができる。

【００３８】また、図２は、本発明にかかるＬ２キャッ
シュメモリのデータ訂正部を説明するための概略ブロッ
ク図を示している。同図において、データ訂正部７は、
ＡＢＦ（アドレスバッファ）２０，ＤＢＦ（データバッ
ファ）２１，アドレス選択回路２２，ＡＢＦ（アドレス
バッファ）ヒット回路２３，ＡＢＦ（アドレスバッフ
ァ）選択回路２４，ＤＢＦ（データバッファ）選択回路
２５，及びバッファ制御部２６とで構成してある。この
ように、ＡＢＦ２０やＤＢＦ２１を用いることにより、
Ｌ２キャッシュメモリ１は、ＳＳＲＡＭやＳＤＲＡＭの
使用個数を増やす必要がなくなり、Ｌ２キャッシュメモ
リのコストダウンを図ることができる。

【００３９】データ訂正部７は、アドレス選択回路２２
が、リクエスト制御部２から出力されたシェアド化アド
レス信号２０１，ダーティ化アドレス信号２０２及びエ
ラーアドレス信号２０３を入力し、これら各信号２０
１，２０２，２０３を切り替えて、ＡＢＦ（アドレスブ
ッファ）２０に比較アドレス信号２０４として出力す
る。このようにすることにより、複数の信号２０１，２
０２，２０３のアドレスを効率良く選択することができ
る。

【００４０】ＡＢＦ２０は、Ｌ２キャッシュメモリ１の
データがダーティ化された場合に、そのデータのアドレ
スを保持するためのＦＩＦＯ（ＦｉｒｓｔＩｎ−Ｆｉｒ
ｓｔＯｕｔ）制御のバッファであり、ＡＢ０〜ＡＢｎ
（ｎは、任意の自然数）のワード数を持ち、各ワード毎
に比較回路２０ａを備えた構成としてある。また、ＡＢ
Ｆ２０は、各ワード毎にリクエスト制御部２から直接入
力し保持するダーティ化アドレス信号２０２と、アドレ
ス選択回路２２を介して入力した比較アドレス信号２０
４との比較を行う。

【００４１】ＤＢＦ（データブッファ）２１は、Ｌ２キ
ャッシュメモリ１のデータがダーティ化された場合に、
そのデータ（データアレイ４への書き込みデータである
ダーティ化データ信号２００（図３における登録データ
信号１０５と同じ））を保持するためのＦＩＦＯ制御の
バッファであり、ＤＢ０〜ＤＢｎ（ｎは、任意の自然
数）のワード数を持ち、各ワードはＡＢＦ２１の各ワー
ドと対応している。

【００４２】ＡＢＦヒット回路２３は、ＡＢＦ２０から
各ワードと比較アドレス信号２０４とを比較した結果を
それぞれ入力し一致したワードを決定し、この決定をＡ
ＢＦヒットワード信号２０５として、ＡＢＦ選択回路２
４，ＤＢＦ選択回路２５及びバッファ制御部２６に出力
する。

【００４３】ＡＢＦ選択回路２４は、ＡＢＦ２０の各バ
ッファＡＢ０〜ＡＢｎが保持したデータのアドレス及び
ＡＢＦヒットワード信号２０５を入力し、ＡＢＦヒット
ワード信号２０５にもとづいて一致したワードを読み出
し、ヒットアドレス信号２０６をリクエスト制御部２に
出力する。

【００４４】ＤＢＦ選択回路２５は、ＤＢＦ２１の各バ
ッファＤＢ０〜ＤＢｎが保持したデータ及びＡＢＦヒッ
トワード信号２０５を入力し、ＡＢＦヒットワード信号
２０５にもとづいて一致したワードを読み出し、ヒット
データ信号２０７をリクエスト制御部２に出力する。こ
のようにすることにより、Ｌ２キャッシュメモリ１は、
バッファ２０，２１の構成を単純化することができ、ダ
ーティデータを廉価なコストで記憶することができる。

【００４５】バッファ制御部２６は、リクエスト制御部
２から出力されるシェアド化指示信号２１０とダーティ
化指示信号２１１，エラー制御回路６から出力されるダ
ーティデータエラー訂正信号１１３ａ，及びＡＢＦヒッ
ト回路２３から出力されるＡＢＦヒットワード信号２０
５を入力する。そして、バッファ制御部２６は、ＡＢＦ
２０とＤＢＦ２１の登録および掃き出し制御を行い、シ
ステムを停止するときは、システム停止指示信号２２０
を出力する。

【００４６】ここで、Ｌ２キャッシュメモリ１は、エラ
ー制御回路６がダーティデータにおける２ビットエラー
を検出したとき、データ訂正部７にエラーアドレス信号
２０３及び２ビットエラー検出信号としてのダーティデ
ータエラー訂正信号１１３ａを出力する構成とするとよ
い。このようにすることにより、データ訂正部７は、詳
細なエラーの内容が入力されるので、エラー訂正を迅速
かつ効率良く行うことができる。

【００４７】また、Ｌ２キャッシュメモリ１は、データ
訂正部７が、エラー制御回路６からのダーティデータエ
ラー訂正信号１１３ａを入力すると、保持しているダー
ティデータのアドレスとエラーアドレス信号２０３とを
比較し、一致したアドレスに対応するダーティデータを
リクエスト制御部２に出力する構成とするとよい。この
ようにすることにより、データ訂正部７は、エラー訂正
をより迅速に行うことができる。

【００４８】また、バッファ制御部２６は、図示してな
いが、ＡＢＦ２０とＤＢＦ２１の状態も管理している。
つまり、バッファ制御部２６は、ＡＢＦ２０とＤＢＦ２
１がフル状態となると、リクエスト制御部２に対し掃き
出し待ち信号２２１を出力する。そして、リクエスト制
御部２から掃き出し完了信号２１２を入力すると、対象
ワードを各バッファ（ＡＢ０〜ＡＢｎ，ＤＢ０〜ＤＢ
ｎ）内から削除する。なお、その他の構造及び作用は、
上記従来例におけるＬ２キャッシュメモリ３００と同様
としてある。

【００４９】次に、上記Ｌ２キャッシュメモリ１におけ
るデータ訂正部７の動作について説明する。リクエスト
制御部２は、アドレスアレイ３のＤビットをダーティ状
態にする際、データアレイ４への書き込みデータである
ダーティ化データ信号２００（図１における登録データ
信号１０５と同じ信号）をＤＢＦ２１に出力し、そのデ
ータのアドレスであるダーティ化アドレス信号２０２
（図１におけるアクセスアドレス信号１０１と同じ信
号）をＡＢＦ２０とアドレス選択回路２２に出力し、さ
らに、ダーティ化指示信号２１１をバッファ制御部２６
に出力する。

【００５０】バッファ制御回路２６は、ダーティ化指示
信号２１１を受けると、アドレス選択回路２２に選択指
示信号２１３を出力して、アドレス選択回路２２に対し
ダーティ化アドレス信号２０２を選択するように指示す
る。そして、アドレス選択回路２２は、シェアド化アド
レス信号２０１，ダーティ化アドレス信号２０２及びエ
ラーアドレス信号２０３のなかから、ダーティ化アドレ
ス信号２０２を選択する。その結果、比較アドレス信号
２０４はダーティ化アドレス信号２０２となる。

【００５１】ＡＢＦ２０に出力される比較アドレス信号
２０４は、ＡＢＦ２０の各エントリーの内容と比較さ
れ、比較結果はＡＢＦヒット回路２３に出力される。な
お、各エントリーとは、Ｌ２キャッシュメモリ１のデー
タがダーティ化された場合に、各バッファＡＢ０〜ＡＢ
ｎに保持されたダーティ化されたデータのアドレスをい
う。

【００５２】ＡＢＦヒット回路２３は、上記比較結果に
もとづいていずれのエントリーも比較アドレス信号２０
４と一致しないとき、ヒットしたワードが無いことを示
すヒットワード信号２０５をバッファ制御部２６に出力
する。そして、バッファ制御部２６により、ダーティ化
アドレス信号２０２は、ＡＢ０〜ＡＢｎの空いているワ
ードのなかで最老番のワードに格納される（ＡＢＦ２
０、ＤＢＦ２１は、基本的にはＦＩＦＯ制御のバッファ
としてある。）。

【００５３】また、リクエスト制御部２から出力される
ダーティ化データ信号２００は、ダーティ化アドレス信
号２０２を登録したＡＢＦ２０のワードと対応するＤＢ
Ｆ２１のワードに登録される。

【００５４】そして、ヒットワード信号２０５がヒット
したワードが有ることを示しているとき、ダーティ化デ
ータ信号２００は、バッファ制御部２６によりヒットし
たワードに対応するＤＢＦ２１のワードに上書きされ
る。このように、Ｌ２キャッシュメモリ１は、ダーティ
化されたデータのアドレスをＡＢＦ２０に記憶し、ダー
ティ化されたデータをＤＢＦ２１に記憶する。

【００５５】また、エラー制御回路６は、ダーティデー
タにおける２ビットエラーが発生すると、ダーティデー
タエラー訂正信号１１３ａをバッファ制御部２６に出力
するとともに、エラーしたデータのアドレスであるエラ
ーアドレス２０３をアドレス選択回路２２に出力する。

【００５６】バッファ制御部２６は、ダーティデータエ
ラー訂正信号１１３ａを入力すると、アドレス選択回路
２２に選択指示信号２１３を出力して、アドレス選択回
路２２に対しエラーアドレス信号２０３を選択するよう
に指示する。そして、アドレス選択回路２２は、シェア
ド化アドレス信号２０１，ダーティ化アドレス信号２０
２及びエラーアドレス信号２０３のなかから、エラーア
ドレス信号２０３を選択する。その結果、比較アドレス
信号２０４はエラーアドレス信号２０３となる。

【００５７】ＡＢＦ２０に出力される比較アドレス信号
２０４は、ＡＢＦ２０の各エントリーの内容と比較さ
れ、比較結果はＡＢＦヒット回路２３に出力される。Ａ
ＢＦヒット回路２３は、上記比較結果をまとめ、いずれ
のワードも比較アドレス信号２０４と一致しないとき、
ヒットしたワードが無いことを示すヒットワード信号２
０５をバッファ制御部２６に出力する。この場合、Ｌ２
キャッシュメモリ１は、ダーティデータを訂正すること
ができないので、バッファ制御部２６がシステム停止指
示信号２２０を出力し、システムダウンとなる。

【００５８】逆に、比較アドレス信号２０４と一致する
ワードがあるとき、ＡＢＦヒット回路２３は、ヒットし
たワードが有ることを示すヒットワード信号２０５をバ
ッファ制御部２６に出力する。

【００５９】この場合、Ｌ２キャッシュメモリ１は、ダ
ーティデータを訂正することができるので、バッファ制
御部２６が訂正可能信号２２２をリクエスト制御部２に
出力する。また、ＡＢＦ選択回路２４は、上記ヒットし
たＡＢＦ２０の内容をヒットアドレス信号２０６として
リクエスト制御部２に出力し、ＤＢＦ選択回路２５は、
ヒットしたＤＢＦ２１の内容をヒットデータ信号２０７
としてリクエスト制御部２に出力する。

【００６０】リクエスト制御部２は、訂正可能信号２２
２を入力すると、訂正後データ信号１１１の代わりに、
データアレイ４からの読み出しデータとしてＤＢＦ選択
回路２５から出力されるヒットデータ信号２０７を使用
する。また、リクエスト制御部２は、データアレイ４を
訂正するための再書き込み用のアドレスとして、ヒット
アドレス信号２０６を使用する。

【００６１】このように、ＡＢＦ２０、ＤＢＦ２１に記
憶されているダーティデータが、Ｌ２キャッシュメモリ
１上でシェアド化されると、リクエスト制御部２は、シ
ェアド化アドレス信号２０１をアドレス選択回路２２に
出力するとともに、シェアド化指示信号２１０をバッフ
ァ制御部２６に出力する。

【００６２】バッファ制御部２６は、シェアド化指示信
号２１０を入力すると、選択指示信号２１３をアドレス
選択回路２２に出力し、アドレス選択回路２２が、シェ
アド化アドレス信号２０１を比較アドレス信号２０４と
して選択するように指示する。

【００６３】ＡＢＦ２０に出力される比較アドレス信号
２０４は、ＡＢＦ２０の全ワードと比較され、比較結果
はＡＢＦヒット回路２３に出力される。ＡＢＦヒット回
路２３は、ヒットの有無及びヒットしているときにはそ
のワードを、ヒットワード信号２０５によりバッファ制
御部２６に出力する。

【００６４】このヒットワード信号２０５を入力したバ
ッファ制御部２６は、ヒットしたワードがないときは動
作しない。これに対し、ヒットしたワードがあったとき
は、該当ワードからアドレスとデータをクリアするため
に、該当ワードより遅く登録されているデータを１ワー
ドつめるようにバッファ制御を行い、シェアド化された
データをＡＢＦ２０とＤＢＦ２１から削除する。

【００６５】つまり、バッファ制御部２６は、たとえ
ば、バッファがＡＢ０〜ＡＢ３の構成で、かつ、ＡＢ３
→ＡＢ２→ＡＢ１→ＡＢ０の順番でアドレスが登録され
たケースにおいて、ＡＢ２がヒットワードであるとき、
ＡＢ３はそのままで、ＡＢ２にＡＢ１のデータが入り、
ＡＢ１にＡＢ０のデータが入り、ＡＢ０が空き状態とな
る。なお、ＤＢＦ２１についても、同様に制御される

【００６６】また、バッファ制御部２６は、図示してな
いが、ＡＢＦ２０、ＤＢＦ２１のワードの空き状態を管
理しており、これらバッファのフル状態を検出すると、
掃き出し待ち信号２２１をリクエスト制御部２に出力す
る。この場合、Ｌ２キャッシュメモリ１から掃き出すデ
ータのアドレスは、ＡＢＦ２０に最も古くに登録された
アドレス（本実施形態では、ＦＩＦＯ制御としているた
め、ＡＢｎに格納されているアドレスをいう。）を掃き
出しアドレス信号２０８としてリクエスト制御部２に出
力する。

【００６７】リクエスト制御部２は、掃き出し待ち信号
２２１を入力すると掃き出しアドレス信号２０８で指示
されたアドレスに対応するデータを、主記憶装置に掃き
出すとともに、アドレスアレイ３内の該当するＤビット
をシェアド状態に書き換え、掃き出し完了信号２１２を
バッファ制御部２６に出力する。

【００６８】バッファ制御部２６は、掃き出し完了信号
２１２を入力すると、ＡＢｎ以降のワードを１ワードづ
つずらして（すなわち、ＡＢｎ←ＡＢｎ−１、ＡＢｎ−
１←ＡＢｎ−２、…、ＡＢ１←ＡＢ０、ＡＢ０←空）、
ＡＢｎに格納されていたデータを削除してＡＢ０を空の
状態とし、バッファのフル状態を解除する。なお、ＤＢ
Ｆ２１についても、同様に制御される。

【００６９】上述したように、本発明のＬ２キャッシュ
メモリ１は、Ｌ２キャッシュメモリ１内に存在するダー
ティデータに対し、バックアップデータを保持するバッ
ファ２０，２１を具備することにより、ダーティデータ
が２ビットエラーである場合であっても、システムダウ
ンせずに訂正して処理を継続することができる。

【００７０】

【発明の効果】以上詳細に説明したように、本発明にか
かるＬ２キャッシュメモリは、Ｌ２キャッシュ内に存在
するダーティデータに対し、バックアップデータを保持
するバッファを具備することにより、ダーティデータが
Ｌ２キャッシュメモリからの読み出しにおいて訂正不可
能であった２ビットエラーである場合であっても、シス
テムダウンせずに２ビットエラーを訂正して処理を継続
することができる。

【００７１】また、本発明のＬ２キャッシュメモリは、
アドレスバッファやデータバッファを使用して、エラー
訂正コード（ＥＣＣ）のビット幅を１ビット訂正し、か
つ、２ビットエラー検出の可能なデータ幅で２ビットエ
ラーの訂正を行うことができる。したがって、Ｌ２キャ
ッシュメモリで使用する高価なＳＳＲＡＭやＳＤＲＡＭ
の数を増やす必要がなく、また、Ｌ２キャッシュメモリ
を制御するＬＳＩとのインタフェースを増やす必要もな
い。つまり、Ｌ２キャッシュメモリのコストダウンを図
りながら、システムダウンにつながる２ビットエラーの
救済率を向上させることができる。

【図面の簡単な説明】

【図１】図１は、本発明にかかるＬ２キャッシュメモリ
の要部の構造を説明するための概略ブロック図を示して
いる。

【図２】図２は、本発明にかかるＬ２キャッシュメモリ
のデータ訂正部を説明するための概略ブロック図を示し
ている。

【図３】図３は、従来例におけるキャッシュメモリの要
部のブロック図を示している。

【符号の説明】

１Ｌ２キャッシュメモリ２リクエスト制御部３アドレスアレイ４データアレイ５ヒット検出回路６エラー制御回路７データ訂正部２０ＡＢＦ（アドレスバッファ）２０ａ比較回路２１ＤＢＦ（データバッファ）２２アドレス選択回路２３ＡＢＦ（アドレスバッファ）ヒット回路２４ＡＢＦ（アドレスバッファ）選択回路２５ＤＢＦ（データバッファ）選択回路２６バッファ制御部１０１アクセスアドレス信号１０２登録Ｄビット信号１０３登録Ｖビット信号１０４登録ＴＡＧ信号１０５登録データ信号１０６Ｄビット信号１０７Ｖビット信号１０８ＴＡＧ信号１０９ヒット信号１１０読み出しデータ信号１１１訂正後データ信号１１３ダーティデータ訂正不可エラー信号１１３ａダーティデータエラー訂正信号１１４シェアドデータ訂正不可エラー信号２００ダーティ化データ信号２０１シェアド化アドレス信号２０２ダーティ化アドレス信号２０３エラーアドレス信号２０４比較アドレス信号２０５ＡＢＦヒットワード信号２０６ヒットアドレス信号２０７ヒットデータ信号２０８アドレス信号２１０シェアド化指示信号２１１ダーティ化指示信号２１２掃き出し完了信号２１３選択支持信号２２０システム停止指示信号２２１掃き出し待ち信号２２２訂正可能信号３００Ｌ２キャッシュメモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/16 Ｇ０６Ｆ 12/16 ３２０Ｇ

Claims

【特許請求の範囲】

【請求項１】リクエスト制御部，アドレスアレイ，デ
ータアレイ，ヒット検出回路及びエラー制御回路を備
え、１ビットエラーを訂正し、かつ、ＥＣＣにより２ビ
ットエラーを検出するＬ２キャッシュメモリであって、ダーティデータにおける２ビットエラーを訂正するデー
タ訂正部を具備したことを特徴とするＬ２キャッシュメ
モリ。
【請求項２】前記データ訂正部を、アドレスバッフ
ァ，データバッファ，アドレス選択回路，アドレスバッ
ファヒット回路，アドレスバッファ選択回路，データバ
ッファ選択回路，及びバッファ制御部とで構成したこと
を特徴とする請求項１記載のＬ２キャッシュメモリ。
【請求項３】前記アドレス選択回路が、前記リクエス
ト制御部から出力されたシェアド化アドレス信号，ダー
ティ化アドレス信号及びエラーアドレス信号を入力し、
これら各信号を切り替えて、前記アドレスブッファに比
較アドレス信号として出力することを特徴とする請求項
２記載のＬ２キャッシュメモリ。
【請求項４】前記アドレスバッファが、前記ダーティ
データのアドレスを記憶し、かつ、前記データバッファ
が、前記ダーティデータを記憶することを特徴とする請
求項２又は３記載のＬ２キャッシュメモリ。
【請求項５】前記エラー制御回路が、前記ダーティデ
ータにおける２ビットエラーを検出したとき、前記デー
タ訂正部にエラーアドレス信号と２ビットエラー検出信
号を出力することを特徴とする請求項１〜４のいずれか
に記載のＬ２キャッシュメモリ。
【請求項６】前記データ訂正部が、前記エラー制御回
路からの前記２ビットエラー検出信号を入力すると、保
持している前記ダーティデータのアドレスと前記エラー
アドレス信号とを比較し、一致したアドレスに対応する
前記ダーティデータを前記リクエスト制御部に出力する
ことを特徴とする請求項５記載のＬ２キャッシュメモ
リ。