JPH02310624A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02310624A JPH02310624A JP1132321A JP13232189A JPH02310624A JP H02310624 A JPH02310624 A JP H02310624A JP 1132321 A JP1132321 A JP 1132321A JP 13232189 A JP13232189 A JP 13232189A JP H02310624 A JPH02310624 A JP H02310624A
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- Japan
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- instruction
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- branching
- circuit
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- 238000001514 detection method Methods 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
- G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特に命令の先取りを行
うデータ処理装置において用いられる分岐ヒストリテー
ブルの読出し制御に関する。
うデータ処理装置において用いられる分岐ヒストリテー
ブルの読出し制御に関する。
従来技術
従来、この種のデータ処理装置においては、分岐予測の
方法として、「米国特許第３５５９１８３号公報」およ
び「特公昭第５０−２２３８４号公報」に詳述されてい
る分岐ヒストリテーブルを用元また方法と、「米国特許
第４４７７８７２号公報」に詳述されているデコードヒ
ストリテーブルを用いた方法とがある。
方法として、「米国特許第３５５９１８３号公報」およ
び「特公昭第５０−２２３８４号公報」に詳述されてい
る分岐ヒストリテーブルを用元また方法と、「米国特許
第４４７７８７２号公報」に詳述されているデコードヒ
ストリテーブルを用いた方法とがある。
分岐ヒストリテーブルを用いた方法では、テーブル上に
対象の命令アドレスと一致したアドレスが検出されると
、それに対応する分岐先アドレスがテーブルから読出さ
れ、該アドレスにより命令の先取りが再開されていた。
対象の命令アドレスと一致したアドレスが検出されると
、それに対応する分岐先アドレスがテーブルから読出さ
れ、該アドレスにより命令の先取りが再開されていた。
デコードヒストリテーブルを用いた方法では、テーブル
上に対象の命令アドレスと一致したアドレスが検出され
ると、そのアドレスに対応する情報により分岐の成功ま
たは失敗が予ｎ１されていた。
上に対象の命令アドレスと一致したアドレスが検出され
ると、そのアドレスに対応する情報により分岐の成功ま
たは失敗が予ｎ１されていた。
このような従来のデータ処理装置では、分岐予ｎ１に分
岐ヒストリテーブルを用いた方法の場合、制御上命令の
予肺１され得る先取り方向にしか予ｌＰ１を行うことで
きないという欠点がある。
岐ヒストリテーブルを用いた方法の場合、制御上命令の
予肺１され得る先取り方向にしか予ｌＰ１を行うことで
きないという欠点がある。
また、分岐予測にデコードヒストリテーブルを用いた方
法の場合、実際の分岐先の命令の取出しが分岐命令のデ
コード後となってしまうため、分岐先の命令の開始が遅
れてしまうという欠点がある。
法の場合、実際の分岐先の命令の取出しが分岐命令のデ
コード後となってしまうため、分岐先の命令の開始が遅
れてしまうという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、命令の予１１−１されえない先取り方向
に対しても予測を行うことができ、効率のよい分岐命令
の制御を行うことができるデータ処理装置の提供を目的
とする。
されたもので、命令の予１１−１されえない先取り方向
に対しても予測を行うことができ、効率のよい分岐命令
の制御を行うことができるデータ処理装置の提供を目的
とする。
発明の構成
本発明によるデータ処理装置は、分岐命令のアドレスと
該分岐命令の分岐先アドレスとが各々対応して格納され
た分岐ヒストリテーブルを用いて命令の先取りを行うデ
ータ処理装置であって、上位装置からの命令取出し要求
のアドレスが前記分岐ヒストリテーブルに存在するか否
かを検出する検出手段と、前記分岐ヒストリテーブルか
ら前記分岐先アドレスを読出すか否かを示す前記王位装
置からの検出モードを保持する検出モード保持手段と、
前記検出手段の検出結果と前記検出モード保持手段に格
納された前記検出モードとにより、該命令取出し要求の
アドレスにより前記分岐ヒストリテーブルから読出され
た前記分岐先アドレスにより命令の先取りを行うか否か
を示す情報を保持する第１の保持手段と、前記検出手段
の検出結果と前記検出モード保持手段に格納された前記
検出モードとにより、前記命令取出し要求のアドレスに
一致する分岐命令があるか否かを示す情報を保持する第
２の保持手段とを有することを特徴とする。
該分岐命令の分岐先アドレスとが各々対応して格納され
た分岐ヒストリテーブルを用いて命令の先取りを行うデ
ータ処理装置であって、上位装置からの命令取出し要求
のアドレスが前記分岐ヒストリテーブルに存在するか否
かを検出する検出手段と、前記分岐ヒストリテーブルか
ら前記分岐先アドレスを読出すか否かを示す前記王位装
置からの検出モードを保持する検出モード保持手段と、
前記検出手段の検出結果と前記検出モード保持手段に格
納された前記検出モードとにより、該命令取出し要求の
アドレスにより前記分岐ヒストリテーブルから読出され
た前記分岐先アドレスにより命令の先取りを行うか否か
を示す情報を保持する第１の保持手段と、前記検出手段
の検出結果と前記検出モード保持手段に格納された前記
検出モードとにより、前記命令取出し要求のアドレスに
一致する分岐命令があるか否かを示す情報を保持する第
２の保持手段とを有することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、命令アドレス゛レジスタ（ＩＡＲ）１
は命令取出しのアドレスを保持するレジスタであり、信
号線１０１を介して送られてくるアドレス生成回路（図
示せず）からの命令アドレスを受取って保持し、その命
令アドレスの一部を信号線１０２を介して分岐命令アド
レス記憶回路（ＴＡＡ）２および分岐先アドレス記憶回
路（ＴＡＢ）３に送出するとともに、その命令アドレス
の他の部分を信号線１０３を介して命令アドレス比較回
路（ＴＡＣ）４に命令アドレスの比較用として送出する
。
る。図において、命令アドレス゛レジスタ（ＩＡＲ）１
は命令取出しのアドレスを保持するレジスタであり、信
号線１０１を介して送られてくるアドレス生成回路（図
示せず）からの命令アドレスを受取って保持し、その命
令アドレスの一部を信号線１０２を介して分岐命令アド
レス記憶回路（ＴＡＡ）２および分岐先アドレス記憶回
路（ＴＡＢ）３に送出するとともに、その命令アドレス
の他の部分を信号線１０３を介して命令アドレス比較回
路（ＴＡＣ）４に命令アドレスの比較用として送出する
。
分岐命令アドレス記憶回路２は過去に分岐した分岐命令
のアドレスの一部を記憶するメモリであり、信号線１０
２を介して送られてくる命令アドレスレジスタ１からの
命令アドレスの一部により索引され、その命令アドレス
の一部に対応する過去の分岐命令のアドレスの一部を信
号線１０４を介して命令アドレス比較回路４に送出する
。
のアドレスの一部を記憶するメモリであり、信号線１０
２を介して送られてくる命令アドレスレジスタ１からの
命令アドレスの一部により索引され、その命令アドレス
の一部に対応する過去の分岐命令のアドレスの一部を信
号線１０４を介して命令アドレス比較回路４に送出する
。
分岐先アドレス記憶回路３は分岐命令アドレス記憶回路
２に記憶された分岐命令のアドレスの一部に対応する分
岐先アドレスを記憶するメモリであり、信号線１０２を
介して送られてくる命令アドレスレジスタ１からの命令
アドレスの一部により索引され、その命令アドレスの一
部に対応する分岐先アドレスを信号線！０５を介して予
測分岐先アドレスレジスタ（ＴＡＲ）５に送出する。
２に記憶された分岐命令のアドレスの一部に対応する分
岐先アドレスを記憶するメモリであり、信号線１０２を
介して送られてくる命令アドレスレジスタ１からの命令
アドレスの一部により索引され、その命令アドレスの一
部に対応する分岐先アドレスを信号線！０５を介して予
測分岐先アドレスレジスタ（ＴＡＲ）５に送出する。
命令アドレス比較回路４は命令取出しのアドレスと過去
の分岐命令のアドレスとが一致するかどうかを検出する
比較回路であり、信号線１０３を介して送られてくる命
令アドレスレジスタ１がらの命令アドレスの他の部分と
、信号線１０４を介して送られてくる分岐命令アドレス
記憶回路２からの過去の分岐命令のアドレスの一部とを
比較し、その比較結果を信号線１０６を介してアンド回
路１０゜１１に送出する。
の分岐命令のアドレスとが一致するかどうかを検出する
比較回路であり、信号線１０３を介して送られてくる命
令アドレスレジスタ１がらの命令アドレスの他の部分と
、信号線１０４を介して送られてくる分岐命令アドレス
記憶回路２からの過去の分岐命令のアドレスの一部とを
比較し、その比較結果を信号線１０６を介してアンド回
路１０゜１１に送出する。
予Ｊ？Ｊ 分岐先アドレスレジスタ５は命令取出しのア
ドレスと過去の分岐命令のアドレスとが一致した場合に
対応する分岐先アドレスを受取るレジスタであり、信号
線１０９を介して送られてくるアンド回路１１からの検
出信号に応じて、信号線１０５を介して送られてくる分
岐先アドレス記憶回路３からの分岐先アドレスを受取り
、信号線Ｕｔを介してアドレス生成回路に予測分岐先ア
ドレスとして送出する。
ドレスと過去の分岐命令のアドレスとが一致した場合に
対応する分岐先アドレスを受取るレジスタであり、信号
線１０９を介して送られてくるアンド回路１１からの検
出信号に応じて、信号線１０５を介して送られてくる分
岐先アドレス記憶回路３からの分岐先アドレスを受取り
、信号線Ｕｔを介してアドレス生成回路に予測分岐先ア
ドレスとして送出する。
検出モードフラグ（ＴＳＭ）６は命令アドレスレジスタ
１と対応して、命令アドレスレジスタ１に保持された命
令アドレスと分岐命令アドレス記憶回路２に記憶された
過去の分岐命令のアドレスとが一致したときに分岐先ア
ドレスを読出すか否かのモードを保持するフリップフロ
ップであり、信号線１０７を介して送られてくる命令先
取り制御回路（図示せず）からの検出モードを受取り、
その検出モードを信号線１０８を介してノット回路９お
よびアンド回路１１に送出する。
１と対応して、命令アドレスレジスタ１に保持された命
令アドレスと分岐命令アドレス記憶回路２に記憶された
過去の分岐命令のアドレスとが一致したときに分岐先ア
ドレスを読出すか否かのモードを保持するフリップフロ
ップであり、信号線１０７を介して送られてくる命令先
取り制御回路（図示せず）からの検出モードを受取り、
その検出モードを信号線１０８を介してノット回路９お
よびアンド回路１１に送出する。
検出フラグ（ＴＨ）７は命令アドレスレジスタ１に保持
された命令アドレスと一致する分岐命令のアドレスが検
出され、予測分岐先アドレスが予測分岐先アドレスレジ
スタ５に読出されたことを示す予Ｉｌ１分岐先アドレス
読出し情報を保持するフリップフロップであり、信号線
１０９を介して送られてくるアンド回路１１からの予測
分岐先アドレス読出し情報を受取り、該予測分岐先アド
レス読出し情報を信号線１１２を介して命令先取り制御
回路に送出する。
された命令アドレスと一致する分岐命令のアドレスが検
出され、予測分岐先アドレスが予測分岐先アドレスレジ
スタ５に読出されたことを示す予Ｉｌ１分岐先アドレス
読出し情報を保持するフリップフロップであり、信号線
１０９を介して送られてくるアンド回路１１からの予測
分岐先アドレス読出し情報を受取り、該予測分岐先アド
レス読出し情報を信号線１１２を介して命令先取り制御
回路に送出する。
検出フラグ（ＴＨ）８は命令アドレスレジスタ１に保持
された命令アドレスと一致する分岐命令のアドレスが検
出されても、予１１ＦＩ分岐先アドレスが予測分岐先ア
ドレスレジスタ５に読出されなかったことを示す分−命
令アドレス−数情報を保持するフリップフロップであり
、信号線１１０を介して送られてくるアンド回路１０か
らの分岐命令アドレス−数情報を受取り、該分岐命令ア
ドレス一致情報を信号線１１３を介して命令先取り制御
回路に送出する。
された命令アドレスと一致する分岐命令のアドレスが検
出されても、予１１ＦＩ分岐先アドレスが予測分岐先ア
ドレスレジスタ５に読出されなかったことを示す分−命
令アドレス−数情報を保持するフリップフロップであり
、信号線１１０を介して送られてくるアンド回路１０か
らの分岐命令アドレス−数情報を受取り、該分岐命令ア
ドレス一致情報を信号線１１３を介して命令先取り制御
回路に送出する。
ノット回路９は否定の論理を作成する回路であり、信号
線１０８を介して送られてくる検出モー゛ドフラグ６か
らの検出モードの反転値を信号線１１４を介してアンド
回路１０に送出する。
線１０８を介して送られてくる検出モー゛ドフラグ６か
らの検出モードの反転値を信号線１１４を介してアンド
回路１０に送出する。
アンド回路１０は論理積を作成する回路であり、信号線
１０Ｂを介して送られてくる命令アドレス比較回路４か
らの比較結果と、信号線＋１４を介して送られてくるノ
ット回路９からの検出モードの反転値との論理積をとり
、分岐命令アドレス−数情報を信号線１１０を介して検
出フラグ８に送出する。
１０Ｂを介して送られてくる命令アドレス比較回路４か
らの比較結果と、信号線＋１４を介して送られてくるノ
ット回路９からの検出モードの反転値との論理積をとり
、分岐命令アドレス−数情報を信号線１１０を介して検
出フラグ８に送出する。
アンド回路１１は論理積を作成する回路であり、信号線
１０Ｂを介して送られてくる命令アドレス比較回路４か
らの比較結果と、信号線“１０ｇを介して送られてくる
検出モードフラグ６からの検出モードとの論理積をとり
、信号線１０９を介して予測分岐先アドレスレジスタ５
にストローブ信号を送出し、信号線１０９を介して検出
フラグ７に予測分岐先アドレス読出し情報を送出する。
１０Ｂを介して送られてくる命令アドレス比較回路４か
らの比較結果と、信号線“１０ｇを介して送られてくる
検出モードフラグ６からの検出モードとの論理積をとり
、信号線１０９を介して予測分岐先アドレスレジスタ５
にストローブ信号を送出し、信号線１０９を介して検出
フラグ７に予測分岐先アドレス読出し情報を送出する。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
まず、通常の命令取出し時には、命令アドレスレジスタ
１に命令取出しアドレスがセットされるとともに、検出
モードフラグ６に検出モードとして“１ｍがセットされ
る。
１に命令取出しアドレスがセットされるとともに、検出
モードフラグ６に検出モードとして“１ｍがセットされ
る。
この命令アドレスレジスタ１にセットされた命令取出し
アドレスの一部により分岐命令アドレス記憶回路２から
過去の分岐命令のアドレスが読出されると、命令アドレ
スレジスタ１の命令取出しアドレスと分岐命令アドレス
記憶回路２からの過去の分岐命令のアドレスとが命令ア
ドレス比較回路４で比較される。
アドレスの一部により分岐命令アドレス記憶回路２から
過去の分岐命令のアドレスが読出されると、命令アドレ
スレジスタ１の命令取出しアドレスと分岐命令アドレス
記憶回路２からの過去の分岐命令のアドレスとが命令ア
ドレス比較回路４で比較される。
それらのアドレスが一致すると、信号線１０６を介して
命令アドレス比較回路４からアンド回路１０．１１に比
較結果として“１”が出力される。
命令アドレス比較回路４からアンド回路１０．１１に比
較結果として“１”が出力される。
このとき、検出モードフラグ６には１１“がセットされ
ているので、アンド回路１１に“１”が人力され、アン
ド回路１０にノット回路９を介して“０“が入力される
。
ているので、アンド回路１１に“１”が人力され、アン
ド回路１０にノット回路９を介して“０“が入力される
。
よって、アンド回路１０から検出フラグ８には“０”が
出力され、アンド回路１１から予測分岐先アドレスレジ
スタ５および検出フラグ７には°１＠が出力される。
出力され、アンド回路１１から予測分岐先アドレスレジ
スタ５および検出フラグ７には°１＠が出力される。
これにより、予測分岐先アドレスレジスタ５には分岐先
アドレス記憶回路３から読出された分岐先アドレスが保
持される。
アドレス記憶回路３から読出された分岐先アドレスが保
持される。
検出フラグ７に“１”がセットされることにより、予１
１？３分岐先アドレスレジスタ５に保持された分岐先ア
ドレスによって命令の先取りが開始されるが、その予測
方向以外の命令取出しでは命令アドレスレジスタ１に命
令取出しアドレスがセットされるときに検出゛モードフ
ラグ６に検出モードとして“０°がセットされる。
１？３分岐先アドレスレジスタ５に保持された分岐先ア
ドレスによって命令の先取りが開始されるが、その予測
方向以外の命令取出しでは命令アドレスレジスタ１に命
令取出しアドレスがセットされるときに検出゛モードフ
ラグ６に検出モードとして“０°がセットされる。
この場合、上述の処理動作と同様に、命令アドレス比較
回路４で命令アドレスレジスタ１の命令取出しアドレス
と分岐命令ア゛ドレス記憶回路２からの過去の分岐命令
のアドレスとが比較され、それらのアドレスが一致する
と、命令アドレス比較回路４からアンド回路１０．１１
に比較結果として′１”が出力される。
回路４で命令アドレスレジスタ１の命令取出しアドレス
と分岐命令ア゛ドレス記憶回路２からの過去の分岐命令
のアドレスとが比較され、それらのアドレスが一致する
と、命令アドレス比較回路４からアンド回路１０．１１
に比較結果として′１”が出力される。
このとき、検出モードフラグ６には′０１がセットされ
ているので、アンド回路１１に“０”が入力され、アン
ド回路１０にノット回路９を介して′１“が入力される
。
ているので、アンド回路１１に“０”が入力され、アン
ド回路１０にノット回路９を介して′１“が入力される
。
よって、アンド回路１０から検出フラグ８には“１°が
出力され、アンド回路１１から予測分岐先アドレスレジ
スタ５および検出フラグ７には“０°が出力される。
出力され、アンド回路１１から予測分岐先アドレスレジ
スタ５および検出フラグ７には“０°が出力される。
これにより、予測分岐先アドレスレジスタ５に分岐先ア
ドレス記憶回路３から読出された分岐先アドレスが保持
されることはない。
ドレス記憶回路３から読出された分岐先アドレスが保持
されることはない。
この場合には、検出フラグ８にセットされた内容が分岐
の成功または失敗を予測するための情報として使用され
る。
の成功または失敗を予測するための情報として使用され
る。
第２図は本発明の一実施例の動作を示す図である。図に
おいて、（Ａ）〜（Ｃ）は夫々条件分岐命令（ＴＺＥ）
を示しており、■〜■は夫々命令列を示している。
おいて、（Ａ）〜（Ｃ）は夫々条件分岐命令（ＴＺＥ）
を示しており、■〜■は夫々命令列を示している。
通常、分岐ヒストリテーブルを用いて分岐子Δ−１を行
うとき、その子ｎ１される命令列上の分岐命令と分岐先
アドレスとを予測するため、条件分岐命令（Ａ）、（Ｂ
）が分岐ヒストリテーブルにヒツトした場合には命令列
■に対して予測を行う。この場合、条件分岐命令（Ａ）
の分岐失敗側や条件分岐命令（Ｂ）の分岐失敗側に対し
ては予測されない。
うとき、その子ｎ１される命令列上の分岐命令と分岐先
アドレスとを予測するため、条件分岐命令（Ａ）、（Ｂ
）が分岐ヒストリテーブルにヒツトした場合には命令列
■に対して予測を行う。この場合、条件分岐命令（Ａ）
の分岐失敗側や条件分岐命令（Ｂ）の分岐失敗側に対し
ては予測されない。
すなわち、実際に条件分岐命令（Ａ）が実行されたとき
に分岐が失敗すると、条件分岐命令（Ｃ）は予測されて
いないため、命令列■が処理されることになる。
に分岐が失敗すると、条件分岐命令（Ｃ）は予測されて
いないため、命令列■が処理されることになる。
しかしながら、命令列■の命令取出しに対しては検出モ
ードフラグ６に“１°をセットし、それ以外は検出モー
ドフラグ６に“０”をセットする。
ードフラグ６に“１°をセットし、それ以外は検出モー
ドフラグ６に“０”をセットする。
すると、予測分岐先の命令の取出しは行われないが、条
件分岐命令（Ｃ）に対しても尋の命令アドレスが分岐ヒ
ストリテーブルに存在するか否かを検出することができ
る。
件分岐命令（Ｃ）に対しても尋の命令アドレスが分岐ヒ
ストリテーブルに存在するか否かを検出することができ
る。
つまり、その検出結果によりヒツトが示されたときには
条件分岐命令（Ｃ）に対して分岐成功を予測し、ミスヒ
ツトが示されたときには条件分岐命令（Ｃ）に対して分
岐失敗を予測して分岐命令を処理することができる。
条件分岐命令（Ｃ）に対して分岐成功を予測し、ミスヒ
ツトが示されたときには条件分岐命令（Ｃ）に対して分
岐失敗を予測して分岐命令を処理することができる。
このように、分岐先予測のための分岐命令アドレス記憶
回路２および分岐先アドレス記憶回路３からなる分岐ヒ
ストリテーブルへのアクセスに対応して検出モードを設
定し、その検出モードが分岐ヒストリテーブルからの分
岐先アドレスの読出しを示し、命令取出しアドレスが分
岐ヒストリテーブルに存在することが検出されたときに
、該命令取出しアドレスにより分岐ヒストリテーブルか
ら読出された分岐先アドレスで命令の先取りを行い、そ
の検出モードが分岐ヒストリテーブルからの分岐先アド
レスの読出しを示さず、該命令取出しアドレスが分岐ヒ
ストリテーブルに存在することが検出されたときに、該
命令取出しアドレスに一致する分岐命令があることを示
すようにすることによって、分岐ヒストリテーブルの機
能と同時に、分岐命令検出のためのデコードヒストリテ
ーブル同様の能力を持たせることができる。
回路２および分岐先アドレス記憶回路３からなる分岐ヒ
ストリテーブルへのアクセスに対応して検出モードを設
定し、その検出モードが分岐ヒストリテーブルからの分
岐先アドレスの読出しを示し、命令取出しアドレスが分
岐ヒストリテーブルに存在することが検出されたときに
、該命令取出しアドレスにより分岐ヒストリテーブルか
ら読出された分岐先アドレスで命令の先取りを行い、そ
の検出モードが分岐ヒストリテーブルからの分岐先アド
レスの読出しを示さず、該命令取出しアドレスが分岐ヒ
ストリテーブルに存在することが検出されたときに、該
命令取出しアドレスに一致する分岐命令があることを示
すようにすることによって、分岐ヒストリテーブルの機
能と同時に、分岐命令検出のためのデコードヒストリテ
ーブル同様の能力を持たせることができる。
よって、分岐予測失敗側の先取りに関しても、予測分岐
先命令の先取りは行わないが、分岐命令が存在し、かつ
その分岐命令が分岐するという悄報を命令先取り制御回
路に伝達することができるので、命令の予測されえない
先取り方向に対しても予測を行うことができ、効率のよ
い分岐命令ノ制御を行うことができる。
先命令の先取りは行わないが、分岐命令が存在し、かつ
その分岐命令が分岐するという悄報を命令先取り制御回
路に伝達することができるので、命令の予測されえない
先取り方向に対しても予測を行うことができ、効率のよ
い分岐命令ノ制御を行うことができる。
また、検出モードを常に“１”または“０“にしておく
ことにより、上記の回路を分岐ヒストリテーブルまたは
デコードヒストリテーブルのうちどちらか一方の能力だ
けを持たせることも可能である。
ことにより、上記の回路を分岐ヒストリテーブルまたは
デコードヒストリテーブルのうちどちらか一方の能力だ
けを持たせることも可能である。
発明の詳細
な説明したように本発明によれば、検出モードが分岐ヒ
ストリテーブルからの分岐先アドレスの読出しを示し、
命令取出しアドレスが分岐ヒストリテーブルに存在する
ことが検出されたときに、該命令取出しアドレスにより
分岐ヒストリテーブルから読出された分岐先アドレスで
命令の先取りを行い、検出モードが分岐ヒストリテーブ
ルからの分岐先アドレスの読出しを示さず、該命令取出
しアドレスが分岐ヒストリテーブルに存在することが検
出されたときに、該命令取出しアドレスに一致する分岐
命令があることを示すようにすることによって、命令の
予測されえない先取り方向に対しても予測を行うことが
でき、効率のよい分岐命令の制御を行うことができると
いう効果がある。
ストリテーブルからの分岐先アドレスの読出しを示し、
命令取出しアドレスが分岐ヒストリテーブルに存在する
ことが検出されたときに、該命令取出しアドレスにより
分岐ヒストリテーブルから読出された分岐先アドレスで
命令の先取りを行い、検出モードが分岐ヒストリテーブ
ルからの分岐先アドレスの読出しを示さず、該命令取出
しアドレスが分岐ヒストリテーブルに存在することが検
出されたときに、該命令取出しアドレスに一致する分岐
命令があることを示すようにすることによって、命令の
予測されえない先取り方向に対しても予測を行うことが
でき、効率のよい分岐命令の制御を行うことができると
いう効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示す図である。 主要部分の符号の説明 ２・・・・・・分岐命令アドレス記憶回路３・・・・・
・分岐先アドレス記憶回路４・・・・・・命令アドレス
比較回路 ５・・・・・・予測分岐先アドレスレジスタ６・・・・
・・検出モードフラグ ７．８・・・・・・検出フラグ ９・・・・・・ノット回路
２図は本発明の一実施例の動作を示す図である。 主要部分の符号の説明 ２・・・・・・分岐命令アドレス記憶回路３・・・・・
・分岐先アドレス記憶回路４・・・・・・命令アドレス
比較回路 ５・・・・・・予測分岐先アドレスレジスタ６・・・・
・・検出モードフラグ ７．８・・・・・・検出フラグ ９・・・・・・ノット回路
Claims (1)
- （１）分岐命令のアドレスと該分岐命令の分岐先アドレ
スとが各々対応して格納された分岐ヒストリテーブルを
用いて命令の先取りを行うデータ処理装置であって、上
位装置からの命令取出し要求のアドレスが前記分岐ヒス
トリテーブルに存在するか否かを検出する検出手段と、
前記分岐ヒストリテーブルから前記分岐先アドレスを読
出すか否かを示す前記上位装置からの検出モードを保持
する検出モード保持手段と、前記検出手段の検出結果と
前記検出モード保持手段に格納された前記検出モードと
に応じて、該命令取出し要求のアドレスによって前記分
岐ヒストリテーブルから読出された前記分岐先アドレス
で命令の先取りを行うか否かを示す情報を保持する第１
の保持手段と、前記検出手段の検出結果と前記検出モー
ド保持手段に格納された前記検出モードとに応じて、前
記命令取出し要求のアドレスに一致する分岐命令がある
か否かを示す情報を保持する第２の保持手段とを有する
ことを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132321A JP2570859B2 (ja) | 1989-05-25 | 1989-05-25 | データ処理装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132321A JP2570859B2 (ja) | 1989-05-25 | 1989-05-25 | データ処理装置 |
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|---|---|
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| JP2570859B2 JP2570859B2 (ja) | 1997-01-16 |
Family
ID=15078583
Family Applications (1)
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|---|---|---|---|
| JP1132321A Expired - Fee Related JP2570859B2 (ja) | 1989-05-25 | 1989-05-25 | データ処理装置 |
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1989
- 1989-05-25 JP JP1132321A patent/JP2570859B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-24 US US07/527,911 patent/US5317702A/en not_active Expired - Lifetime
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Also Published As
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| US5317702A (en) | 1994-05-31 |
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