JPH04120642A - Ｒａｍ故障検出方式 - Google Patents
Ｒａｍ故障検出方式Info
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- JPH04120642A JPH04120642A JP2240683A JP24068390A JPH04120642A JP H04120642 A JPH04120642 A JP H04120642A JP 2240683 A JP2240683 A JP 2240683A JP 24068390 A JP24068390 A JP 24068390A JP H04120642 A JPH04120642 A JP H04120642A
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- Japan
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- ram
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- control circuit
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- 238000001514 detection method Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000013024 troubleshooting Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭ故障検出方式に関し、特にＲＡＭのＯ固
定または１固定の故障をビット単位に検出するＲＡＭ故
障検出方式に関する。
定または１固定の故障をビット単位に検出するＲＡＭ故
障検出方式に関する。
従来、この種のＲＡＭ故障検出方式は、ＲＡＭに書かれ
ているデータ及びパリティを読み出してパリティチエツ
クを行ない、その結果エラーとなればパリティエラーを
外部装置に報告していた。
ているデータ及びパリティを読み出してパリティチエツ
クを行ない、その結果エラーとなればパリティエラーを
外部装置に報告していた。
上述した従来のＲＡＭ故障検出方式は、ＲＡＭのパリテ
ィチエツクのみとなっているため、エラーがあったこと
は認識できるが、ＲＡＭのどの部分で故障が起きたかを
直ちに認識することができないという欠点がある。
ィチエツクのみとなっているため、エラーがあったこと
は認識できるが、ＲＡＭのどの部分で故障が起きたかを
直ちに認識することができないという欠点がある。
本発明のＲＡＭ故障検出方式は、複数のＲＡＭと、この
ＲＡＭから読み出したデータ及びパリテイビットからエ
ラーを検出するエラー検出回路とを備えるＲＡＭ故障検
出方式において、前記エラー検出回路によるエラー検出
時のエラーアドレスを保持するエラーアドレスレジスタ
と、前記エラー検出回路によってエラーを検出したとき
故障検出の制御を行なう故障検出制御回路と、前記故障
検出制御回路によるエラー検出時に前記ＲＡＭのアドレ
スとして前記エラーアドレスレジスタの出力を選択する
アドレスレジスタと、前記故障検出制御回路により前記
ＲＡＭへの書込みデータとしてＡＬＬ“１”′またはＡ
ＬＬ“′０パデータを選択するデータセレクタと、前記
故障検出制御回路によりＲＡＭライトパルスを送出する
クロック制御回路と、前記エラーアドレスレジスタ、前
記アドレスセレクタ、前記データセレクタ及び前記クロ
ック制御回路によってＡＬＬ ’“１“が書き込まれた
前記ＲＡＭの出力内容を格納する第１のエラーレジスタ
と、ＡＬＬ“０°′が書き込まれた前記ＲＡＭの出力内
容を格納する第２のエラーレジスタと、前記第１．第２
のエラーレジスタから固定故障があったことを検出する
固定故障検出回路とを備えている。
ＲＡＭから読み出したデータ及びパリテイビットからエ
ラーを検出するエラー検出回路とを備えるＲＡＭ故障検
出方式において、前記エラー検出回路によるエラー検出
時のエラーアドレスを保持するエラーアドレスレジスタ
と、前記エラー検出回路によってエラーを検出したとき
故障検出の制御を行なう故障検出制御回路と、前記故障
検出制御回路によるエラー検出時に前記ＲＡＭのアドレ
スとして前記エラーアドレスレジスタの出力を選択する
アドレスレジスタと、前記故障検出制御回路により前記
ＲＡＭへの書込みデータとしてＡＬＬ“１”′またはＡ
ＬＬ“′０パデータを選択するデータセレクタと、前記
故障検出制御回路によりＲＡＭライトパルスを送出する
クロック制御回路と、前記エラーアドレスレジスタ、前
記アドレスセレクタ、前記データセレクタ及び前記クロ
ック制御回路によってＡＬＬ ’“１“が書き込まれた
前記ＲＡＭの出力内容を格納する第１のエラーレジスタ
と、ＡＬＬ“０°′が書き込まれた前記ＲＡＭの出力内
容を格納する第２のエラーレジスタと、前記第１．第２
のエラーレジスタから固定故障があったことを検出する
固定故障検出回路とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明のＲＡＭ故障検出方式の一実施例のブロ
ック図である。
ック図である。
複数のＲＡＭＩＩ、〜１ｎは外部からのアドレス指示と
ＲＡＭライトパルスによって外部からのデータを格納す
る。
ＲＡＭライトパルスによって外部からのデータを格納す
る。
エラー検出回路２はアドレスセレクタ４かう指示される
ＲＡＭＩＩ、〜１ｎのアドレスの内容を読み出した結果
、パリティチエツクによるエラー検出を行なって外部へ
のエラー報告と故障検出制御回路９への報告を行ない、
ＲＡＭ１１．〜１ｎへのＡＬＬ“０” ＡＬＬ“１”書
込み指示がなされる。
ＲＡＭＩＩ、〜１ｎのアドレスの内容を読み出した結果
、パリティチエツクによるエラー検出を行なって外部へ
のエラー報告と故障検出制御回路９への報告を行ない、
ＲＡＭ１１．〜１ｎへのＡＬＬ“０” ＡＬＬ“１”書
込み指示がなされる。
エラーアドレスレジスタ３はエラー検出回路２によりエ
ラーが検出された時のアドレスを格納する。
ラーが検出された時のアドレスを格納する。
アドレスセレクタ４は通常は外部からのアドレスを出力
しており、エラー検出回路２がエラーを検出した時、故
障検出回路９の指示によりエラーアドレスレジスタ３の
内容を出力する。
しており、エラー検出回路２がエラーを検出した時、故
障検出回路９の指示によりエラーアドレスレジスタ３の
内容を出力する。
データセレクタ５は通常は外部からのアドレスを出力し
ており、エラー検出回路２がエラーを検出した時、故障
検出回路９の指示によりＡＬＬ“０”のデータまたはＡ
ＬＬ“１”のデータを出力する。
ており、エラー検出回路２がエラーを検出した時、故障
検出回路９の指示によりＡＬＬ“０”のデータまたはＡ
ＬＬ“１”のデータを出力する。
クロック制御回路６は通常は外部からのＲＡＭライトパ
ルス及びクロックを入力してＲＡＭＩＩ、〜ｉｎに供給
しているが、エラー検出時には故障検出制御回路９の指
示によりデータセレクタ５が出力するＡＬＬ“１″及び
ＡＬＬ“ＯガをＲＡＭ１１．〜１ｎに書き込むためのラ
イトパルスを出力し、またＲＡＭＩＩ、〜１ｎから読み
出されたデータをＯエラーレジスタ７及び１エラーレジ
スタ８に格納するためのクロックを供給する。
ルス及びクロックを入力してＲＡＭＩＩ、〜ｉｎに供給
しているが、エラー検出時には故障検出制御回路９の指
示によりデータセレクタ５が出力するＡＬＬ“１″及び
ＡＬＬ“ＯガをＲＡＭ１１．〜１ｎに書き込むためのラ
イトパルスを出力し、またＲＡＭＩＩ、〜１ｎから読み
出されたデータをＯエラーレジスタ７及び１エラーレジ
スタ８に格納するためのクロックを供給する。
Ｏエラーレジスタ７は故障検出制御回路９からの指示に
よりＲＡＭＩＩ、〜１ｎに書き込まれたＡＬＬ“１”の
内容を格納する。
よりＲＡＭＩＩ、〜１ｎに書き込まれたＡＬＬ“１”の
内容を格納する。
ｌエラーレジスタ８はエラー検出回路３がエラーを検出
した時、ＲＡＭＩ １．〜１ｎに書き込まれたＡＬＬ“
０”１の内容を格納する。
した時、ＲＡＭＩ １．〜１ｎに書き込まれたＡＬＬ“
０”１の内容を格納する。
故障検出制御回路９はエラー検出回路２がエラーを検出
した時、アドレスセレクタ４に対シテはエラーアドレス
レジスタ３のセレクト指示、データセレクタ５に対して
はＡＬＬ“０”、ＡＬＬ“１”のデータセレクト指示、
クロック制御回路６に対してはＲＡＭＩＩ、〜１ｎへの
ライトパルスの供給及びＯエラーレジスタ７．１エラー
レジスタ８へのクロック供給などの制御を行なう。
した時、アドレスセレクタ４に対シテはエラーアドレス
レジスタ３のセレクト指示、データセレクタ５に対して
はＡＬＬ“０”、ＡＬＬ“１”のデータセレクト指示、
クロック制御回路６に対してはＲＡＭＩＩ、〜１ｎへの
ライトパルスの供給及びＯエラーレジスタ７．１エラー
レジスタ８へのクロック供給などの制御を行なう。
固定故障検出回路１０はＯエラーレジスタ７の出力と１
エラーレジスタ８の出力とから固定故障があるか否かを
検出し、固定故障があれば固定故障の報告を行なう。
エラーレジスタ８の出力とから固定故障があるか否かを
検出し、固定故障があれば固定故障の報告を行なう。
続いて本実施例の動作について説明する。
まず、通常はエラー検出回路２からのエラー報告がない
ため、アドレスセレクタ４は外部カラのアドレスを出力
しており、またデータセレクタ５も外部からのデータを
出力している。クロック制御回路６は外部からの書込み
指示によりＲＡＭライドパに４スをＲＡＭＩＩ、〜１ｎ
に供給しており、外部からの書込みデータをアドレスと
書込み指示によりＲＡＭＩＩ、〜１ｎへ書き込むことが
できる。また読出しにおいても、アドレスセレクタ４は
外部からのアドレスをセレクトしてＲＡＭ１１、〜１ｎ
に供給しており、外部からのアドレスでＲＡＭＩＩ、〜
１ｎの内容を読み出して外部に読出しデータを出力する
。
ため、アドレスセレクタ４は外部カラのアドレスを出力
しており、またデータセレクタ５も外部からのデータを
出力している。クロック制御回路６は外部からの書込み
指示によりＲＡＭライドパに４スをＲＡＭＩＩ、〜１ｎ
に供給しており、外部からの書込みデータをアドレスと
書込み指示によりＲＡＭＩＩ、〜１ｎへ書き込むことが
できる。また読出しにおいても、アドレスセレクタ４は
外部からのアドレスをセレクトしてＲＡＭ１１、〜１ｎ
に供給しており、外部からのアドレスでＲＡＭＩＩ、〜
１ｎの内容を読み出して外部に読出しデータを出力する
。
次に、エラー検出時の動作について説明する。
アドレスセレクタ４によって外部アドレスが選択されて
ＲＡＭＩＩ、〜１ｎに供給されると、ＲＡＭＩＩ、〜１
ｎのアドレスされたデータは外部に読出しデータとして
出力される。このときエラー検出回路２によって読出し
データのエラーのチエツクを行なっているが、ここでエ
ラーが検出されると故障検出制御回路９に対してエラー
を報告し、外部に対してもエラー検出回路２はエラー報
告を出力する。また、エラー検出回路２はエラーアドレ
スレジスタ３に対してアドレス格納の指示を出してエラ
ーアドレスレジスタ３にエラーとなったアドレスセレク
タ４の出力のアドレスが格納される。エラーアドレスを
エラーアドレスレジスタ３に格納後、故障検出制御回路
９はアドレスセレクタ４に対してエラーアドレスレジス
タ３の内容の出力指示を出すと共にデータセレクタ５に
対してＡＬＬ“１”′の出力指示を出す。また故障検出
制御回路９はクロック制御回路６に対してＲＡＭＩＩ、
〜１ｎへのＲＡＭライトパルス供給指示を行なうので、
ＲＡＭＩ １．〜１ｎのエラーレジスタ３によるエラー
アドレスにＡＬＬ“１”のデータが書き込まれる。
ＲＡＭＩＩ、〜１ｎに供給されると、ＲＡＭＩＩ、〜１
ｎのアドレスされたデータは外部に読出しデータとして
出力される。このときエラー検出回路２によって読出し
データのエラーのチエツクを行なっているが、ここでエ
ラーが検出されると故障検出制御回路９に対してエラー
を報告し、外部に対してもエラー検出回路２はエラー報
告を出力する。また、エラー検出回路２はエラーアドレ
スレジスタ３に対してアドレス格納の指示を出してエラ
ーアドレスレジスタ３にエラーとなったアドレスセレク
タ４の出力のアドレスが格納される。エラーアドレスを
エラーアドレスレジスタ３に格納後、故障検出制御回路
９はアドレスセレクタ４に対してエラーアドレスレジス
タ３の内容の出力指示を出すと共にデータセレクタ５に
対してＡＬＬ“１”′の出力指示を出す。また故障検出
制御回路９はクロック制御回路６に対してＲＡＭＩＩ、
〜１ｎへのＲＡＭライトパルス供給指示を行なうので、
ＲＡＭＩ １．〜１ｎのエラーレジスタ３によるエラー
アドレスにＡＬＬ“１”のデータが書き込まれる。
次にクロック制御回路６はＯエラーレジスタ７に対して
ＲＡＭＩＩ、〜１ｎからの読出しデータの格納指示を出
し、ＲＡＭＩＩ、〜１ｎは前に書き込んだＡＬＬ“１”
のデータを読み出しているので、０エラーレジスタ７に
はＲＡＭＩＩ、〜１ｎに書き込まれたＡＬＬ“１”のデ
ータを読み出して格納する。その後、故障検出制御回路
９はデータセレクタ５に対してＡＬＬ“０”の出力指示
を出し、またクロック制御回路６に対してＲＡＭ１１．
〜１ｎへのＲＡＭライトパルス供給指示を行なう。これ
により、ＲＡＭＩ １．〜１ｎのエラーアドレスレジス
タ３によりアドレスにＡＬＬ“０”のデータが書き込ま
れる。
ＲＡＭＩＩ、〜１ｎからの読出しデータの格納指示を出
し、ＲＡＭＩＩ、〜１ｎは前に書き込んだＡＬＬ“１”
のデータを読み出しているので、０エラーレジスタ７に
はＲＡＭＩＩ、〜１ｎに書き込まれたＡＬＬ“１”のデ
ータを読み出して格納する。その後、故障検出制御回路
９はデータセレクタ５に対してＡＬＬ“０”の出力指示
を出し、またクロック制御回路６に対してＲＡＭ１１．
〜１ｎへのＲＡＭライトパルス供給指示を行なう。これ
により、ＲＡＭＩ １．〜１ｎのエラーアドレスレジス
タ３によりアドレスにＡＬＬ“０”のデータが書き込ま
れる。
次にクロック制御回路６は１エラーレジスタ８に対して
ＲＡＭＩＩ、〜１ｎからの読出しデータの格納指示を出
し、ＲＡＭ１１．〜１ｎは前に書き込んだＡＬＬ“０”
のデータを読み出しているので、１エラーレジスタ８に
はＲＡＭＩＩ、〜１ｎに書き込まれたＡＬＬ“０”のデ
ータを読み出して格納する。
ＲＡＭＩＩ、〜１ｎからの読出しデータの格納指示を出
し、ＲＡＭ１１．〜１ｎは前に書き込んだＡＬＬ“０”
のデータを読み出しているので、１エラーレジスタ８に
はＲＡＭＩＩ、〜１ｎに書き込まれたＡＬＬ“０”のデ
ータを読み出して格納する。
０エラーレジスタ７と１エラーレジスタ８の出力は固定
故障検出回路１０によって固定故障があるか否かの検出
を行ない、固定故障があれば、その旨を要求元に報告す
る。
故障検出回路１０によって固定故障があるか否かの検出
を行ない、固定故障があれば、その旨を要求元に報告す
る。
ここで、“Ｏ”固定故障のビットがあれば、０エラーレ
ジスタの内容がＡＬＬ“１″ではなく故障のビットが“
０”となっており、また“１”固定故障のビットがあれ
ば、１エラーレジスタ８の内容がＡＬＬ“０”ではなく
故障のビットが“１”となるため、要求元ではエラーア
ドレスレジスタ３とＯエラーレジスタ７及び１エラーレ
ジスタ８の内容を読み出すことで、エラーとなったアド
レスとこのアドレスに対するエラーのビット及び固定故
障の内容を判断することができる。
ジスタの内容がＡＬＬ“１″ではなく故障のビットが“
０”となっており、また“１”固定故障のビットがあれ
ば、１エラーレジスタ８の内容がＡＬＬ“０”ではなく
故障のビットが“１”となるため、要求元ではエラーア
ドレスレジスタ３とＯエラーレジスタ７及び１エラーレ
ジスタ８の内容を読み出すことで、エラーとなったアド
レスとこのアドレスに対するエラーのビット及び固定故
障の内容を判断することができる。
以上説明したように本発明は、エラーの発生したＲＡＭ
に対してエラーとなったアドレスにＡＬＬ“１”に書き
込み、書込み終了後にこれを読み出して０エラーレジス
タに格納し、次に同じアドレスにＡＬＬ“０”を書き込
み、書込み終了後にこれを１エラーレジスタに格納し、
エラーアドレスレジスタと０エラーレジスタ及び１エラ
ーレジスタの内容を読み出すことで、直ちにエラーとな
ったアドレスとこのアドレスに対するエラービット、固
定故障の内容を認識できるようにしたので、ＲＡＭを調
査することなく即座にエラーの発生したＲＡＭを指摘が
でき、エラー発生後の障害処理が迅速に行なえるという
効果を有する。
に対してエラーとなったアドレスにＡＬＬ“１”に書き
込み、書込み終了後にこれを読み出して０エラーレジス
タに格納し、次に同じアドレスにＡＬＬ“０”を書き込
み、書込み終了後にこれを１エラーレジスタに格納し、
エラーアドレスレジスタと０エラーレジスタ及び１エラ
ーレジスタの内容を読み出すことで、直ちにエラーとな
ったアドレスとこのアドレスに対するエラービット、固
定故障の内容を認識できるようにしたので、ＲＡＭを調
査することなく即座にエラーの発生したＲＡＭを指摘が
でき、エラー発生後の障害処理が迅速に行なえるという
効果を有する。
第１図は本発明のＲＡＭ故障検出方式の一実施例を示す
ブロック図である。 １１、〜１ｎ・・・ＲＡＭ、２・・・エラー検出回路、
３・・・エラーアドレスレジスタ、４・・・アドレスセ
レクタ、５・・・データセレクタ、６・・・クロック制
御回路、７・・・０エラーレジスタ、８・・・１エラー
レジスタ、 ９・・・故Ｈ検出制御回路、 ０・・・固定故障検出 回路。
ブロック図である。 １１、〜１ｎ・・・ＲＡＭ、２・・・エラー検出回路、
３・・・エラーアドレスレジスタ、４・・・アドレスセ
レクタ、５・・・データセレクタ、６・・・クロック制
御回路、７・・・０エラーレジスタ、８・・・１エラー
レジスタ、 ９・・・故Ｈ検出制御回路、 ０・・・固定故障検出 回路。
Claims (1)
- 複数のＲＡＭと、このＲＡＭから読み出したデータ及び
パリテイビットからエラーを検出するエラー検出回路と
を備えるＲＡＭ故障検出方式において、前記エラー検出
回路によるエラー検出時のエラーアドレスを保持するエ
ラーアドレスレジスタと、前記エラー検出回路によって
エラーを検出したとき故障検出の制御を行なう故障検出
制御回路と、前記故障検出制御回路によるエラー検出時
に前記ＲＡＭのアドレスとして前記エラーアドレスレジ
スタの出力を選択するアドレスレジスタと、前記故障検
出制御回路により前記ＲＡＭへの書込みデータとしてＡ
ＬＬ“１”またはＡＬＬ“０”データを選択するデータ
セレクタと、前記故障検出制御回路によりＲＡＭライト
パルスを送出するクロック制御回路と、前記エラーアド
レスレジスタ、前記アドレスセレクタ、前記データセレ
クタ及び前記クロック制御回路によってＡＬＬ“１”が
書き込まれた前記ＲＡＭの出力内容を格納する第１のエ
ラーレジスタと、ＡＬＬ“０”が書き込まれた前記ＲＡ
Ｍの出力内容を格納する第２のエラーレジスタと、前記
第１、第２のエラーレジスタから固定故障があったこと
を検出する固定故障検出回路とを備えることを特徴とす
るＲＡＭ故障検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240683A JPH04120642A (ja) | 1990-09-11 | 1990-09-11 | Ｒａｍ故障検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240683A JPH04120642A (ja) | 1990-09-11 | 1990-09-11 | Ｒａｍ故障検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120642A true JPH04120642A (ja) | 1992-04-21 |
Family
ID=17063155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240683A Pending JPH04120642A (ja) | 1990-09-11 | 1990-09-11 | Ｒａｍ故障検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109631A1 (ja) * | 2009-03-26 | 2010-09-30 | 富士通株式会社 | 情報処理装置、情報処理方法及び情報処理プログラム |
| JP2013037631A (ja) * | 2011-08-10 | 2013-02-21 | Nec Computertechno Ltd | 診断装置、診断方法および診断プログラム診断方法 |
-
1990
- 1990-09-11 JP JP2240683A patent/JPH04120642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109631A1 (ja) * | 2009-03-26 | 2010-09-30 | 富士通株式会社 | 情報処理装置、情報処理方法及び情報処理プログラム |
| JP2013037631A (ja) * | 2011-08-10 | 2013-02-21 | Nec Computertechno Ltd | 診断装置、診断方法および診断プログラム診断方法 |
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