JPS61259355A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS61259355A JPS61259355A JP60101757A JP10175785A JPS61259355A JP S61259355 A JPS61259355 A JP S61259355A JP 60101757 A JP60101757 A JP 60101757A JP 10175785 A JP10175785 A JP 10175785A JP S61259355 A JPS61259355 A JP S61259355A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- address
- memory cell
- defective memory
- accessed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は情報処理装置制御下の第１のランダムアクセス
メモリ（ＲＡＭ）をアクセスするシステムにおいて、電
源投入時、該ＲＡＭをテストプログラムに従い不良メモ
リセルをチェックし、該不良メモリセルをとび越えてア
クセスされる変更アドレスを第２のＲＡＭに格納してお
き、システム動作時には該第２のＲＡＭを介してアドレ
ス変更して第１のＲＡＭ ｔ−アクセスするように制御
するものである。
メモリ（ＲＡＭ）をアクセスするシステムにおいて、電
源投入時、該ＲＡＭをテストプログラムに従い不良メモ
リセルをチェックし、該不良メモリセルをとび越えてア
クセスされる変更アドレスを第２のＲＡＭに格納してお
き、システム動作時には該第２のＲＡＭを介してアドレ
ス変更して第１のＲＡＭ ｔ−アクセスするように制御
するものである。
本発明は情報処理装置制御下でアクセスするランダムア
クセスメモリ（ＲＡＭ）の不良メモリセルを事前に除外
してシステム動作を正常に行なうメモリ制御方式に関す
るものである。
クセスメモリ（ＲＡＭ）の不良メモリセルを事前に除外
してシステム動作を正常に行なうメモリ制御方式に関す
るものである。
従来、情報処理装置（ＯＰＵ）からの入力データ。
たとえばファクシミリ受信データをランダムアクセスメ
モリ（ＲＡＭ）よシ成るバッファメモリにアドレスカウ
ンタの歩進に応じデータの格納が行なわれているが、こ
の場合、几ＡＭの不良メモリセルが存在する場合、これ
を検出して除外する方法は採られていない。このバック
アメモリの所定範囲のデータに対してエラーチェックし
訂正することによシ、不良メモリセルもエラーの１要因
として検出できるが、これを確定できないし、また事後
の検出であるから予防的な効果が乏しい。
モリ（ＲＡＭ）よシ成るバッファメモリにアドレスカウ
ンタの歩進に応じデータの格納が行なわれているが、こ
の場合、几ＡＭの不良メモリセルが存在する場合、これ
を検出して除外する方法は採られていない。このバック
アメモリの所定範囲のデータに対してエラーチェックし
訂正することによシ、不良メモリセルもエラーの１要因
として検出できるが、これを確定できないし、また事後
の検出であるから予防的な効果が乏しい。
従来の几ＡＭでは予め不良メモリセルを検出して、これ
を使用しないように制御する方法が行なわれていないか
ら、予防的にシステム動作時のエラーの改善を図ること
ができなかった。
を使用しないように制御する方法が行なわれていないか
ら、予防的にシステム動作時のエラーの改善を図ること
ができなかった。
本発明の目的は、ＲＡＭの不良メモリセルを事前に除外
してシステム動作を正常に行なうようにしたメモリ制御
方式を提供することにある。
してシステム動作を正常に行なうようにしたメモリ制御
方式を提供することにある。
前記目的を達成するため、本発明においては、システム
の電源投入時第１のＲＡＭのテストプログラムに従い不
良メモリセルをチェックする手段を設け、そのチェック
の結果不良メモリセルをとび越えてアクセスされる変更
アドレスを格納する第２のＲＡＭを設け、システム動作
のアクセス時該第２の几ＡＭを介してアドレス変更して
第１のＲＡＭをアクセスするように制御するものである
。
の電源投入時第１のＲＡＭのテストプログラムに従い不
良メモリセルをチェックする手段を設け、そのチェック
の結果不良メモリセルをとび越えてアクセスされる変更
アドレスを格納する第２のＲＡＭを設け、システム動作
のアクセス時該第２の几ＡＭを介してアドレス変更して
第１のＲＡＭをアクセスするように制御するものである
。
上記構成により、第１のＲＡＭ中に不良メモリセルがあ
ると、第２のＲＡＭにはその部分をとび越えて変更され
たアドレスが格納されているから、システム動作時には
この第２のＲＡＭを介して第１のＲＡＭをアクセスする
ことＫよシ、不良メモリセルを除外することができ、そ
の結果エラーを減少できるものである。
ると、第２のＲＡＭにはその部分をとび越えて変更され
たアドレスが格納されているから、システム動作時には
この第２のＲＡＭを介して第１のＲＡＭをアクセスする
ことＫよシ、不良メモリセルを除外することができ、そ
の結果エラーを減少できるものである。
第１図（α＞ 、 （６）は本発明の原理説明図である
。
。
同図（Ｇ）は原理を示す構成説明図であ）、マイクロプ
ロセッサ（ＭＰＵ）１０からのアドレスをアドレスバス
ｔ−介しＲＡＭ（１）１１をアクセスし、データバスを
介しデータをリード／ライトする。この場合、アドレス
をセレクタ（ＳＥＬ）１２にょシミ源投入時のテストプ
ログラムにょシチェックする場合にはＡ側を、システム
動作時にはＲＡＭ（２）１３を通してＢ側を選択する。
ロセッサ（ＭＰＵ）１０からのアドレスをアドレスバス
ｔ−介しＲＡＭ（１）１１をアクセスし、データバスを
介しデータをリード／ライトする。この場合、アドレス
をセレクタ（ＳＥＬ）１２にょシミ源投入時のテストプ
ログラムにょシチェックする場合にはＡ側を、システム
動作時にはＲＡＭ（２）１３を通してＢ側を選択する。
ＲＡＭ（１）１１の各メモリセルをテストプログラムに
よシチェックした結果、ＲＡＭ（２）１６に検出した不
良メモリセルをとび越えてアクセスされる変更アドレス
を格納する。
よシチェックした結果、ＲＡＭ（２）１６に検出した不
良メモリセルをとび越えてアクセスされる変更アドレス
を格納する。
すなわち、電源投入時セレクタ１２のＡ側を選択し、テ
ストグログ２ムデータのアドレスを■の径路でＲＡＭ（
１） １１をアクセスしり−ト／シイトを行なう。その
結果をＭＰＵ １０でチェックし、不良メモリセルがあ
ると、これをとび越えた変更アドレスを几ＡＭ（２）１
３に格納する。
ストグログ２ムデータのアドレスを■の径路でＲＡＭ（
１） １１をアクセスしり−ト／シイトを行なう。その
結果をＭＰＵ １０でチェックし、不良メモリセルがあ
ると、これをとび越えた変更アドレスを几ＡＭ（２）１
３に格納する。
次ニ、システム動作時には、この几ＡＭ（２）１３の変
更アドレスを読出して＠の径路で几ＡＭ（１） １１
ｔアクセスすることにょシ、常に正常なメモリセルのデ
ータのみを読出すことができる。
更アドレスを読出して＠の径路で几ＡＭ（１） １１
ｔアクセスすることにょシ、常に正常なメモリセルのデ
ータのみを読出すことができる。
同図（ｂ）は上述の動作を実例で示したものである。
ＭＰＵ １０から図示するような１６進表示の（ＩＦＦ
Ｆ）Ｈ〜（２００９）ＨのアドレスでＲＡＭ（１）１１
の対応するメモリセルにアクセスした場合、たとえばＸ
印を付した（２０００）Ｈ〜（２００３）Ｈが不良メモ
リセルとすれば、これをとび越えて変更された（２００
４）ａ〜（２００７）ＨがアトＬ／、Ｘ （２０００）
Ｈ〜（２００３）Ｈに対応するように、ＲＡＭ（２）１
３に書込まれ、この変更アドレスを介してＲＡＭ（１）
１１がアクセスされる。
Ｆ）Ｈ〜（２００９）ＨのアドレスでＲＡＭ（１）１１
の対応するメモリセルにアクセスした場合、たとえばＸ
印を付した（２０００）Ｈ〜（２００３）Ｈが不良メモ
リセルとすれば、これをとび越えて変更された（２００
４）ａ〜（２００７）ＨがアトＬ／、Ｘ （２０００）
Ｈ〜（２００３）Ｈに対応するように、ＲＡＭ（２）１
３に書込まれ、この変更アドレスを介してＲＡＭ（１）
１１がアクセスされる。
第２図は本発明の実施例の構成説明図である。
同図は第１図（α）の原理説明図をさらに具体的にした
ものである。本発明の要部となるＲＡＭ（２） １５に
変更アドレスの書込み、読出しを行なうためのバッファ
（ＢＵＦｌ）１４． （ＢＵＦ２）１５が設けられ、そ
れぞれテストプログラム時■信号を、システム動作時■
信号をイネーブル端子ＣＧ）に与えてデータバスの切替
えが行なわれる。
ものである。本発明の要部となるＲＡＭ（２） １５に
変更アドレスの書込み、読出しを行なうためのバッファ
（ＢＵＦｌ）１４． （ＢＵＦ２）１５が設けられ、そ
れぞれテストプログラム時■信号を、システム動作時■
信号をイネーブル端子ＣＧ）に与えてデータバスの切替
えが行なわれる。
さらに、ＲＡＭ（１）１１にはＲ／ｗ端子を有し、ＭＰ
Ｕ１０の馬４ｒ信号■を入力する。セレクタ（ＳＦ！Ｌ
）１２には前述のＡ、 Ｂ入力■、■を切替えるための
Ｓ端子を有し、選択信号■にょシナストプログラム時に
はＡ側を、システム動作時にはＢ側を選択する。
Ｕ１０の馬４ｒ信号■を入力する。セレクタ（ＳＦ！Ｌ
）１２には前述のＡ、 Ｂ入力■、■を切替えるための
Ｓ端子を有し、選択信号■にょシナストプログラム時に
はＡ側を、システム動作時にはＢ側を選択する。
またＲＡＭ（２）１３には馬４ｒ端子を有し、テストプ
ログラム時にはＷ（ライト）、システム動作時にはＲ（
リード）とする６ 上記構成において、まず電源投入時のテストプログラム
の実行の場合には、■Ｗ、■オン、■オフ、■Ａ側にプ
リセットし、ＭＰＵ１０からテストアドレスを８ＥＬ
１２のＡ側を介してＲＡＭ（１）１１をアクセスし、Ｍ
ＰＵ１０で１バイト宛 ＋７−）”／ライトを行ないチ
ェックを行なう。工２−が無ければそのまま進め、エラ
ーがあるとＭＰＵ １０内のエラーカウンタをカウント
するとともに几ＡＭ（１）アドレスカウンタを歩進する
。そしてエラーがなくなるまで歩進し、その時の几ＡＭ
（１１内のメモリセルの変更アドレスをデータバスに読
出し、ＢＵＦ（１）１４を通してＲＡＭ（２） １３に
書込む。
ログラム時にはＷ（ライト）、システム動作時にはＲ（
リード）とする６ 上記構成において、まず電源投入時のテストプログラム
の実行の場合には、■Ｗ、■オン、■オフ、■Ａ側にプ
リセットし、ＭＰＵ１０からテストアドレスを８ＥＬ
１２のＡ側を介してＲＡＭ（１）１１をアクセスし、Ｍ
ＰＵ１０で１バイト宛 ＋７−）”／ライトを行ないチ
ェックを行なう。工２−が無ければそのまま進め、エラ
ーがあるとＭＰＵ １０内のエラーカウンタをカウント
するとともに几ＡＭ（１）アドレスカウンタを歩進する
。そしてエラーがなくなるまで歩進し、その時の几ＡＭ
（１１内のメモリセルの変更アドレスをデータバスに読
出し、ＢＵＦ（１）１４を通してＲＡＭ（２） １３に
書込む。
几ＡＭ（２）１３のアドレスカウンタはエラーのメモリ
セルに対してはカウントされないで、変更アドレスが書
込まれるときカウントされる。従って、第１図（ｂ）の
アドレスとＲＡＭ（２）内の変更アドレスの対応で示す
ように、エラー数だけずれたアドレスに変更される。８
人Ｍ（ＩＨＩに複数群の不良メモリセルが存在すれば全
体では合計メモリセル数だけずれることとなる。
セルに対してはカウントされないで、変更アドレスが書
込まれるときカウントされる。従って、第１図（ｂ）の
アドレスとＲＡＭ（２）内の変更アドレスの対応で示す
ように、エラー数だけずれたアドレスに変更される。８
人Ｍ（ＩＨＩに複数群の不良メモリセルが存在すれば全
体では合計メモリセル数だけずれることとなる。
このようにして作成されたＲＡＭ（２）１３を用いて、
システム動作を行なう。この場合には、■Ｒ９■オフ、
■オン、■Ｂ側にプリセットし、ＭＰＵ１０から入力デ
ータのアドレスを几ＡＭ（２）１３に入力して前述の変
更アドレスを読出し、ＢＵＰ（２）１５を通して５ＥＬ
１２のＢ側に入力する。そしてＲＡＭ（１）１１の対応
する正常なメモリセルに入力データが格納される。この
場合、不良メモリセルは除外されることになる。
システム動作を行なう。この場合には、■Ｒ９■オフ、
■オン、■Ｂ側にプリセットし、ＭＰＵ１０から入力デ
ータのアドレスを几ＡＭ（２）１３に入力して前述の変
更アドレスを読出し、ＢＵＰ（２）１５を通して５ＥＬ
１２のＢ側に入力する。そしてＲＡＭ（１）１１の対応
する正常なメモリセルに入力データが格納される。この
場合、不良メモリセルは除外されることになる。
以上説明したように、本発明によれば、第１のＲＡＭ中
の不良メモリセルがあると、第２のＲＡＭにはその部分
をとび越えて変更されたアドレス。
の不良メモリセルがあると、第２のＲＡＭにはその部分
をとび越えて変更されたアドレス。
すなわちその部分だけずれたアドレスが格納され。
システム動作時にはこのアドレスで第１のＲＡＭをアク
セスするから不良メモリを除外することができ、少なく
とも不良メモリセルによるエラー発生を殆ど皆無とする
ことができる。
セスするから不良メモリを除外することができ、少なく
とも不良メモリセルによるエラー発生を殆ど皆無とする
ことができる。
第１図（α）、 （ｂ）は本発明の原理説明図、第２図
は本発明の実施例の構成説明図であシ、図中、１０はマ
イクロプロセッサ（ＭＰＵ）、１１．１３はランダムア
クセスメモリ（ＲＡＭ）、１２はセレクタ（８ＥＬ）、
１４゜１５はバッファを示す。
は本発明の実施例の構成説明図であシ、図中、１０はマ
イクロプロセッサ（ＭＰＵ）、１１．１３はランダムア
クセスメモリ（ＲＡＭ）、１２はセレクタ（８ＥＬ）、
１４゜１５はバッファを示す。
Claims (1)
- 情報処理装置の制御下に第１のランダムアクセスメモリ
（ＲＡＭ）をアクセスし、リード／ライトにより動作を
行なうシステムにおいて、電源投入時前記ＲＡＭのテス
トプログラムに従い不良メモリセルをチェックする手段
を設け、該チェックの結果不良メモリセルをとび越えて
アクセスされる変更アドレスを格納する第２のＲＡＭを
設け、前記システム動作のアクセス時該第２のＲＡＭを
介してアドレス変更して第１のＲＡＭをアクセスするよ
うに制御することを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101757A JPS61259355A (ja) | 1985-05-14 | 1985-05-14 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101757A JPS61259355A (ja) | 1985-05-14 | 1985-05-14 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259355A true JPS61259355A (ja) | 1986-11-17 |
Family
ID=14309102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60101757A Pending JPS61259355A (ja) | 1985-05-14 | 1985-05-14 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998021639A1 (de) * | 1996-11-09 | 1998-05-22 | Reinhold Wein | Wechselbare, transportable datenträgereinheit für computer |
-
1985
- 1985-05-14 JP JP60101757A patent/JPS61259355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998021639A1 (de) * | 1996-11-09 | 1998-05-22 | Reinhold Wein | Wechselbare, transportable datenträgereinheit für computer |
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