JPS59111551A - 動作記録装置 - Google Patents
動作記録装置Info
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- JPS59111551A JPS59111551A JP57219287A JP21928782A JPS59111551A JP S59111551 A JPS59111551 A JP S59111551A JP 57219287 A JP57219287 A JP 57219287A JP 21928782 A JP21928782 A JP 21928782A JP S59111551 A JPS59111551 A JP S59111551A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子計算機の誤動作の検知と、その原因の解析
を行なうに好適な動作記録装置に関する。
を行なうに好適な動作記録装置に関する。
第１図に計算機において従来性なわれている誤動作の検
知と原因の解析方法の一例を示す０第１図において、１
１はウォッチドッグタイマ、バクティチェック等既存の
誤動作検出機能を一つ又は二つ以上具えた誤動作検出装
置である。今、誤動作が誤動作検出装置１１によって検
出されると、その情報ａは中央制御装置１２に送られる
。中央制御装置１２はこの情報によシ、この時点での計
算機内の各部の状況の一部を記憶するよう記憶装置１３
に命令すを送シ“、併せて外部に誤動作の発生を知らせ
る。記憶される情報は誤動作の内容によって異なるが、
誤動作が検出された時点での命令の実行アドレス、入出
力信号、誤動作の回数等であるのが普通である。原因の
究明は、これらの記憶内容を解析して行なわれるが、極
くまれに起る誤動作、幾つかの原因が接合した誤動作等
で誤動作に至る経緯の記録が必要な場合は、極めて難し
い問題となる。
知と原因の解析方法の一例を示す０第１図において、１
１はウォッチドッグタイマ、バクティチェック等既存の
誤動作検出機能を一つ又は二つ以上具えた誤動作検出装
置である。今、誤動作が誤動作検出装置１１によって検
出されると、その情報ａは中央制御装置１２に送られる
。中央制御装置１２はこの情報によシ、この時点での計
算機内の各部の状況の一部を記憶するよう記憶装置１３
に命令すを送シ“、併せて外部に誤動作の発生を知らせ
る。記憶される情報は誤動作の内容によって異なるが、
誤動作が検出された時点での命令の実行アドレス、入出
力信号、誤動作の回数等であるのが普通である。原因の
究明は、これらの記憶内容を解析して行なわれるが、極
くまれに起る誤動作、幾つかの原因が接合した誤動作等
で誤動作に至る経緯の記録が必要な場合は、極めて難し
い問題となる。
これを解決するためには、入出力信号、アドレス、その
他必要表情報を全て時系列的に記憶させる記憶装置を設
ければよいが、そうすると、膨大な記憶容構を有する記
憶装置が必要となシ現実的でない。
他必要表情報を全て時系列的に記憶させる記憶装置を設
ければよいが、そうすると、膨大な記憶容構を有する記
憶装置が必要となシ現実的でない。
本発明は前述の問題を解消し、限られた記憶装置の中で
プログラムの動作経過を記憶し、また本発明による動作
記録装置単独で、あるいはウォッチドッグ、パリティチ
ェック等既存の誤動作検出装置と併用して計算機内に生
じた誤動作を検出し、外部に知らせると共に故障原因の
解析をよシ容易にする動作記録装置を提供することを目
的とする。
プログラムの動作経過を記憶し、また本発明による動作
記録装置単独で、あるいはウォッチドッグ、パリティチ
ェック等既存の誤動作検出装置と併用して計算機内に生
じた誤動作を検出し、外部に知らせると共に故障原因の
解析をよシ容易にする動作記録装置を提供することを目
的とする。
このため、本発明はプログラム実行、時のアドレスをエ
ンドレスメモリにサイクリックに書き込む一万、予めプ
ログラムの分岐点と分岐先アドレスおよび割込みレベル
毎の分岐先アドレスを補助記憶装置に記憶しておき、こ
れをチェックバタンとじそプログラム実行時の実際の分
岐点および分岐先アドレスと比較することにより、誤動
作検知を行ない、不一致の場合は上記エンドレスメモリ
への１き込みを停止してそれまでの内容を取り出すこと
により、誤動作原因の解析を容易にしたことを特徴とす
る。
ンドレスメモリにサイクリックに書き込む一万、予めプ
ログラムの分岐点と分岐先アドレスおよび割込みレベル
毎の分岐先アドレスを補助記憶装置に記憶しておき、こ
れをチェックバタンとじそプログラム実行時の実際の分
岐点および分岐先アドレスと比較することにより、誤動
作検知を行ない、不一致の場合は上記エンドレスメモリ
への１き込みを停止してそれまでの内容を取り出すこと
により、誤動作原因の解析を容易にしたことを特徴とす
る。
第２図に本発明による動作記憶装置の一実施例の構成図
を示す。計算機は通常、現在実行中の命令のアドレスと
、次に実行する命令のアドレスのそれぞれを記憶する二
つのレジスタを有する。第２図において、比較器２１は
この現在実行中の命令のアドレスレジスタの出力Ｃと、
次に実行する命令のアドレスレジスタの出力ｄの値を比
較し、その差が予め比較器内に定められた値を越えると
記憶信号ｅを主記憶装置２２に与える。
を示す。計算機は通常、現在実行中の命令のアドレスと
、次に実行する命令のアドレスのそれぞれを記憶する二
つのレジスタを有する。第２図において、比較器２１は
この現在実行中の命令のアドレスレジスタの出力Ｃと、
次に実行する命令のアドレスレジスタの出力ｄの値を比
較し、その差が予め比較器内に定められた値を越えると
記憶信号ｅを主記憶装置２２に与える。
主記憶装置２２は現在実行中の命令のアドレス信号Ｃと
次に実行する命令のアドレス信号ｄのそれぞれを同時に
、その記憶領域の先頭アドレスから順次記憶し、記憶領
域が満杯になると再び先頭アドレスに戻シ、新なアドレ
ス信号を記憶するエンドレスメモリである。この主記憶
装置２２の記憶内容ｆは補助記憶装置２３と選択器２４
に与えられる。
次に実行する命令のアドレス信号ｄのそれぞれを同時に
、その記憶領域の先頭アドレスから順次記憶し、記憶領
域が満杯になると再び先頭アドレスに戻シ、新なアドレ
ス信号を記憶するエンドレスメモリである。この主記憶
装置２２の記憶内容ｆは補助記憶装置２３と選択器２４
に与えられる。
補助記憶装置２３は外部よシの記憶命令９にょｐ１主記
憶装置２２の記憶内容ｆを、その記憶領域の先頭アドレ
スから順次記憶することができ、その内容ｈ１は出力と
して比較器２５に与えられる。また、補助記憶装置２３
は外部からの設定信号ｌにより、任意のガータを記憶領
域の別のエリアに記憶することができ、その内容ｈ２も
比較器２５に与えられるが、これは外部より割込発生信
号ｊが入った時に限シ、通常は前述の記憶内容ｈ１のみ
が比較器２５に入る。
憶装置２２の記憶内容ｆを、その記憶領域の先頭アドレ
スから順次記憶することができ、その内容ｈ１は出力と
して比較器２５に与えられる。また、補助記憶装置２３
は外部からの設定信号ｌにより、任意のガータを記憶領
域の別のエリアに記憶することができ、その内容ｈ２も
比較器２５に与えられるが、これは外部より割込発生信
号ｊが入った時に限シ、通常は前述の記憶内容ｈ１のみ
が比較器２５に入る。
選択器２４は割込発生信号ｊが来た場合のみ主記憶装置
２２の記憶内容ｆの中から、プログラムの分岐先アドレ
スのみ全選んで比較器２５に与えるだめのもので、通常
は記憶内容ｆをそのまま比（５） 較器２５に与えている。
２２の記憶内容ｆの中から、プログラムの分岐先アドレ
スのみ全選んで比較器２５に与えるだめのもので、通常
は記憶内容ｆをそのまま比（５） 較器２５に与えている。
比較器２５は選択器２４の出力にと、補助記憶装置２３
の記憶内容ｈ１又はｈ２を比較し、その結果が不一致で
あれば、記憶停止信号ｔを出し、主記憶装置２２の動作
を停止させる。
の記憶内容ｈ１又はｈ２を比較し、その結果が不一致で
あれば、記憶停止信号ｔを出し、主記憶装置２２の動作
を停止させる。
本実施例の動作記憶装置は、「教示」と「記録」の二つ
の動作モードを有するが、制御装置２６は外部にて定め
られたモード選択信号ｍによシ、「記録」モードが選ば
れた場合、記憶信号ｅより一拍遅れた読出し信号ｎ及び
読出すべきアドレス、信号０１と０２を発し、主記憶装
置２２と補助記憶装置２３の記憶領域内における互いに
対応するアドレス上の記憶内容が同時に読出され、比較
器２５に送られるように制御する。外部信号ｐは本装置
以外のウォッチドッグタイマやパリティチェック等、他
の誤動作検出装置からの主記憶装盆停止信号であシ、本
装置とこれら誤動作検出装置とを併用させるためのもの
である。
の動作モードを有するが、制御装置２６は外部にて定め
られたモード選択信号ｍによシ、「記録」モードが選ば
れた場合、記憶信号ｅより一拍遅れた読出し信号ｎ及び
読出すべきアドレス、信号０１と０２を発し、主記憶装
置２２と補助記憶装置２３の記憶領域内における互いに
対応するアドレス上の記憶内容が同時に読出され、比較
器２５に送られるように制御する。外部信号ｐは本装置
以外のウォッチドッグタイマやパリティチェック等、他
の誤動作検出装置からの主記憶装盆停止信号であシ、本
装置とこれら誤動作検出装置とを併用させるためのもの
である。
以上の構成で、通常、計算機の命令の実行順序は、分岐
命令が存在しないＩＳＵ Ｄ、プログラムの先（６） 頭アドレスから順次歩進して行表われる。従って、実行
中の命令のアドレスと、次に行なわれる命令のアドレス
との差は、命令の長さによって必要となるアドレスの差
によるバラツキの範囲内で一定である。従って、このバ
ラツキの最大値を基準値として比較器２１内に設置して
おけば、プログラムが歩進して実行されている限り比較
器２１の出力、記憶信号ｅは出力されない。逆に、分岐
命令が行なわれる場合は、実行中の命令のアドレスと、
次に行なわれる命令のアドレスとの差が基準値を越え、
記憶信９３ｅが発生し、この時の分岐点と分岐先の二つ
のアドレスが主記憶装置２２に同時に記憶される。
命令が存在しないＩＳＵ Ｄ、プログラムの先（６） 頭アドレスから順次歩進して行表われる。従って、実行
中の命令のアドレスと、次に行なわれる命令のアドレス
との差は、命令の長さによって必要となるアドレスの差
によるバラツキの範囲内で一定である。従って、このバ
ラツキの最大値を基準値として比較器２１内に設置して
おけば、プログラムが歩進して実行されている限り比較
器２１の出力、記憶信号ｅは出力されない。逆に、分岐
命令が行なわれる場合は、実行中の命令のアドレスと、
次に行なわれる命令のアドレスとの差が基準値を越え、
記憶信９３ｅが発生し、この時の分岐点と分岐先の二つ
のアドレスが主記憶装置２２に同時に記憶される。
即ち、この動作記録装置においては、分岐命令が行なわ
れた場合のみ、その分岐先アドレスを分岐命令の実行順
に主記憶装置２２内に記録することができる。
れた場合のみ、その分岐先アドレスを分岐命令の実行順
に主記憶装置２２内に記録することができる。
今モード選択信号ｍを「教示」とし、プログラムを先頭
アドレスから一掃引だけ正常動作させ、この時の主記憶
装置の記憶内容を記憶命令ｇによシ補助記憶装置２３に
移せば、動作記録装置はプログラムの正常な運転バタン
？：記録したことになる。
アドレスから一掃引だけ正常動作させ、この時の主記憶
装置の記憶内容を記憶命令ｇによシ補助記憶装置２３に
移せば、動作記録装置はプログラムの正常な運転バタン
？：記録したことになる。
次に、モード選択信号ｍを「記録」に切換え、プログラ
ムを通常の連続運転状態におくと、分岐命令の実行によ
シ牢記邑装置２２に分岐点と分岐先アドレスが記憶され
た直後、制御装置ｊｉ ２６から主記憶装置２２と補助
記憶装置２３に対し、読出し命令ｎが出力され、読出さ
れた内容ｆとｈｌは比較器２５に与えられる。
ムを通常の連続運転状態におくと、分岐命令の実行によ
シ牢記邑装置２２に分岐点と分岐先アドレスが記憶され
た直後、制御装置ｊｉ ２６から主記憶装置２２と補助
記憶装置２３に対し、読出し命令ｎが出力され、読出さ
れた内容ｆとｈｌは比較器２５に与えられる。
もし、比較の結果に差がなければ主記憶装置２２は何事
もなく、次の分岐命令において再び前述の動作を繰返す
が、もし、比較結果が不一致、即ち、プログラムの実行
が異常であれは、比較器２５は記憶停止信号ｔを発し、
主記憶装置のＭｅ憶を停止させる。これによって、プロ
グラムの実行に異常が生じた時点以前の計ｑ９機の動作
履歴が主記憶装置内に記録されたことになる。
もなく、次の分岐命令において再び前述の動作を繰返す
が、もし、比較結果が不一致、即ち、プログラムの実行
が異常であれは、比較器２５は記憶停止信号ｔを発し、
主記憶装置のＭｅ憶を停止させる。これによって、プロ
グラムの実行に異常が生じた時点以前の計ｑ９機の動作
履歴が主記憶装置内に記録されたことになる。
この場合、必要ならば記憶停止信号ｔに遅延回路を設け
ることによシ、異常発生の前後の動作を記憶することも
できる。計算機の誤動作、特に暴走といわれる現象の解
明に当っては、プログラムのどの時点から実行が正常な
経路を外れるに至ったか、その経緯を知ることが最も重
要な決め手であシ、主記憶装置２２の内容を読出し、そ
の経緯を明確にできることによシ、装置は計Ｘ機の誤動
作をウォッチドッグタイマ等よシ早く検出し、同時に原
因の究明を容易にすることができる。
ることによシ、異常発生の前後の動作を記憶することも
できる。計算機の誤動作、特に暴走といわれる現象の解
明に当っては、プログラムのどの時点から実行が正常な
経路を外れるに至ったか、その経緯を知ることが最も重
要な決め手であシ、主記憶装置２２の内容を読出し、そ
の経緯を明確にできることによシ、装置は計Ｘ機の誤動
作をウォッチドッグタイマ等よシ早く検出し、同時に原
因の究明を容易にすることができる。
以上はプログラムに割込みに分岐が存在しないことを前
提とした説明であるが、割込による分岐の場合は分岐点
は不確定な要素であシ、上述のしくみでは割込みのたび
に記憶停止信号ｔが発生することになる。そこで、本装
置においては、以下の如き処理を行なうことによシ、割
込時における誤動作検出を行なっている。
提とした説明であるが、割込による分岐の場合は分岐点
は不確定な要素であシ、上述のしくみでは割込みのたび
に記憶停止信号ｔが発生することになる。そこで、本装
置においては、以下の如き処理を行なうことによシ、割
込時における誤動作検出を行なっている。
即ち、通常、計算機は幾つかの割込みレベルを持ち、各
レベル毎に分岐先のアドレスを割込みレジスタに登録し
である。これと同一の内容を予め補助記憶装置２３の一
部に外部からの設定信号ｉによｐ記憶させておく。割込
みが発生すると、割（９） 込み発生信号ｊが制御装置２６１選択器２４に与えられ
る。これによシ、制御装置２６は補助記憶装置２３への
アドレス指令信号０２の内容を、割込みのレベルに応じ
た補助記憶装置内のアドレスに切換える。これによシ、
補助記憶装置２３の出力は割込みのレベルによって足め
られた分岐先のアドレスを示すｈ２になる。
レベル毎に分岐先のアドレスを割込みレジスタに登録し
である。これと同一の内容を予め補助記憶装置２３の一
部に外部からの設定信号ｉによｐ記憶させておく。割込
みが発生すると、割（９） 込み発生信号ｊが制御装置２６１選択器２４に与えられ
る。これによシ、制御装置２６は補助記憶装置２３への
アドレス指令信号０２の内容を、割込みのレベルに応じ
た補助記憶装置内のアドレスに切換える。これによシ、
補助記憶装置２３の出力は割込みのレベルによって足め
られた分岐先のアドレスを示すｈ２になる。
一万＼選択器２４は割込発生信号ｊによシ、主記憶装置
２２の記憶内容ｆよシ分岐先アトＶスのみを選んで出力
にとして比較器２５に送る。比較器２５はこの二つを比
較し、不一致の場合、記憶停止信号ｔを発生させる。
２２の記憶内容ｆよシ分岐先アトＶスのみを選んで出力
にとして比較器２５に送る。比較器２５はこの二つを比
較し、不一致の場合、記憶停止信号ｔを発生させる。
このようにして、割込みによる分岐の場合は、予め割込
みのレベルによって定められた分岐先へ正常に分岐した
かどうかによって誤動Ｆをチェックすることができる。
みのレベルによって定められた分岐先へ正常に分岐した
かどうかによって誤動Ｆをチェックすることができる。
以上のように本発明によれば、計算機の暴走はよシ迅速
に検出され、その前後のプログラムの実行状態は記録さ
れ、原因の解明を容易にすること（１０） ができる。
に検出され、その前後のプログラムの実行状態は記録さ
れ、原因の解明を容易にすること（１０） ができる。
第１図は従来性なわれている計算機の誤動作の検出と記
録の概要説明図、第２図は本発明の一実施例を示す動作
記録装置の概要図である。 １１・・・誤動作検出装置、１２・・・中央制御装置、
１３・・・記憶装置、２１．２５・・・比較器、２２・
・・主記憶装置、２３・・・補助記憶装置、２４・・・
選択器、２６・・・制御装置。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか
１名） 第１図
録の概要説明図、第２図は本発明の一実施例を示す動作
記録装置の概要図である。 １１・・・誤動作検出装置、１２・・・中央制御装置、
１３・・・記憶装置、２１．２５・・・比較器、２２・
・・主記憶装置、２３・・・補助記憶装置、２４・・・
選択器、２６・・・制御装置。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか
１名） 第１図
Claims (1)
- 予め、プログラム実行上の全ての分岐点と分岐先アドレ
スおよび割込みレベル毎の分岐先アドレスを記憶する補
助記憶装置と、現在実行中のアドレスと次に実行するア
ドレスの差が一定値以下か否かを調べることにより、分
岐命令の実行を検知する第１比較手段と、プログラム実
行中のアドレスを一定の記憶領域に順次エンドレスに書
き込むことによシ記憶する主記憶装置と、前記第１比較
手段にて検知される分岐命令、あるいは、外部よ多入力
される割込命令のレベルに応じて前記補助記憶装置から
読み出される少なくとも分岐先アドレスと、前記主記憶
装置を介して取シ出される分岐先アドレスを比較して不
一致のとき前記主記憶装置へのアドレスの書き込みを停
止させる第２比較手段とを備えて成ることを％徴とする
動作記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219287A JPS59111551A (ja) | 1982-12-16 | 1982-12-16 | 動作記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219287A JPS59111551A (ja) | 1982-12-16 | 1982-12-16 | 動作記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111551A true JPS59111551A (ja) | 1984-06-27 |
Family
ID=16733134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219287A Pending JPS59111551A (ja) | 1982-12-16 | 1982-12-16 | 動作記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250209A (ja) * | 1992-03-10 | 1993-09-28 | Nec Corp | マイクロコンピュータの誤動作防止回路 |
-
1982
- 1982-12-16 JP JP57219287A patent/JPS59111551A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250209A (ja) * | 1992-03-10 | 1993-09-28 | Nec Corp | マイクロコンピュータの誤動作防止回路 |
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