JPS60118932A - 命令再先取り制御方式 - Google Patents
命令再先取り制御方式Info
- Publication number
- JPS60118932A JPS60118932A JP58226042A JP22604283A JPS60118932A JP S60118932 A JPS60118932 A JP S60118932A JP 58226042 A JP58226042 A JP 58226042A JP 22604283 A JP22604283 A JP 22604283A JP S60118932 A JPS60118932 A JP S60118932A
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- Japan
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- instruction
- register
- data
- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶部への書込みが行われたときに、次命令
フェッチ・アドレスと書込みアドレスとの差が所定の範
囲に存在するか否かを検出し、存在する場合には命令先
取りバッファの内容を無効とし、命令の再先取りを行う
命令再先取り制御方式の改良に関するものである。
フェッチ・アドレスと書込みアドレスとの差が所定の範
囲に存在するか否かを検出し、存在する場合には命令先
取りバッファの内容を無効とし、命令の再先取りを行う
命令再先取り制御方式の改良に関するものである。
第１図ないし第４図は従来技術を説明するものであって
、第１図は命令先取りバッファの構成の１例を示す図、
第２図は命令列の１例を示す図、第３図は命令先取りバ
ッファの動作概要を示すタイムチャート、第４図は命令
再先取り制御方式の従来例２示す図である。
、第１図は命令先取りバッファの構成の１例を示す図、
第２図は命令列の１例を示す図、第３図は命令先取りバ
ッファの動作概要を示すタイムチャート、第４図は命令
再先取り制御方式の従来例２示す図である。
第１図において、ｌは記憶部、２は命令先取りバッファ
、３は命令レジスタ、４はデコーダ、人ないしＤは命令
バッファをそれぞれ示している。
、３は命令レジスタ、４はデコーダ、人ないしＤは命令
バッファをそれぞれ示している。
命令先取りバッファ２は、４個の命令バッファ人ないし
Ｄを有しており、４個の命令のバッファリングが可能で
ある。１回の記憶部アクセスで２命令の読出しが可能で
ある。ＡとＢ、又はＣとＤのいずれかの命令バッファ対
が空になると、記憶部ｌに対してプリフェッチ要求を上
げ、記憶部読出しす・イクルに入って命令のバッファリ
ングを行う・一方、命令の実行は、プリンエッチの記憶
部読出しサイクルと並行して行われる。命令レジスタ３
は実行中の命令を保持するものであり、デコーダ４は命
令をデコードするものである。
Ｄを有しており、４個の命令のバッファリングが可能で
ある。１回の記憶部アクセスで２命令の読出しが可能で
ある。ＡとＢ、又はＣとＤのいずれかの命令バッファ対
が空になると、記憶部ｌに対してプリフェッチ要求を上
げ、記憶部読出しす・イクルに入って命令のバッファリ
ングを行う・一方、命令の実行は、プリンエッチの記憶
部読出しサイクルと並行して行われる。命令レジスタ３
は実行中の命令を保持するものであり、デコーダ４は命
令をデコードするものである。
いま、第２図のような命令列があったとする。
第３図はこのような命令列があった場合の命令先取りバ
ッファの動作馨示すものである。先ず、命令ｌ、２が記
憶部１から読出されて命令バッファＡ、Ｂに格納され、
命令１が実行される。次に命令３．４が記憶部ｌから読
出されて命令バッファＣ％Ｄに格納される。命令１の実
行が終了した後、命令２．３．４が順番に実行される。
ッファの動作馨示すものである。先ず、命令ｌ、２が記
憶部１から読出されて命令バッファＡ、Ｂに格納され、
命令１が実行される。次に命令３．４が記憶部ｌから読
出されて命令バッファＣ％Ｄに格納される。命令１の実
行が終了した後、命令２．３．４が順番に実行される。
命令バッファＡ、Ｂが空きになると命令５．６が記憶部
１から読出されて命令バッファＡ、Ｈに格納される。
１から読出されて命令バッファＡ、Ｈに格納される。
命令４がＢＲＡＮＣＩ（命令であり、分岐先の命令が命
令７であり、分岐すべきものであったとすると、命令７
．８が記憶部ｌから読出されて命令バッファＡ、Ｈに格
納され、命令７が実行される。
令７であり、分岐すべきものであったとすると、命令７
．８が記憶部ｌから読出されて命令バッファＡ、Ｈに格
納され、命令７が実行される。
命令には、記憶部の読出し命令、記憶部への書込み命令
もあり、また、記憶部へのアクセスとしてはＩｌｏから
のサイクル・スチール動作もあるが、記憶部への書込み
の場合、書込みアドレスに対応する読出しデータが既に
命令先取りバッファ２内に読出されている場合がある。
もあり、また、記憶部へのアクセスとしてはＩｌｏから
のサイクル・スチール動作もあるが、記憶部への書込み
の場合、書込みアドレスに対応する読出しデータが既に
命令先取りバッファ２内に読出されている場合がある。
このような場合、書き替えられる前の命令の実行を防止
するため、命令先取りバッファ２の内容を無効とし、記
憶部への書込みサイクルの終了ン待って再び命令のブリ
フェッチを行う必要がある。第４図は従来の命令再先取
り制御方式の１例χ示すブロック図である。第４図にお
いて、５は書込みデータ・ｌ／レジスタ６は記憶アドレ
ス・レジスタ、７は上記憶アレイ、８は作業レジスタ、
９は汎用レジスタ、１０はフェッチ・アドレス中レジス
タ、１１は演算装置、Ｉ２ないし１４はセレクタ、１５
は結果レジスタ、１６は工１０インタフェース、１７は
システム俸バス、１Ｂは加算器、１９は比較器、２０は
命令制御部、２１は演算処理部、２２はチェック部、Ｏ
Ｐはオペランドをそれぞれ示す。第１図と同一符号は同
一物を示している。
するため、命令先取りバッファ２の内容を無効とし、記
憶部への書込みサイクルの終了ン待って再び命令のブリ
フェッチを行う必要がある。第４図は従来の命令再先取
り制御方式の１例χ示すブロック図である。第４図にお
いて、５は書込みデータ・ｌ／レジスタ６は記憶アドレ
ス・レジスタ、７は上記憶アレイ、８は作業レジスタ、
９は汎用レジスタ、１０はフェッチ・アドレス中レジス
タ、１１は演算装置、Ｉ２ないし１４はセレクタ、１５
は結果レジスタ、１６は工１０インタフェース、１７は
システム俸バス、１Ｂは加算器、１９は比較器、２０は
命令制御部、２１は演算処理部、２２はチェック部、Ｏ
Ｐはオペランドをそれぞれ示す。第１図と同一符号は同
一物を示している。
書込みデータ・レジスタ５は書込みデータＺ保持づ−る
ものであり、記憶アドレス−レジスタ６は主記憶アレイ
７をアクセスするためのアドレスを保持するものである
。フェッチ−アドレス書レジスタ１０は、次ブリフェッ
チ・アドレスを保持するものである。演算装置１１は、
アドレス計算やデータの演算を行うものである。結果レ
ジスタ１５は、演算結果やＩｌｏからのデータを保持す
るものである。システム・パス１７は、工１０インタフ
ェース１６およびコレクタ１４を介して結果レジスタ１
５に接続されている。７ＩＩ］算器２２は、記憶アドレ
ス・レジスタ６の内容と数値Ｎとを加算するものである
。Ｎは、命令バッファ数×１命令長を示す。比較器１９
は、Ｏ＜ＦＡＲ＜ＳＡＲ＋Ｎか否かを調べるものである
。命令制御部２０は符号２１よいし４０部分を含み、演
算処理部２１は符号８ないし１５の部分を含み、チェッ
ク部２２は符号１８および１９の部分を含んでいる。チ
ェック部２２は、記憶部ｌにデータを書込むときに動作
状態となる。
ものであり、記憶アドレス−レジスタ６は主記憶アレイ
７をアクセスするためのアドレスを保持するものである
。フェッチ−アドレス書レジスタ１０は、次ブリフェッ
チ・アドレスを保持するものである。演算装置１１は、
アドレス計算やデータの演算を行うものである。結果レ
ジスタ１５は、演算結果やＩｌｏからのデータを保持す
るものである。システム・パス１７は、工１０インタフ
ェース１６およびコレクタ１４を介して結果レジスタ１
５に接続されている。７ＩＩ］算器２２は、記憶アドレ
ス・レジスタ６の内容と数値Ｎとを加算するものである
。Ｎは、命令バッファ数×１命令長を示す。比較器１９
は、Ｏ＜ＦＡＲ＜ＳＡＲ＋Ｎか否かを調べるものである
。命令制御部２０は符号２１よいし４０部分を含み、演
算処理部２１は符号８ないし１５の部分を含み、チェッ
ク部２２は符号１８および１９の部分を含んでいる。チ
ェック部２２は、記憶部ｌにデータを書込むときに動作
状態となる。
第４図において、データの書込みを行うとき、チェック
部２２を用いてフェッチ・アドレス・レジスタ１０の内
容が ０＜ＦＡＲ＜ＳＡＲ＋Ｎ なる範囲にあるか否かを調べ、条件を満足しているとき
には、チェック部２２は、命令制御部２０なこ対して命
令の再先取りを指令する。この指令ア受取ると、命令制
御部２０は、命令先取りバッファ２の命令を無効とし、
命令の再先取りを行う。
部２２を用いてフェッチ・アドレス・レジスタ１０の内
容が ０＜ＦＡＲ＜ＳＡＲ＋Ｎ なる範囲にあるか否かを調べ、条件を満足しているとき
には、チェック部２２は、命令制御部２０なこ対して命
令の再先取りを指令する。この指令ア受取ると、命令制
御部２０は、命令先取りバッファ２の命令を無効とし、
命令の再先取りを行う。
第４図のような従来の命令再先取り制御方式は、加算器
１８および比較器１９より成るチェック部２２を必蚕と
するため、ハードウェア量が増茄すろという欠点を有し
ている。
１８および比較器１９より成るチェック部２２を必蚕と
するため、ハードウェア量が増茄すろという欠点を有し
ている。
本発明は、上記の欠点を除去するものであって。
専用のハードウェアを用いることな（書込みアドレスと
次命令フェッチ・アドレスとの比較を行い得るようにし
た命令再先取り制御方式を提供することを目的としてい
る。
次命令フェッチ・アドレスとの比較を行い得るようにし
た命令再先取り制御方式を提供することを目的としてい
る。
そしてそのため、本発明の命令再先取り制御方式は、命
令先取り機構と、命令先取りのための命令先取りバッフ
ァと乞有し、記憶部に格納されている命令を上記命令先
取り機構により命令の実行と並行して上記命令先取りバ
ッファに予め読出すと共に、上記記憶部への書込み動作
が行われるとき書込みアドレスに対応するデータが既に
上記命令先取りバッファの中に存在するか否かの検出を
行うように構成されたデータ処理装置において、上記書
込みアドレスに対応するデータが既に上記命令先取りバ
ッファの中に存在するか否かの検出を、演算処理部から
上記記憶部への書込みアドレスおよび書込みデータの転
送シーケンス中に上記演算処理部にて行い、書込アドレ
スに対応するデータが上記命令先取りバッファの中に存
在することが検出された場合には上記命令先取りバッフ
ァのデータを無効として再び命令先取りに入ることＺ特
徴とするものである。
令先取り機構と、命令先取りのための命令先取りバッフ
ァと乞有し、記憶部に格納されている命令を上記命令先
取り機構により命令の実行と並行して上記命令先取りバ
ッファに予め読出すと共に、上記記憶部への書込み動作
が行われるとき書込みアドレスに対応するデータが既に
上記命令先取りバッファの中に存在するか否かの検出を
行うように構成されたデータ処理装置において、上記書
込みアドレスに対応するデータが既に上記命令先取りバ
ッファの中に存在するか否かの検出を、演算処理部から
上記記憶部への書込みアドレスおよび書込みデータの転
送シーケンス中に上記演算処理部にて行い、書込アドレ
スに対応するデータが上記命令先取りバッファの中に存
在することが検出された場合には上記命令先取りバッフ
ァのデータを無効として再び命令先取りに入ることＺ特
徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第５図は本発明の１実施例のブロック図、第６図は本発
明の詳細な説明する図である。
明の詳細な説明する図である。
第５図において、２３は検出部、２４はシーケンス制御
論理部をそれぞれ示す。なお、第４図と同一符号は同一
物をそれぞれ示している。検出部２３は０（ＦＡＲ−８
ＡＲ＜Ｎなる不等式が満足されるか否かを調べるもので
ありシーケンス制御論理部２４は、処理装置各部の制御
を行うものである。
論理部をそれぞれ示す。なお、第４図と同一符号は同一
物をそれぞれ示している。検出部２３は０（ＦＡＲ−８
ＡＲ＜Ｎなる不等式が満足されるか否かを調べるもので
ありシーケンス制御論理部２４は、処理装置各部の制御
を行うものである。
命令、又は工１０のサイクル・スチールによって記憶部
１への４Ｆ込みサイクルに入ると、演算処理部２１から
記憶部１へ書込みアドレス及び書込みデータが送られる
。アドレスは演算装置１１によって演算された後、結果
レジスタ１５を介して書込みアドレス拳レジスタ６にセ
ントされ、データは同様にして書込みデーターレジスタ
５にセットされる。この転送は、例えば演算処理部が高
速のテクノロジで構成される場合、第６図に示すように
アドレス転送とデータ転送の間に１τ以上（図では１τ
）の空時間が生ずる。本発明の実施例、この１τで演算
用レジスタである作業レジスタ７（この場合は８ＡＲｋ
保持）とフェッチ・アドレス−レジスタ９の内容乞演算
装置１１のＡルート、Ｂルートにそれぞれ流し、減算Ｆ
ＡＲ−ｗｘｇｖ行い、次の条件の検出ン行う。
１への４Ｆ込みサイクルに入ると、演算処理部２１から
記憶部１へ書込みアドレス及び書込みデータが送られる
。アドレスは演算装置１１によって演算された後、結果
レジスタ１５を介して書込みアドレス拳レジスタ６にセ
ントされ、データは同様にして書込みデーターレジスタ
５にセットされる。この転送は、例えば演算処理部が高
速のテクノロジで構成される場合、第６図に示すように
アドレス転送とデータ転送の間に１τ以上（図では１τ
）の空時間が生ずる。本発明の実施例、この１τで演算
用レジスタである作業レジスタ７（この場合は８ＡＲｋ
保持）とフェッチ・アドレス−レジスタ９の内容乞演算
装置１１のＡルート、Ｂルートにそれぞれ流し、減算Ｆ
ＡＲ−ｗｘｇｖ行い、次の条件の検出ン行う。
０＜ＦＡＲ−８ＡＲ＜Ｎ
上記条件は、書込みアドレスに対応するデータが記憶部
１から取り出されて命令先取りバッファ２にセットされ
ていることを示しており、上記条件が満足されているこ
とが検出されると、演算処理部２１はその旨を命令制御
部２０に通知し、命令制御部２０は再先取り（リフエッ
チ）要求７上げ、リフエッチの記憶部読出しに入る。上
記条件に満足していることが検出されない場合には、そ
のま匁命令の実行ン続ける。
１から取り出されて命令先取りバッファ２にセットされ
ていることを示しており、上記条件が満足されているこ
とが検出されると、演算処理部２１はその旨を命令制御
部２０に通知し、命令制御部２０は再先取り（リフエッ
チ）要求７上げ、リフエッチの記憶部読出しに入る。上
記条件に満足していることが検出されない場合には、そ
のま匁命令の実行ン続ける。
以上の説明から明らかなように、本発明の命令再先取り
制御方式は、演算処理部を利用して書込みアドレスと次
命令フェッチ・アドレスの比較を行っているので、書込
みアドレスと次命令フェッチ・アドレスとを比較するだ
めの専用のチェック部が不要となる。特に演算処理部が
高速テクノロジで構成される場合には、性能面での影響
も受け１よいという特徴を持つ。
制御方式は、演算処理部を利用して書込みアドレスと次
命令フェッチ・アドレスの比較を行っているので、書込
みアドレスと次命令フェッチ・アドレスとを比較するだ
めの専用のチェック部が不要となる。特に演算処理部が
高速テクノロジで構成される場合には、性能面での影響
も受け１よいという特徴を持つ。
第１図ないし第４図は従米技術乞説明するものであって
、第１図は命令先取りバッファの構成の１例ビ示す図、
第２図は命令列の１例を示す図、第３図は命令先取りバ
ッファの動作概要乞示すタイムチャート、第４図は命令
再先取り制御方式の従来例７示す図、第５図は本発明の
１実施例のブロック図、第６図は本発明の詳細な説明す
る図である。 １・・・記憶部、２・・・命令先取りバッファ、３・・
・命令レジスタ、４・・・テコーダ、ＡないしＤ・・・
命令バッファ、５・・・沓込みデータ惨レジスタ％６・
・・記憶アドレス令レジスタ、７・・！主記憶アンイ、
８・・・作業レジスタ、９・・・汎用レジスタ、１０・
・・フェッチ・アドレス−レジスタ、１１・・・演算装
置、１２ないし１４・・・セレクタ、１５・・・結果レ
ジスタ、］６・・・■１０インタフェース、１７・・・
システム・バス、１８・・・刀Ｉｎ器、１９・・・比較
器、２０・・・命令制御部、２１・・・演算処坪部、２
２・・・チェック部、ＯＰ・・・オペランド、２３・・
・検出部、２４・・・シーケンス制御論理部。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 オＩゾ す２図 員′３図 ＢＲＡＮＣ＠ ヤ４図 第５図 才６図
、第１図は命令先取りバッファの構成の１例ビ示す図、
第２図は命令列の１例を示す図、第３図は命令先取りバ
ッファの動作概要乞示すタイムチャート、第４図は命令
再先取り制御方式の従来例７示す図、第５図は本発明の
１実施例のブロック図、第６図は本発明の詳細な説明す
る図である。 １・・・記憶部、２・・・命令先取りバッファ、３・・
・命令レジスタ、４・・・テコーダ、ＡないしＤ・・・
命令バッファ、５・・・沓込みデータ惨レジスタ％６・
・・記憶アドレス令レジスタ、７・・！主記憶アンイ、
８・・・作業レジスタ、９・・・汎用レジスタ、１０・
・・フェッチ・アドレス−レジスタ、１１・・・演算装
置、１２ないし１４・・・セレクタ、１５・・・結果レ
ジスタ、］６・・・■１０インタフェース、１７・・・
システム・バス、１８・・・刀Ｉｎ器、１９・・・比較
器、２０・・・命令制御部、２１・・・演算処坪部、２
２・・・チェック部、ＯＰ・・・オペランド、２３・・
・検出部、２４・・・シーケンス制御論理部。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 オＩゾ す２図 員′３図 ＢＲＡＮＣ＠ ヤ４図 第５図 才６図
Claims (1)
- 命令先取り機構と、命令先取りのための命令先取りバッ
ファとを有し、記憶部に格納されている命令を上記命令
先取機構により命令の実行と並行して上記命令先取りバ
ッファに予め読出すと共に、上記記憶部への書込み動作
が行われるとき書込みアドレスに対応するデータが既に
上記命令先取りバッファの中に存在するか否かの検出ケ
行うように構成されたデータ処理装置において、上記畳
込みアドレスに対応するデータが既に上記命令先取りバ
ッファの中に存在するか否かの検出を、演算処理部から
上記記憶部への書込みアドレスおよび書込みデータの転
送シーケンス中に上記演算処理部にて行い、書込みアド
レスに対応するデータが上記命令先取りバッファの中に
存在することが検出された場合には上記命令先取りバッ
ファのデータを無効として再び命令先取りに入ることを
特徴とする命令再先取り制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226042A JPS60118932A (ja) | 1983-11-30 | 1983-11-30 | 命令再先取り制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226042A JPS60118932A (ja) | 1983-11-30 | 1983-11-30 | 命令再先取り制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60118932A true JPS60118932A (ja) | 1985-06-26 |
Family
ID=16838866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226042A Pending JPS60118932A (ja) | 1983-11-30 | 1983-11-30 | 命令再先取り制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118150A (en) * | 1980-02-25 | 1981-09-17 | Toshiba Corp | Operation control device |
-
1983
- 1983-11-30 JP JP58226042A patent/JPS60118932A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118150A (en) * | 1980-02-25 | 1981-09-17 | Toshiba Corp | Operation control device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
| US7127591B2 (en) | 1998-12-17 | 2006-10-24 | Fujitsu Limited | Instruction control device and method therefor |
| US7275146B2 (en) | 1998-12-17 | 2007-09-25 | Fujitsu Limited | Instruction control device and method therefor |
| US7313674B2 (en) | 1998-12-17 | 2007-12-25 | Fujitsu Limited | Instruction control device and method therefor |
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