JPS63214852A - アドレス変換バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、４？にアドレス変換方式
に関する。

〔従来の技術〕

従来、この種のアドレス変換方式では、仮想アドレスに
対する実アドレスの主記憶上の存在／不在を示す存在ビ
ットは、主記憶上などの比較的低速で大容量の変換テー
ブルにのみあり、もし、この存在ビットが不在を示すな
らば、処理装置上の比較的高速なアドレス変換バッファ
には仮想アドレスと実アドレスの登録は行なわなかった
。

〔発明が解決しようとする問題点〕

上述した従来のアドレス変換方式は、変換テーブル索引
巾検出した実アドレスの不在事象が、いずれ何らかの方
法で解決される事、即ち、実アドレスの存在が保証され
、アドレス変換バッファに仮想アドレスと実アドレスの
対が格納されて以後。

当該仮想アドレスへのアクセスはアドレス変換バッファ
の検索で済み高速にアドレス変換され得ることを前提と
している。

ところが、ある種の情報処理装置においては処理能力を
高める為に、処理の先取りを行なう。即ち、実行ステー
ジの用意が整うまでに、アドレス計算やオペランドの読
み出し２分岐先の命令取り出しなどを行なう。分岐条件
の成立が未定の場合には２条件の成立／非成立の両者の
可能性を考えて先取りを行ない、成立／非成立の決定時
、不要な先取り分を捨てることは良く起り得ることであ
る。その時、不要な先取りで発生した実アドレスの不在
は処理に反映されないことになる。すると。

上述した前提条件は成立しなくなシ２例えばグロ　。

ダラムのループ中にある分岐命令の常に分岐しない分岐
先アドレスの先取りにおいて、実アドレスの非存在事象
が発生しても、その反映はなされず。

さらにアドレス変換バッファにも格納されないため、毎
回（ループの回数）、低速な変換テーブルをアクセスす
るため、実効性能が低下するという欠点がある。

〔問題点を解決するための手段〕

本発明によるアドレス変換方式は、主記憶中のアドレス
変換テーブルの索引結果を保持し、仮想アドレスを実ア
ドレスに高速に変換するアドレス変換バッファに、アド
レス変換テーブル中の存在ピットを有している。

〔実施例〕

次に２本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の構成を示すブロック図であ
る。

上位装置（ここでは図示せず）から信号線３９によって
仮想アドレスが、信号線４０によってアドレス変換指示
が、夫々仮想アドレスレジスタ１およびアドレス変換指
示フラグ５に格納される。

仮想アドレスレジスタ１の一部分は信号線２１を通じて
、アドレス変換バッファ２をアドレッシングし、そのエ
ントリに収められた仮想アドレスが信号線２３を通じて
比較論理回路６へ入力される。

同時に、仮想アドレスレジスタ１の内容が信号線２２を
通じて、アドレス変換バッファ２の各エントリの有効性
を示す有効ピットが信号線２４を通じて、さらに、仮想
アドレスに対応した実ページの存在を示す存在ビットが
信号線２５を通じて夫々、比較論理回路６へ入力される
。比較論理回路６は、仮想アドレスレジスタ１の内容と
信号線２３からの仮想アドレスが一致し、信号線２４か
らそのエン）　ＩＪが有効であるとの表示がなされ、か
つ、信号線２５から、実アドレスが存在していることを
示されているときのみ、与見られた仮想アドレスに対応
した実アドレスがアドレス変換バッファ２に登鋒されて
いるとして。

変換動作を終了する。

上記の条件が成立しない場合、動作は２つの場合に分け
られる。仮想アドレスが一致して、かつ有効ピットがそ
のエントリの有効を示しているが。

存在ビットが実アドレスの不在を示している場合。

実アドレスの不在フォールトとしてフォールトデコード
論理回路７．フォールトレジスタ９を経由して上位装置
へ報告される。

仮想アドレスが一致しないか、有効ピットがエントリの
無効を示している場合、アドレス変換論理回路３を起動
する。アドレス変換論理回路３は。

仮想アドレスレジスタ１の内容からアドレス変換テーブ
ル４のエントリを決定し、そのエントリの実アドレス、
存在ビット、制御情報を信号線３０〜３２によって取り
込む。アドレス変換論理回路３は取り込んだエン）　Ｉ
Ｊの内容によって、正常な変換が行なわれているかを吟
味する。変換が正常であれば、アドレス変換テーブル４
から読み出した情報を信号線３３〜３５を通じてアドレ
ス変換バッファ２へ書き込む。同時に２以上の変換動作
を引き起した仮想アドレスもアドレス変換バッファ２に
書き込まれる。

この時、書き込みアドレスはアドレス変換バッファ２を
索引した場合と同じ信号線２１で決定する。この為、以
後かかる仮想アドレスの変換には。

アドレス変換バッファ２が用いられ、アドレス変換は高
速に実行される様になる。

アドレス変換論理回路３によって変換の不正が検出され
た場合には、フォールトとして信号線３８゜フォールト
デコード論理回路７を経由して、上位装置へ報告される
。この時、アドレス変換の動作は中止され、アドレス変
換バッファ２への書込みは行なわない。但し、実アドレ
ス不在のときには書込みが行なわれる。勿論、この時、
存在ビットは不在を示す様に書き込まれる。

〔発明の効果〕

以上説明したように本発明は、アドレス変換中に検出し
た実アドレスの不在を、比較的高速なアドレス変換バッ
ファに書き込んでおくことにより。

処理の先取りを行ない、アドレス変換中に検出した実ア
ドレスの不在が必ずしも反映されない場合にも、高速に
不在が検出でき、無駄なアドレス変換テーブルへのアク
セスが減少し、処理スピードの低下を避けられるという
利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるアドレス変換方式の構
成を示すブロック図である。 １・・・仮想アドレスレジスタ、２・・・アドレス変換
バッファ、３・・・アドレス変換論理回路、４・・・ア
ドレス変換テーブル、５・・・アドレス変換指示フラグ
。 ６・・・比較論理回路、７・・・フォールトデコード論
理回路、８・・・実アドレスレジスタ、９・・・フォー
ルトレジスタ、２１〜４２・・・信号線。

Claims (1)

【特許請求の範囲】
1. １、主記憶中のアドレス変換テーブルの索引結果を保持
   し、仮想アドレスを実アドレスに高速に変換するアドレ
   ス変換バッファに、前記主記憶中のアドレス変換テーブ
   ル中の存在ビットを設けたことを特徴とするアドレス変
   換方式。