WO2015125971A1 - キャッシュ存在情報を有するｔｌｂ - Google Patents

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WO2015125971A1
WO2015125971A1 PCT/JP2015/055245 JP2015055245W WO2015125971A1 WO 2015125971 A1 WO2015125971 A1 WO 2015125971A1 JP 2015055245 W JP2015055245 W JP 2015055245W WO 2015125971 A1 WO2015125971 A1 WO 2015125971A1
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cache
cache memory
data
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presence information
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PCT/JP2015/055245
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武田　進
藤田　忍
Original Assignee
株式会社 東芝
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Publication date
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    • G06F2212/50—Control mechanisms for virtual memory, cache or TLB
    • G06F2212/507—Control mechanisms for virtual memory, cache or TLB using speculative control

Definitions

  • Embodiments described herein relate generally to a cache memory system and a processor system.
  • Memory access is a bottleneck in processor core performance and power consumption, as called the memory wall problem.
  • processors equipped with a large-capacity cache memory in the vicinity of the main memory are becoming widespread against the background of progress in memory technology.
  • the tag memory that stores meta information of cache-retained data, that is, address information also increases in capacity. Along with this, the latency of the tag memory also increases. In some cases, the latency of the tag memory of the large-capacity cache memory is approximately the same as the latency of the cache memory in the upper hierarchy. In such a case, the influence of the latency of the tag memory on the performance of the entire processor system cannot be ignored.
  • the problem to be solved by the present invention is to provide a cache memory system and a processor system capable of improving access efficiency.
  • the cache memory having one or more layers including a data cache unit that stores data and a tag unit that stores an address of each data stored in the data cache unit; Cache indicating whether page entry information including virtual address-to-physical address translation information issued by the processor and data corresponding to each translated physical address are stored in a specific cache memory of one or more layers
  • a cache memory system includes presence information and a translation lookaside buffer for storing the presence information.
  • FIG. 1 is a block diagram showing a schematic configuration of a processor system 1 according to an embodiment.
  • FIG. 6 is a diagram showing access priorities of the cache memories 4 to 6 and the main memory 10 according to the first embodiment.
  • the figure which shows an example of the internal structure of TLB4. 5 is a flowchart showing processing operations of the processor system 1 according to the present embodiment.
  • the flowchart which shows an example of the update process of the cache presence information 20 in the case of storing data in the L4 cache 9.
  • the flowchart which shows an example of the update process of the cache presence information 20 in the case of expelling data from the L4 cache 9.
  • the block diagram which shows schematic structure of the processor system 1 which utilizes the cache presence information 20 for power supply control.
  • FIG. 1 is a block diagram showing a schematic configuration of a processor system 1 according to an embodiment.
  • the processor system 1 of FIG. 1 includes a processor (CPU) 2, a memory management unit (MMU) 3, a translation lookaside buffer (TLB) 4, a page table 5, A primary cache memory (L1 cache) 6, a secondary cache memory (L2 cache) 7, a tertiary cache memory (L3 cache) 8, and a quaternary cache memory (L4 cache) 9 are provided.
  • CPU processor
  • MMU memory management unit
  • TLB translation lookaside buffer
  • L4 cache quaternary cache memory
  • L1 to L4 caches 6 to 9 data stored in the main memory 10 or at least a part of data to be stored in the main memory 10 is stored.
  • Each of these caches 6 to 9 has a tag portion that holds address information that can specify data held in the cache.
  • tag unit mounting modes such as a type that holds a dedicated memory area and a type that holds a part of a memory area that holds data. In this embodiment, all of these can be combined.
  • the processor 2, the MMU 3, the L1 cache 6, the L2 cache 7, the L3 cache 8, and the L4 cache 9 are integrated on, for example, one chip.
  • the processor 2, the MMU 3, the L1 cache 6, the L2 cache 7 and the L3 cache 8 are integrated on one chip, and the L4 cache 9 is integrated on another chip.
  • a system in which the chips are directly joined may be used.
  • the MMU 3 and the L1 to L4 caches 6 to 9 are referred to as a cache system.
  • the L1 to L4 caches 6 to 9 are composed of semiconductor memories that can be accessed faster than the main memory 10. There are various variations in the data placement policy for each cache. For example, there is an Inclusion method. In this case, all of the data stored in the L1 cache 6 is stored in the L2 cache 7. The L3 cache 8 stores all of the data stored in the L2 cache 7. All data stored in the L3 cache 8 is stored in the L4 cache 9.
  • the Inclusion method may be used in all layers.
  • the L1 cache 6 and the L2 cache 7 may be an exclusive method
  • the L2 cache 6 and the L3 cache 8 may be an inclusion method.
  • the system shown in the present embodiment can be combined with the various data arrangement policies described above.
  • the write method at the time of cache write hit may be write-through or write-back.
  • the write method at the time of a cache write miss may be write allocate or no write allocate.
  • the memory capacity of the L2 cache 7 is more than the memory capacity of the L1 cache 6.
  • the memory capacity of the L3 cache 8 is greater than or equal to the memory capacity of the L2 cache 7.
  • the memory capacity of the L4 cache 9 is greater than or equal to the memory capacity of the L3 cache 8.
  • a high-level cache memory having a high degree of integration and a low leakage power that tends to be proportional to the capacity.
  • a nonvolatile memory such as an MRAM (MagnetoresistiveesisRandom Access Memory) can be considered.
  • the page table 5 is a table that stores a mapping between a virtual address space and a physical address space managed by the OS.
  • a virtual address is used as an index, and has an area for storing a physical address corresponding to each virtual address.
  • An area corresponding to one virtual address in the page table 5 is called a page entry. This is generally arranged on the main memory space.
  • TLB 4 is a memory area for caching a part of page entries in the page table 5. Generally, it is implemented by hardware and can be accessed at higher speed than a page table implemented by software.
  • the MMU 3 manages the TLB 4 and the page table 5 and provides functions such as address conversion (virtual memory management) for converting a virtual address issued by the processor 2 into a physical address, a memory protection function, a cache control function, and a bus arbitration function. .
  • An upper layer cache such as the L1 cache 6 may be accessed with a virtual address, but generally a lower layer memory below the L2 cache 7 is accessed with a physical address converted by the MMU 3.
  • the MMU 3 updates the virtual address / physical address conversion table at least one of data placement (data writing) to the main memory 10 and data eviction.
  • there are various mounting forms such as mounting all of the MMU 3 by hardware, mounting all by software, or mounting them by hybrids thereof. The system shown in the present embodiment can be combined with all of these mounting forms.
  • the TLB 4 is provided separately from the MMU 3
  • the TLB 4 is usually provided inside the MMU 3.
  • the MMU 3 and the TLB 4 are handled separately, but the case where the TLB 4 is built in the MMU 3 is also included.
  • the main memory 10 Since the main memory 10 has a larger memory capacity than each of the L1 to L4 caches 6 to 9, the main memory 10 is often composed of one or more chips separate from the chip on which the processor 2 and the like are mounted.
  • the memory cells constituting the main memory 10 are, for example, DRAM (Dynamic RAM) cells or MRAM cells. Note that the technology such as TSV (Through Silicon Via) or the like may be used to mount the processor 2 and the like on one chip.
  • FIG. 2 is a diagram showing access priorities of the cache memories 4 to 6 and the main memory 10 in the first embodiment.
  • the physical address corresponding to the virtual address issued by the processor 2 is first sent to the L1 cache 6 with the highest priority.
  • target data data corresponding to the physical address
  • the memory capacity of the L1 cache 6 is, for example, about several tens of kilobytes.
  • the corresponding physical address is sent to the L2 cache 7. If there is target data in the L2 cache 7, this data is stored in the L1 cache 6 and also sent to the processor 2.
  • the memory capacity of the L2 cache 7 is about several hundred kilobytes to several megabytes, for example.
  • the corresponding physical address is sent to the L3 cache 8. If there is target data in the L3 cache 8, this data is stored in the L2 cache 7 and the L1 cache 6 and also sent to the processor 2.
  • the memory capacity of the L3 cache 8 is, for example, about several megabytes to several tens of megabytes.
  • the corresponding physical address is sent to the L4 cache 9. If there is target data in the L4 cache 9, this data is stored in the L1 to L3 cache 8 and also sent to the processor 2.
  • the memory capacity of the L4 cache 9 is, for example, 100 Mbytes or more.
  • Such a data transfer method of the cache memories 6 to 9 is an example, and the present embodiment can be combined with other various data transfer methods.
  • data can be combined with a data transfer method in which data is not stored in the L2 cache 7 or L3 cache 8 but stored only in the L1 cache 6.
  • the main memory 10 stores page unit data managed by the MMU 3. In general, page unit data managed by the MMU 3 is arranged in the main memory 10 and the auxiliary storage device, but in the present embodiment, all data is arranged in the main memory 10 for simplification. . In this embodiment, when there is target data in the main memory 10, this data is stored in the L1 to L4 caches 6 to 9 and also sent to the processor 2.
  • the memory capacity of the main memory 10 is about several gigabytes, for example.
  • the L1 to L4 caches 6 to 9 are hierarchized, and the larger the degree (lower hierarchy) cache memory, the larger the memory capacity.
  • all data stored in a cache memory with a low degree (upper hierarchy) is stored in the cache memory with a high degree.
  • FIG. 3 is a diagram showing an example of the internal structure of the TLB 4.
  • the TLB 4 manages various types of information on a page basis.
  • the page is, for example, 4 kbytes of data.
  • FIG. 3 shows an example of page entry information 11 for one page.
  • the page entry information 11 of FIG. 3 includes address translation information 12, a dirty bit 13, an access bit 14, a page cache disable bit 15, a page write through bit 16, a user supervisor bit 17, It has a read / write bit 18 and a present bit 19, and additionally has cache presence information 20.
  • the arrangement order of various information in the page entry shows one example, and the present embodiment is not limited to this. Note that when this embodiment is applied to an existing processor (when cache presence information is added to an existing page table), the existing page entry is stored in a free area, and the existing page entry is expanded ( A method of increasing the bit width).
  • the page entries including the cache presence information are arranged only in the TLB 4, the page table 5 only, and arranged in both the TLB 4 and the page table 5.
  • the page table 5 When the cache presence information is arranged in both the TLB 4 and the page table 5, it is desirable that the page table 5 also has the page entry information 11 having the same internal structure.
  • the TLB 4 stores address conversion information related to the virtual address recently issued by the processor 2, whereas the page table 5 stores address conversion information related to the entire main memory 10. Even when the page entry information 11 for the virtual address does not exist in the TLB 4, the cache presence information 20 stored in the corresponding page entry information 11 can be acquired by referring to the page table 5. Further, when at least a part of the page entry information 11 in the TLB 4 is evicted (flushed), it is desirable to write back the page entry information 11 to be flushed and the corresponding cache presence information 20 to the page table 5. Thereby, the cache presence information 20 corresponding to the page entry information 11 that could not be stored in the TLB 4 can be stored in the page table 5.
  • a method of holding the cache presence information 20 in both the TLB 4 and the page table 5 is shown. Furthermore, it is assumed that the cache presence information 20 is added to an existing page entry. Further, it is assumed that there is a sufficient free area to which the cache presence information 20 is added in the existing page entry.
  • the address conversion information 12 is information for converting a virtual address issued by the processor 2 into a physical address. For example, a physical address corresponding to a logical address or a pointer to the hierarchical page table 5 corresponds to this.
  • the dirty bit 13 is set to 1 when writing to this page.
  • the access bit 14 is set to 1 when this page is accessed.
  • the page cache disable bit 15 is set to 1 when caching to this page is prohibited.
  • the page write through bit 16 is set to 0 when writing through and set to 1 when writing back. Note that write-through refers to writing data to both the cache memory and the main memory 10, and write-back refers to writing data first to the cache memory and then writing back to the main memory 10.
  • the user / supervisor bit 17 sets whether the corresponding page is used in the user mode or the supervisor mode.
  • the read / write bit 18 is set to 0 when only reading is performed, and is set to 1 when reading and writing.
  • the present bit 19 is set to 1 when this page exists in the main memory 10.
  • the cache presence information 20 of one cache line is represented by 1 bit, for example. This bit is set to 1 when data corresponding to the virtual address issued by the processor 2 is stored in a specific cache memory, for example, and is set to 0 when data is not stored.
  • the target cache may be a cache of any hierarchy.
  • L2 may be used, or cache presence information 20 corresponding to the L3 cache 8 may be provided.
  • the MMU 3 refers to the TLB 4, converts the virtual address issued by the processor 2 into a physical address, acquires the cache existence information 20, and determines whether data corresponding to the virtual address is stored in the L4 cache 9. Determine whether. If the MMU 3 finds that the data is not stored in the L4 cache 9, the main memory 10 is accessed without accessing the L4 cache 9 when the L3 cache 8 is missed.
  • FIG. 4 is a flowchart showing the processing operation of the processor system 1 according to this embodiment. This flowchart shows a processing procedure when there is a data read request from the processor 2.
  • the MMU 3 refers to the TLB 4 and converts the virtual address into a physical address, and acquires the cache presence information 20 of the L4 cache 9 (step S2).
  • the cache presence information 20 of the L4 cache 9 is acquired when the cache presence information 20 is acquired after the L3 cache 8 is missed. This is because the timing for determining whether or not to do so is delayed. Further, there is an advantage that the number of accesses to the TLB 4 and the page table 5 is reduced by accessing the cache existence information simultaneously with the conversion from the virtual address to the physical address.
  • the cache presence information 20 is not acquired at the time of conversion from a virtual address to a physical address, but is acquired at any timing before the L4 cache 9 is accessed. For example, when the L3 cache 8 misses, the cache presence information 20 may be acquired.
  • step S3 the L1 cache 6 is accessed using the physical address converted in step S2, and hit / miss determination is performed with reference to the tag memory of the L1 cache 6 (step S3).
  • step S4 If the L1 cache 6 is hit, the corresponding data is read from the L1 cache 6 and sent to the processor 2 (step S4). If there is a miss in the L1 cache 6, the L2 cache 7 is accessed using the physical address converted in step S2, and hit / miss determination is performed with reference to the tag memory of the L2 cache 7 (step S5).
  • step S6 If the L2 cache 7 is hit, the data corresponding to this physical address is read from the L2 cache 7, stored in the L1 cache 6, and sent to the processor 2 (step S6). If there is a miss in the L2 cache 7, the physical address converted in step S2 is used to access the L3 cache 8, and the hit / miss determination is performed with reference to the tag memory in the L3 cache 8 (step S7).
  • the data corresponding to this physical address is read from the L3 cache 8, stored in the L2 cache 7 and the L1 cache 6, and sent to the processor 2 (step S8).
  • step S9 whether or not to access the L4 cache 9 is determined based on the cache presence information 20. If it is determined in step S9 that there is a high possibility of hitting the L4 cache 9, the L4 cache 9 is accessed (step S10). In this case, processing similar to that for accessing the normal L4 cache 9 is performed. That is, the tag memory of the L4 cache 9 is accessed, hit / miss determination is performed, and if hit, the target data is read from the data cache unit of the L4 cache 9.
  • the main memory 10 is accessed without accessing the L4 cache 9 (step S11).
  • the main memory 10 can be accessed at high speed without causing a time lag from accessing the tag memory of the L4 cache 9 until a hit / miss determination result is obtained.
  • the MMU 3 When at least part of the data in the L4 cache 9 is updated, the MMU 3 also updates the cache existence information 20 for the cache line of the updated data.
  • the timing for updating the cache presence information 20 shown in FIG. 3 is the timing for storing data in the L4 cache 9 and the timing for expelling data from the L4 cache 9.
  • FIG. 5 is a flowchart showing an example of update processing of the cache presence information 20 when data is stored in the L4 cache 9.
  • the MMU 3 checks whether or not the cache missed address or the address of the data sent from the lower-level cache memory or the main memory 10 is in the page entry in the TLB 4 (step S21).
  • step S21 If step S21 is YES, the corresponding cache line bit in the cache presence information 20 in the TLB 4 is set to 1 (step S22).
  • step S21 is NO, the page table 5 is referred to, and the corresponding cache line bit in the cache presence information 20 in the page table 5 is set to 1 (step S23).
  • FIG. 6 is a flowchart showing an example of update processing of the cache presence information 20 when data is evicted from the L4 cache 9.
  • the MMU 3 checks whether a cache miss address or an address of data sent from the lower-level cache memory is in the page entry in the TLB 4 (step S31).
  • step S31 If step S31 is YES, the bit of the corresponding cache line in the cache presence information 20 in the TLB 4 is set to 0 (step S32).
  • step S31 is NO, the page table 5 is referred to, and the bit of the corresponding cache line in the cache presence information 20 in the page table 5 is set to 0 (step S33).
  • the update method of the cache presence information has been described, but there are various modifications to the update target and update policy.
  • the cache presence information is held in the TLB 4 and the page table 5
  • only the TLB 4 may update the cache presence information when the data held in the L4 cache 9 is changed (in such a case)
  • the page table 5 may be updated when data is evicted from the TLB 4).
  • the cache presence information is held in the TLB 4 if the data held in the L4 cache 9 is changed and there is no corresponding data in the TLB 4, the cache presence information need not be updated.
  • the TLB 4 is a one-level page entry cache.
  • the present embodiment is applicable even when the TLB 4 has a plurality of layers.
  • the simplest method of holding the cache is to hold it in all layers.
  • a method of arranging the cache presence information 20 only in a part of the hierarchy is also conceivable.
  • the cache presence information 20 is arranged only in the lowest level TLB 4.
  • the TLB 4 reference by the memory access from the CPU 2 and the TLB 4 reference for updating the cache presence information 20 due to the change of the arrangement data of the L4 cache 9 occur at the same timing.
  • the former reference responds to the request in the upper layer TLB 4 and the latter reference responds to the request in the lower layer TLB 4 to avoid an access collision.
  • more detailed information may be held. For example, all the addresses for each line may be held, or the memory bank ID in which the line is stored may be recorded in a storage area provided for each line.
  • the cache presence information 20 includes a bit string of 1 bit or more that summarizes information of all cache lines of a specific cache memory (for example, the L4 cache 9) included in one page for each page entry of TLB4. Also good.
  • An example is a method of summarizing information using a hash function.
  • Various hash functions can be considered. For example, a line that holds the number of lines existing in the L4 cache 9 among the lines in the page can be considered, and hashing such as ORing the line addresses existing in the L4 cache 9 can be considered.
  • information held in a page entry can be reduced by cooperating with other hardware modules.
  • information held in a page entry can be reduced by cooperating with other hardware modules.
  • only the number of data lines existing in the L4 cache 9 is recorded in the page entry.
  • the control policy is to access the L4 cache 9 when the number of data lines existing in the L4 cache 9 is zero or more, False positive occurs with a high probability.
  • a bit vector that can identify a line existing in a page is held as another hardware module in units of pages, and a page entry (TLB4 or page table 5) is referred to.
  • control such as referring to the hardware module can be considered. This makes it possible to determine the necessity of access to the L4 cache 9 with high accuracy while suppressing the number of bits necessary for the cache presence information 20 in the TLB 4 and the page table 5.
  • the number of cache memory layers is not limited to four layers.
  • the cache memory having the cache presence information 20 is not limited to the L4 cache 9, and the cache presence information 20 may be provided in each of the cache memories of any hierarchy of one or more hierarchies. In this case, identification information indicating which level of cache memory each cache presence information 20 corresponds to may be provided in the page entry information 11 of FIG. Further, the cache presence information 20 of the cache memory of two or more layers may be combined into one.
  • the cache presence information 20 indicating whether or not the data of the virtual address issued by the processor 2 is stored in a specific cache memory of one or more layers is stored in at least one of the TLB 4 and the page table 5. Therefore, before accessing the tag memory of this cache memory, it can be predicted whether or not there is data in the cache memory by the cache presence information 20. Therefore, although there is no target data in the cache memory, it is possible to access the main memory 10 faster than accessing the main memory 10 after accessing the tag memory and waiting for the result of the cache miss. It is also possible to reduce power overhead due to unnecessary access to the tag memory. That is, when it can be predicted by the cache presence information 20 that there is no target data in the cache memory, since the cache memory is not accessed, the performance / power overhead at the time of a cache miss can be reduced.
  • the cache presence information 20 in the present embodiment is more effective when provided in a large-capacity cache memory such as the L4 cache 9.
  • a large-capacity cache memory it takes time to access the tag memory, and if the main memory 10 is accessed after it is found that a cache miss has occurred, it takes extra time to access the main memory 10.
  • the cache presence information 20 it can be predicted whether or not there is target data in the cache memory before accessing the tag memory of the cache memory.
  • the tag memory can be accessed only when the cache memory is missed, and the main memory 10 can be accessed at high speed when a cache miss occurs, thereby improving the access efficiency.
  • the tag memory also has a large capacity, so that the access power is increased. This access power can be reduced by high-precision access.
  • the cache memory of this embodiment may be another nonvolatile memory (for example, a ReRAM (Resistance RAM) memory cell, a PRAM (Phase Change (RAM), FRAM (Ferroelectric RAM (registered trademark), NAND flash memory cell).
  • a volatile memory such as SRAM or DRAM may be used.
  • the control for determining hit / miss at the time of accessing a specific memory by the cache presence information 20 provided in at least one of the TLB 4 and the page table 5 and avoiding unnecessary access to the tag memory. was illustrated.
  • the cache presence information 20 can be used for other purposes.
  • the cache presence information 20 provided in at least one of the TLB 4 and the page table 5 can be used for power management of the cache memory, for example.
  • the power consumption of the L4 cache 9 may be cut off or the power consumption may be reduced by shifting to a low power consumption mode in which the power supply voltage is lowered.
  • the cache presence information 20 is used, and 1) the access to the L4 cache 9 is predicted (specified) by judging hit / miss to the L3 cache 8, and 2) the L4 cache 9 It is conceivable to determine hit / miss of. If it is possible to determine the hit / miss of the L3 cache 8 in 1), the state can be shifted from the low power consumption mode to the active mode prior to the access to the L4 cache 9, and the mode transition The overhead associated with can be hidden. Further, if the hit / miss in the L4 cache 9 can be determined, it is possible to shift to the active mode only when the L4 cache 9 is hit, and unnecessary mode transition can be suppressed.
  • FIG. 7 is a block diagram showing a schematic configuration of the processor system 1 that uses the cache presence information 20 for power control.
  • the processor system 1 of FIG. 7 is provided with cache controllers 21 to 24 in association with the cache memories 6 to 9 of the respective layers. These cache controllers 21 to 24 perform access control and power supply control of the corresponding cache memories 6 to 9 in accordance with instructions from the MMU 3. For example, based on the cache presence information 20, the MMU 3 determines whether to access the L4 cache 9 due to an L3 cache miss, and controls the power supplied to the L4 cache 9 depending on whether the L4 cache 9 is accessed. To do. Thereby, when the L4 cache 9 is not accessed, the L4 cache 9 can be operated in the low power consumption mode, and the power consumption can be reduced. Further, when a hit in the L4 cache 9 is expected, high-speed access is possible by shifting the L4 cache 9 to the active mode before actually starting the access.
  • the cache presence information 20 arranged in at least one of the TLB 4 and the page table 5 can be used, for example, for specifying a dead brine.
  • a deadline refers to a cache line that cannot be used in the future. For example, this is data used by a released process. Holding of a cache line that is not likely to be used causes a decrease in the utilization efficiency of the cache memory.
  • the page of the released process is specified by at least one of the TLB 4 and the page table 5, and the data in the corresponding page is included in the specific cache from the cache presence information 20 in the page entry. If so, a control for invalidating the data can be considered. As a result, by keeping the data that will not be used in the future, it is possible to prevent the case where data that may be used in the future is expelled, and it is possible to efficiently use the cache memory.
  • the processor system 1 in the case where the cache presence information 20 is used for dead block control can be realized by a block diagram similar to FIG. 7, for example.
  • One approach is to completely rewrite (flash) the TLB 4 when the processor 2 releases a process.
  • the MMU notifies the cache controller of each cache based on the cache presence information 20 stored in the TLB that all the data stored in the TLB 4 has been invalidated.
  • the cache memories 6 to 9 in each hierarchy invalidate the corresponding data in order.
  • the TLB 4 and the page table 5 store identification information that can identify each process, and the MMU 3 acquires identification information corresponding to the released process, and the cache controller 21 of each cache 6. Notify In response to this, the cache memories 6 to 9 in each hierarchy invalidate the data corresponding to the identification information based on the cache presence information 20 stored in the TLB.
  • the cache presence information 20 arranged in at least one of the TLB 4 and the page table 5 can be used for efficient access of, for example, NUCA (Non-uniform cache access).
  • NUCA refers to a cache system that divides a cache of the same hierarchy into several areas (banks) and accesses each area from a certain position (for example, CPU) with different latencies. This system is used particularly when a large-capacity cache is efficiently used. Large-capacity caches tend to have low latency, but using NUCA allows high-speed data access if there is data close to the access target.
  • a multi-core processor holds a bank (local bank) for each core and further holds a tag for each bank.
  • a bank local bank
  • tag for each bank.
  • bank ID information in which cache line data is held may be included in the cache presence information 20. If such a method is used, it is possible to specify a bank in which data exists when accessing at least one of the TLB 4 and the page table 5, so that access to a bank in which no data exists and overhead of coherency are omitted. Is possible. As a result, cache performance can be improved and power consumption can be reduced.
  • the bank ID information may be hashed information as in the first embodiment.
  • FIG. 8 is a block diagram showing a schematic configuration of a processor system that performs NUCA.
  • the L4 cache 9 is divided into four memory banks, and cache controllers 25 to 28 are provided separately for each memory bank.
  • Each of the cache controllers 25 to 28 notifies the MMU 3 of the data stored in each memory bank together with the memory bank ID information.
  • the MMU 3 registers the received information in the TLB 4 and the page table 5. As a result, the MMU 3 can quickly grasp which memory bank stores the data requested to be accessed by the processor 2 by referring to the TLB 4 or the page table 5, and accesses the corresponding memory bank at high speed. can do.

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Abstract

【課題】アクセス効率を向上可能なキャッシュメモリシステムおよびプロセッサシステムを提供する。 【解決手段】キャッシュメモリシステムは、データを格納するデータキャッシュ部と前記データキャッシュ部に格納された各データのアドレスを格納するタグ部とを有する１階層以上のキャッシュメモリと、プロセッサが発行する仮想アドレスから物理アドレスへのアドレス変換情報を含むページエントリ情報と、変換した物理アドレスのそれぞれに対応するデータが１階層以上の特定のキャッシュメモリに格納されているか否かを示すキャッシュ存在情報と、を格納するトランスレーション・ルックアサイド・バッファと、を備える。

Description

[規則37.2に基づきISAが決定した発明の名称]　キャッシュ存在情報を有するＴＬＢ
　本発明の実施形態は、キャッシュメモリシステムおよびプロセッサシステムに関する。
　メモリウォール問題と称されるように、メモリアクセスはプロセッサコアの性能と消費電力のボトルネックとなっている。この課題を緩和するため、メモリ技術の進展を背景として、主記憶近傍に大容量のキャッシュメモリを搭載したプロセッサが普及しつつある。
　大容量のキャッシュメモリでは、保持するデータ量の増加に伴って、キャッシュ保持データのメタ情報すなわちアドレス情報を記憶するタグメモリも大容量化する。これに伴い、タグメモリのレイテンシも増大する。場合によっては、大容量キャッシュメモリのタグメモリのレイテンシが上位階層のキャッシュメモリのレイテンシと同程度のものとなってしまう。このような場合、タグメモリのレイテンシがプロセッサ・システム全体の性能に与える影響が無視できなくなる。
　本発明が解決しようとする課題は、アクセス効率を向上可能なキャッシュメモリシステムおよびプロセッサシステムを提供することにある。
　本実施形態によれば、データを格納するデータキャッシュ部と前記データキャッシュ部に格納された各データのアドレスを格納するタグ部とを有する１階層以上のキャッシュメモリと、
　プロセッサが発行する仮想アドレスから物理アドレスへのアドレス変換情報を含むページエントリ情報と、変換した物理アドレスのそれぞれに対応するデータが１階層以上の特定のキャッシュメモリに格納されているか否かを示すキャッシュ存在情報と、を格納するトランスレーション・ルックアサイド・バッファと、を備えるキャッシュメモリシステムが提供される。
一実施形態によるプロセッサシステム１の概略構成を示すブロック図。 第１の実施形態における各キャッシュメモリ４～６およびメインメモリ１０のアクセス優先度を示す図。 ＴＬＢ４の内部構造の一例を示す図。 本実施形態によるプロセッサシステム１の処理動作を示すフローチャート。 Ｌ４キャッシュ９にデータを格納する場合のキャッシュ存在情報２０の更新処理の一例を示すフローチャート。 Ｌ４キャッシュ９からデータを追い出す場合のキャッシュ存在情報２０の更新処理の一例を示すフローチャート。 キャッシュ存在情報２０を電源制御に利用するプロセッサシステム１の概略構成を示すブロック図。 ＮＵＣＡを行うプロセッサシステムの概略構成を示すブロック図。
　以下、図面を参照しながら、本発明の実施形態を説明する。図１は一実施形態によるプロセッサシステム１の概略構成を示すブロック図である。図１のプロセッサシステム１は、プロセッサ（ＣＰＵ）２と、メモリ管理ユニット（ＭＭＵ：Memory Management Unit）３と、トランスレーション・ルックアサイド・バッファ（ＴＬＢ：Translation Lookaside Buffer）４と、ページテーブル５と、１次キャッシュメモリ（Ｌ１キャッシュ）６と、２次キャッシュメモリ（Ｌ２キャッシュ）７と、３次キャッシュメモリ（Ｌ３キャッシュ）８と、４次キャッシュメモリ（Ｌ４キャッシュ）９と、を備えている。
　Ｌ１～Ｌ４キャッシュ６～９には、メインメモリ１０に格納されたデータ、またはメインメモリ１０に格納されるべきデータの少なくとも一部が格納される。これらキャッシュ６～９は、キャッシュ内に保持するデータを特定可能なアドレス情報を保持するタグ部を有する。タグ部の実装形態には、専用のメモリ領域を保持するものや、データを保持するメモリ領域の一部に保持するものなど様々なものがあり、本実施形態ではそれら全てと組み合わせ可能である。
　メインメモリ１０以外の、プロセッサ２、ＭＭＵ３、Ｌ１キャッシュ６、Ｌ２キャッシュ７、Ｌ３キャッシュ８およびＬ４キャッシュ９は、例えば一つのチップに集積される。例えば、プロセッサ２、ＭＭＵ３、Ｌ１キャッシュ６、Ｌ２キャッシュ７およびＬ３キャッシュ８が１つのチップに集積され、Ｌ４キャッシュ９は別のチップに集積され、それらがチップ同士の積層構造に基づき、金属配線によってチップ同士が直接接合されているシステムであってもよい。また、本実施形態では、ＭＭＵ３、Ｌ１～Ｌ４キャッシュ６～９をキャッシュシステムと呼ぶ。
　Ｌ１～Ｌ４キャッシュ６～９は、メインメモリ１０よりも高速アクセスが可能な半導体メモリで構成されている。それぞれのキャッシュへのデータ配置ポリシには様々なバリエーションが考えられる。例えば、Inclusion方式がある。この場合、Ｌ２キャッシュ７には、Ｌ１キャッシュ６に格納されたデータのすべてが格納される。Ｌ３キャッシュ８には、Ｌ２キャッシュ７に格納されたデータのすべてが格納される。Ｌ４キャッシュ９には、Ｌ３キャッシュ８に格納されたデータのすべてが格納される。
　その他、例えば、Exclusion方式がある。この方式では、例えばＬ１キャッシュ６とＬ２キャッシュ７に同じデータは配置されない。また、例えば、Inclusion方式とExclusion方式のハイブリッド方式がある。この方式では、例えばＬ１キャッシュ６とＬ２キャッシュ７で重複して保持されるデータもあるし、排他的に保持されるデータもある。
　これらの方式は、２つのキャッシュ間のデータ配置ポリシであり、複数階層のキャッシュ構成では様々な組み合わせが考えられる。例えば、全ての階層でInclusion方式であってもよい。例えば、Ｌ１キャッシュ６とＬ２キャッシュ７はExclusive方式で、Ｌ２キャッシュ６とＬ３キャッシュ８はInclusion方式であってもよい。本実施形態に示される方式は、これら上記に記した様々なデータ配置ポリシと組み合わせることが可能である。
　キャッシュの更新方式にも様々な方式が存在するが、本実施形態はそれら全てと組み合わせ可能である。例えば、キャッシュ書き込みヒット時の書き込み方式がライトスルーであってもよいし、ライトバックであってもよい。例えば、キャッシュ書き込みミス時の書き込み方式がライトアロケートであってもよいし、ノーライトアロケートであってもよい。
　Ｌ２キャッシュ７のメモリ容量はＬ１キャッシュ６のメモリ容量以上である。Ｌ３キャッシュ８のメモリ容量はＬ２キャッシュ７のメモリ容量以上である。Ｌ４キャッシュ９のメモリ容量はＬ３キャッシュ８のメモリ容量以上である。このように、高次のキャッシュメモリほどメモリ容量が大きくなる。従って、高次のキャッシュメモリには集積度が高く、容量に比例する傾向にあるリーク電力が少ないメモリを用いることが望ましい。このようなメモリとして、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）等の不揮発メモリが考えられる。
　ページテーブル５は、OSが管理する仮想アドレス空間と物理アドレス空間のマッピングを格納するテーブルである。一般的に、仮想アドレスがインデックスとして用いられ、仮想アドレス毎に対応する物理アドレス等を格納する領域をもつ。ページテーブル５内の1つの仮想アドレスに対応する領域をページエントリとよぶ。これは、一般的にメインメモリ空間上に配置される。
　ＴＬＢ４はページテーブル５内の一部のページエントリをキャッシングするメモリ領域である。一般的にハードウェアで実装され、ソフトウェアで実装されるページテーブルより高速にアクセス可能である。
　ＭＭＵ３はＴＬＢ４とページテーブル５を管理し、プロセッサ２が発行した仮想アドレスを物理アドレスに変換するアドレス変換(仮想記憶管理)、メモリ保護機能、キャッシュ制御機能、バス調停機能、等の機能を提供する。Ｌ１キャッシュ６等の上位階層キャッシュは仮想アドレスでアクセスされることもあるが、一般的に、Ｌ２キャッシュ７以下の下位階層のメモリはＭＭＵ３によって変換された物理アドレスでアクセスされる。ＭＭＵ３は、主記憶１０へのデータ配置（データ書き込み）とデータ追い出しとの少なくとも一方の際に、仮想アドレスと物理アドレスとの変換テーブルを更新する。なお、ＭＭＵ３は全てをハードウェアで実装したり、全てをソフトウェアで実装したり、それらのハイブリッドで実装する等、様々な実装形態が存在する。本実施形態に示される方式は、これら全ての実装形態と組み合わせ可能である。
　図１では、ＭＭＵ３とは別個にＴＬＢ４を設けているが、通常はＭＭＵ３の内部にＴＬＢ４が設けられる。本実施形態では、便宜上、ＭＭＵ３とＴＬＢ４を別個に取り扱うが、ＴＬＢ４がＭＭＵ３に内蔵される場合も含むものとする。
　メインメモリ１０は、Ｌ１～Ｌ４キャッシュ６～９のそれぞれよりもメモリ容量が大きいことから、プロセッサ２等が実装されるチップとは別個の１以上のチップで構成されることが多い。メインメモリ１０を構成するメモリセルは、例えばＤＲＡＭ（Dynamic RAM）セルやＭＲＡＭセルである。なお、ＴＳＶ（Through Silicon Via）等の技術を用いて、プロセッサ２等と一つのチップに混載してもよい。
　図２は第１の実施形態における各キャッシュメモリ４～６およびメインメモリ１０のアクセス優先度を示す図である。図示のように、プロセッサ２が発行した仮想アドレスに対応する物理アドレスは、まず最優先にＬ１キャッシュ６に送られる。この物理アドレスに対応するデータ（以下、対象データ）がＬ１キャッシュ６にある場合は、そのデータはプロセッサ２に送られる。Ｌ１キャッシュ６のメモリ容量は、例えば数１０ｋバイト程度である。
　対象データがＬ１キャッシュ６にない場合は、対応する物理アドレスはＬ２キャッシュ７に送られる。Ｌ２キャッシュ７に対象データがある場合は、このデータはＬ１キャッシュ６に格納されるとともに、プロセッサ２にも送られる。Ｌ２キャッシュ７のメモリ容量は、例えば数１００ｋバイト～数Ｍバイト程度である。
　対象データがＬ２キャッシュ７にない場合は、対応する物理アドレスはＬ３キャッシュ８に送られる。Ｌ３キャッシュ８に対象データがある場合は、このデータはＬ２キャッシュ７およびＬ１キャッシュ６に格納されるとともに、プロセッサ２にも送られる。Ｌ３キャッシュ８のメモリ容量は、例えば数Ｍバイト～数１０Ｍバイト程度である。
　対象データがＬ３キャッシュ８にない場合は、対応する物理アドレスはＬ４キャッシュ９に送られる。Ｌ４キャッシュ９に対象データがある場合は、このデータはＬ１～Ｌ３キャッシュ８に格納されるとともに、プロセッサ２にも送られる。Ｌ４キャッシュ９のメモリ容量は、例えば１００Ｍバイト以上である。
　なお、このようなキャッシュメモリ６～９のデータ転送方式は一例を示したものであり、本実施形態は他の様々なデータ転送方式と組み合わせ可能である。例えば、Ｌ４キャッシュ９にヒットした場合に、Ｌ２キャッシュ７やＬ３キャッシュ８へのデータ格納は行わずＬ１キャッシュ６にのみデータを格納するデータ転送方式とも組わせ可能である。
　対象データがＬ４キャッシュ９にない場合は、対応する物理アドレスはメインメモリ１０に送られる。本実施形態では、メインメモリ１０には、Ｌ４キャッシュ９に格納されている全データが格納されているものとする。本実施形態は、上述したキャッシュ間データ配置ポリシに限定されるものではない。メインメモリ１０には、ＭＭＵ３で管理されるページ単位のデータが格納される。一般的に、ＭＭＵ３で管理されるページ単位のデータはメインメモリ１０と補助記憶装置に配置されるが、本実施形態では簡易化のため全てのデータがメインメモリ１０に配置されているものとする。本実施形態では、メインメモリ１０に対象データがある場合は、このデータはＬ１～Ｌ４キャッシュ６～９にも格納されるとともに、プロセッサ２にも送られる。メインメモリ１０のメモリ容量は、例えば数Ｇバイト程度である。
　このように、Ｌ１～Ｌ４キャッシュ６～９は階層化されており、次数の大きい（下位階層の）キャッシュメモリほどメモリ容量は大きい。本実施形態では、次数の大きいキャッシュメモリには、次数の小さい（上位階層の）キャッシュメモリに格納されている全データが格納される。
　図３はＴＬＢ４の内部構造の一例を示す図である。ＴＬＢ４は、ページ単位で各種情報を管理する。ここで、ページとは、例えば４ｋバイトのデータである。
　図３は１ページ分のページエントリ情報１１の一例を示している。図３のページエントリ情報１１は、アドレス変換情報１２と、ダーティビット１３と、アクセスビット１４と、ページ・キャッシュ・ディセーブルビット１５と、ページ・ライトスルービット１６と、ユーザ・スーパーバイザビット１７と、リードライトビット１８と、プレゼントビット１９とを有し、これ以外に、キャッシュ存在情報２０を有する。
　ページエントリ内の各種情報の配置順序は１例を示しており、本実施形態はこれに限定されるものではない。なお、既存のプロセッサに本実施形態を適用する場合(既存のページテーブルにキャッシュ存在情報の追加する場合)には、既存のページエントリの空き領域に格納する方法と、既存のページエントリを拡張(ビット幅を増やす)方法とが考えられる。
　更に、キャッシュ存在情報を含むページエントリを配置する対象は、ＴＬＢ４のみである場合と、ページテーブル５のみである場合と、ＴＬＢ４とページテーブル５の両方に配置する場合とが考えられる。これら３つの選択肢は、上記の「既存ページエントリへのキャッシュ存在情報追加」と「既存のページエントリを拡張」という２つの方法と組み合わせ可能である。
　キャッシュ存在情報をＴＬＢ４とページテーブル５の両方に配置する場合、ページテーブル５も同様の内部構造のページエントリ情報１１を有することが望ましい。ＴＬＢ４には、プロセッサ２が最近発行した仮想アドレスに関するアドレス変換情報が格納されるのに対して、ページテーブル５には、メインメモリ１０全体に関するアドレス変換情報が格納されるため、プロセッサ２が発行した仮想アドレスについてのページエントリ情報１１がＴＬＢ４内に存在しない場合でも、ページテーブル５を参照することで、該当するページエントリ情報１１内に格納されたキャッシュ存在情報２０を取得できる。また、ＴＬＢ４内の少なくとも一部のページエントリ情報１１を追い出す（フラッシュする）ときは、フラッシュすべきページエントリ情報１１と対応するキャッシュ存在情報２０とをページテーブル５に書き戻すのが望ましい。これにより、ＴＬＢ４に格納しきれなかったページエントリ情報１１と対応するキャッシュ存在情報２０をページテーブル５に格納できる。
　本実施形態では、一例として、ＴＬＢ４とページテーブル５の両方にキャッシュ存在情報２０を保持する方式を示す。さらに、既存のページエントリにキャッシュ存在情報２０を追加する場合を想定する。また、既存のページエントリにはキャッシュ存在情報２０を追加する空き領域が十分に存在すると仮定する。
　アドレス変換情報１２は、プロセッサ２が発行した仮想アドレスを物理アドレスに変換するための情報である。例えば、論理アドレスに対応する物理アドレスや、階層化されたページテーブル５へのポインタがこれにあたる。ダーティビット１３は、このページに書き込みを行ったときに１に設定される。アクセスビット１４は、このページにアクセスすると１に設定される。ページ・キャッシュ・ディセーブルビット１５は、このページへのキャッシングを禁止するときに１に設定される。ページ・ライトスルービット１６は、ライトスルーするときに０に設定され、ライトバックするときに１に設定される。なお、ライトスルーとは、キャッシュメモリとメインメモリ１０の両方にデータを書き込むことを指し、ライトバックとは、キャッシュメモリに先にデータを書き込み、その後にメインメモリ１０に書き戻すことを指す。ユーザ・スーパーバイザビット１７は、該当ページをユーザモードで使用するか、スーパーバイザモードで使用するかを設定するものである。リードライトビット１８は、読み出しのみを行うときに０に設定され、読み書きを行うときに１に設定される。プレゼントビット１９は、このページがメインメモリ１０に存在するときに１に設定される。
　キャッシュ存在情報２０とは、プロセッサ２が発行した仮想アドレスに対応する物理アドレスのデータが１階層以上の特定のキャッシュメモリに格納されているか否かを示す情報である。１ページは例えば４ｋバイトで、１つのキャッシュラインは６４バイトであるため、１ページ分のキャッシュ存在情報２０は、４ｋ／６４バイト＝６４個のキャッシュラインのキャッシュ存在情報２０を含むことになる。
　一つのキャッシュラインのキャッシュ存在情報２０は、例えば１ビットで表される。このビットは、プロセッサ２が発行した仮想アドレスに対応するデータが特定のキャッシュメモリに格納されている場合には例えば１に設定され、格納されていない場合には例えば０に設定される。
　以下では、Ｌ４キャッシュ９に対応するキャッシュ存在情報２０を設ける例を説明するが、対象のキャッシュはどの階層のキャッシュでもよい。例えば、Ｌ２でもよいしＬ３キャッシュ８に対応するキャッシュ存在情報２０を設けてもよい。
　ＭＭＵ３は、ＴＬＢ４を参照して、プロセッサ２が発行した仮想アドレスを物理アドレスに変換するとともに、キャッシュ存在情報２０を取得して、この仮想アドレスに対応するデータがＬ４キャッシュ９に格納されているか否かを判断する。そして、ＭＭＵ３により、Ｌ４キャッシュ９に格納されていないことがわかれば、Ｌ３キャッシュ８にミスしたときに、Ｌ４キャッシュ９にアクセスせずにメインメモリ１０にアクセスする。
　図４は本実施形態によるプロセッサシステム１の処理動作を示すフローチャートである。このフローチャートは、プロセッサ２からデータの読み出し要求があった場合の処理手順を示している。
　まず、プロセッサ２が仮想アドレスを発行すると（ステップＳ１）、ＭＭＵ３はＴＬＢ４を参照してこの仮想アドレスを物理アドレスに変換するとともに、Ｌ４キャッシュ９のキャッシュ存在情報２０を取得する（ステップＳ２）。まだ、Ｌ１キャッシュ６へのアクセスも行っていないのに、Ｌ４キャッシュ９のキャッシュ存在情報２０を取得するのは、Ｌ３キャッシュ８にミスしてからキャッシュ存在情報２０を取得すると、Ｌ４キャッシュ９にアクセスすべきか否かを判断するタイミングが遅れてしまうためである。また、仮想アドレスから物理アドレスへの変換と同時にキャッシュ存在情報へのアクセスを行うことにより、ＴＬＢ４やページテーブル５へのアクセス回数を削減するといった利点も存在する。なお、本実装形態の選択肢としては、キャッシュ存在情報２０を仮想アドレスから物理アドレスへの変換時には取得せず、Ｌ４キャッシュ９のアクセス前のいずれかのタイミングで取得する方法も存在する。例えば、Ｌ３キャッシュ８にミスした場合に、キャッシュ存在情報２０を取得してもよい。
　次に、ステップＳ２で変換した物理アドレスを用いて、Ｌ１キャッシュ６にアクセスし、Ｌ１キャッシュ６のタグメモリを参照してヒット／ミス判定を行う（ステップＳ３）。
　Ｌ１キャッシュ６にヒットした場合は、対応するデータをＬ１キャッシュ６から読み出してプロセッサ２に送る（ステップＳ４）。Ｌ１キャッシュ６にミスした場合は、ステップＳ２で変換した物理アドレスを用いて、Ｌ２キャッシュ７にアクセスし、Ｌ２キャッシュ７のタグメモリを参照してヒット／ミス判定を行う（ステップＳ５）。
　Ｌ２キャッシュ７にヒットした場合は、この物理アドレスに対応するデータをＬ２キャッシュ７から読み出して、Ｌ１キャッシュ６に格納するとともに、プロセッサ２に送る（ステップＳ６）。Ｌ２キャッシュ７にミスした場合は、ステップＳ２で変換した物理アドレスを用いて、Ｌ３キャッシュ８にアクセスし、Ｌ３キャッシュ８のタグメモリを参照してヒット／ミス判定を行う（ステップＳ７）。
　Ｌ３キャッシュ８にヒットした場合は、この物理アドレスに対応するデータをＬ３キャッシュ８から読み出して、Ｌ２キャッシュ７とＬ１キャッシュ６に格納するとともに、プロセッサ２に送る（ステップＳ８）。
　Ｌ３キャッシュ８にミスした場合は、ステップＳ２で取得したキャッシュ存在情報２０を参照し、Ｌ４キャッシュ９にヒットしている可能性が高いか否かを判定する（ステップＳ９）。すなわち、ステップＳ９では、キャッシュ存在情報２０によって、Ｌ４キャッシュ９にアクセスするか否かを判定する。ステップＳ９でＬ４キャッシュ９にヒットしている可能性が高いことがわかると、Ｌ４キャッシュ９にアクセスする（ステップＳ１０）。この場合、通常のＬ４キャッシュ９へのアクセスと同様の処理が行われる。すなわち、Ｌ４キャッシュ９のタグメモリにアクセスして、ヒット／ミス判定を行い、ヒットすれば、Ｌ４キャッシュ９のデータキャッシュ部から対象データを読み出す。
　一方、キャッシュ存在情報２０を参照した結果、Ｌ４キャッシュ９にミスしている可能性が高いことがわかると、Ｌ４キャッシュ９にはアクセスせずに、メインメモリ１０にアクセスする（ステップＳ１１）。これにより、Ｌ４キャッシュ９のタグメモリにアクセスしてヒット／ミス判定結果が出るまでのタイムラグを生じさせることなく、高速にメインメモリ１０にアクセスできる。
　ＭＭＵ３は、Ｌ４キャッシュ９内の少なくとも一部のデータが更新された場合には、更新されたデータのキャッシュラインについてのキャッシュ存在情報２０も更新する。図３に示したキャッシュ存在情報２０を更新するタイミングは、Ｌ４キャッシュ９にデータを格納するタイミングと、Ｌ４キャッシュ９からデータを追い出すタイミングとである。
　図５はＬ４キャッシュ９にデータを格納する場合のキャッシュ存在情報２０の更新処理の一例を示すフローチャートである。ＭＭＵ３は、キャッシュミスしたアドレス、または下位階層のキャッシュメモリまたはメインメモリ１０から送られてきたデータのアドレスがＴＬＢ４内のページエントリにあるか否かをチェックする（ステップＳ２１）。
　ステップＳ２１がＹＥＳの場合、ＴＬＢ４内のキャッシュ存在情報２０中の対応するキャッシュライン用のビットを１にする（ステップＳ２２）。ステップＳ２１がＮＯの場合、ページテーブル５を参照し、ページテーブル５内のキャッシュ存在情報２０中の対応するキャッシュライン用のビットを１にする（ステップＳ２３）。
　図６はＬ４キャッシュ９からデータを追い出す場合のキャッシュ存在情報２０の更新処理の一例を示すフローチャートである。ＭＭＵ３は、キャッシュミスしたアドレス、または下位階層のキャッシュメモリから送られてきたデータのアドレスがＴＬＢ４内のページエントリにあるか否かをチェックする（ステップＳ３１）。
　ステップＳ３１がＹＥＳの場合、ＴＬＢ４内のキャッシュ存在情報２０中の対応するキャッシュラインのビットを０にする（ステップＳ３２）。ステップＳ３１がＮＯの場合、ページテーブル５を参照し、ページテーブル５内のキャッシュ存在情報２０中の対応するキャッシュラインのビットを０にする（ステップＳ３３）。
　ここまで、キャッシュ存在情報の更新方法を説明したが、更新対象や更新ポリシには様々な変形例が存在する。例えば、ＴＬＢ４とページテーブル５にキャッシュ存在情報を保持する実施形態において、Ｌ４キャッシュ９の保持データが変更された場合にキャッシュ存在情報を更新するのはＴＬＢ４のみであってもよい（このような場合、例えば、ＴＬＢ４からデータが追い出される際にページテーブル５を更新してもよい）。例えば、ＴＬＢ４にキャッシュ存在情報を保持する実施形態において、Ｌ４キャッシュ９の保持データが変更された場合にＴＬＢ４内に該当データがなければ、キャッシュ存在情報を更新しなくてもよい。このような場合、Ｌ４キャッシュ９内に配置されているデータとキャッシュ存在情報の一貫性が失われ、キャッシュ存在情報を用いたＬ４キャッシュ９のアクセス判定においてFalse positiveやFalse negativeといった誤判定が発生する可能性がある。これらの対処法については後述する。
　（キャッシュ存在情報２０の保持方法の変形例）
　上述した実施形態では、簡略化のため、ＴＬＢ４が１階層のページエントリ・キャッシュとなっている方式を示した。しかしながら、ＴＬＢ４が複数階層の場合においても本実施形態は適用可能である。この場合において、最も単純なキャッシュ存在方法の保持方法は、全ての階層でこれを保持することである。一方で、一部の階層にのみキャッシュ存在情報２０を配置する方法も考えられる。例えば、最も下位階層のＴＬＢ４にのみキャッシュ存在情報２０を配置する方法がある。このような方法を用いることで、ＴＬＢ４へのアクセスを物理的に異なるメモリに分散し、ＴＬＢ４のアクセスの衝突による遅延を軽減することが出来る。この効果が得られる典型的な例としては、ＣＰＵ２からのメモリアクセスによるＴＬＢ４の参照と、Ｌ４キャッシュ９の配置データ変更に伴うキャッシュ存在情報２０の更新のためのＴＬＢ４の参照とが同タイミングに発生した場合に、前者の参照は上位階層のＴＬＢ４でその要求にこたえ、後者の参照は下位階層のＴＬＢ４でその要求にこたえることで、アクセス衝突を回避することが考えられる。
　（キャッシュ存在情報２０の形式の変形例）
　上述した実施形態では、キャッシュ存在情報２０としてキャッシュライン毎に１ビットのフラグを保持する形式を示した。しかし、キャッシュ存在情報２０はこのような形式に限定されるものではない。
　例えば、より詳細化した情報を保持してもよい。例えば、ライン毎のアドレスをすべて保持してもよいし、ライン毎に設けられた記憶領域にラインが格納されているメモリ・バンクIDを記録してもよい。
　また、キャッシュ存在情報２０は、ＴＬＢ４のページエントリごとに、１ページ内に含まれる特定のキャッシュメモリ（例えばＬ４キャッシュ９）の全キャッシュラインの情報を要約化した１ビット以上のビット列を含んでいてもよい。その例として、ハッシュ関数を用いて情報を要約する方法がある。ハッシュ関数には様々なものが考えられる。例えば、ページ内のラインのうち、Ｌ４キャッシュ９に存在するライン数を保持するようなものも考えられるし、Ｌ４キャッシュ９に存在するライン・アドレスのORをとるなどのハッシュ化が考えられる。
　このように、ハッシュ関数を用いてキャッシュ存在情報２０として要約化された情報を用いる場合などには、その情報のみでＬ４キャッシュ９へのデータ保持と非保持の判断が厳密に行えないことに注意しなければならない。ハッシュ関数を用いて判断を行うときに、要約された情報を用いることにより発生する誤判断にはFalse positive とFalse negativeがある。False positiveが発生する場合は、不必要なＬ４キャッシュ９へのアクセスが行われ、無駄なタグアクセスによる性能低下は発生するものの、プログラムの実行結果には何ら影響を与えないため、問題は軽微である。同様に、False negativeが発生する場合でも、Ｌ４キャッシュ９がライトスルーであれば、Ｌ４キャッシュ９を有効活用できない状況が発生するものの、性能が低下するのみであるため、問題は軽微である。一方で、データ配置ポリシがライトバックである場合、最新のデータ（正しい値を保持するデータ）がＬ４キャッシュ９のみに存在する可能性があるため、False negativeによるＬ４キャッシュ９へのアクセスの回避により、最新でないデータ（誤った数値）を用いて計算を行ってしまう可能性がある。このような場合は、例えば、キャッシュ存在情報２０とページエントリのDirtyビットを参照し、Dirtyビットがセットされている場合はキャッシュ存在情報２０に関わらずＬ４キャッシュ９にアクセスするような追加の制御を行ってもよい。
　（他ハードウェア・モジュールと協調したキャッシュ存在情報２０の保持方法の変形例）
　本実施形態は、他のハードウェア・モジュールと協調することで、ページエントリに保持する情報を削減することもできる。ページエントリにＬ４キャッシュ９に存在するデータライン数のみを記録する場合を例とする。この場合、Ｌ４キャッシュ９に存在するデータライン数がゼロ以上である場合にＬ４キャッシュ９にアクセスする制御ポリシであるとすると、False positiveが高い確率で発生する。これを抑制する方法として、例えば、ページ単位で、ページ内に存在するラインを特定可能なビットベクタを別なハードウェア・モジュールとして持っておき、（ＴＬＢ４やページテーブル５の）ページエントリの参照によりＬ４キャッシュ９に存在するデータライン数がゼロ以上であれば上記のハードウェア・モジュールを参照するような制御が考えられる。これにより、ＴＬＢ４やページテーブル５におけるキャッシュ存在情報２０に必要なビット数を抑制しつつ、Ｌ４キャッシュ９のアクセス必要性を高精度に判定することが可能となる。
　上述した実施形態では、４階層（Ｌ１～Ｌ４キャッシュ６～９）のキャッシュメモリを備える例を説明したが、キャッシュメモリの階層数は４階層には限定されない。また、キャッシュ存在情報２０を有するキャッシュメモリもＬ４キャッシュ９には限定されず、１階層以上の任意の階層のキャッシュメモリのそれぞれにキャッシュ存在情報２０を設けてもよい。この場合、各キャッシュ存在情報２０がどの階層のキャッシュメモリに対応するかを示す識別情報を図３のページエントリ情報１１内に設けてもよい。また、２階層以上のキャッシュメモリのキャッシュ存在情報２０を一つにまとめてもよい。
　このように、本実施形態では、プロセッサ２が発行した仮想アドレスのデータが１階層以上の特定のキャッシュメモリに格納されているか否かを示すキャッシュ存在情報２０をＴＬＢ４とページテーブル５の少なくとも一方に設けるため、このキャッシュメモリのタグメモリにアクセスする前に、キャッシュ存在情報２０にてキャッシュメモリ内にデータがあるか否かを予測できる。よって、キャッシュメモリ内に対象データがないにもかかわらず、タグメモリにアクセスしてキャッシュミスの結果を待ってから、メインメモリ１０にアクセスするよりも高速に、メインメモリ１０にアクセスできる。また、タグメモリへの不必要なアクセスによる電力オーバヘッドも削減することが可能となる。すなわち、キャッシュメモリ内に対象データがないことがキャッシュ存在情報２０で予測できた場合は、このキャッシュメモリへのアクセスを行わないため、キャッシュミス時の性能・電力のオーバヘッドを削減できる。
　本実施形態におけるキャッシュ存在情報２０は、Ｌ４キャッシュ９のように、大容量のキャッシュメモリに設けた場合により大きな効果が得られる。大容量のキャッシュメモリの場合、タグメモリにアクセスするのに時間がかかり、キャッシュミスしたことがわかってからメインメモリ１０にアクセスすると、メインメモリ１０にアクセスするのに余計に時間がかかってしまう。これに対して、キャッシュ存在情報２０を設ければ、キャッシュメモリのタグメモリにアクセスする前に、このキャッシュメモリ内に対象データがあるか否かを精度よく予測できるため、データがあると予測された場合のみタグメモリにアクセスでき、キャッシュミス時にメインメモリ１０により高速にアクセスでき、アクセス効率を向上できる。また、大容量のキャッシュメモリであれば、タグメモリも大容量となるため、そのアクセス電力も大きくなる。高精度なアクセスにより、このアクセス電力も削減可能である。
　上述した各実施形態では、Ｌ４キャッシュ９のメモリセルがＭＲＡＭセルの例を説明したが、本実施形態のキャッシュメモリは、他の不揮発性メモリ（例えば、ＲｅＲＡＭ（Resistance RAM）メモリセル、ＰＲＡＭ（Phase Change RAM）、ＦＲＡＭ（Ferroelectric RAM、登録商標）、ＮＡＮＤフラッシュメモリセル）で構成されていてもよい。あるいは、ＳＲＡＭやＤＲＡＭ等の揮発メモリを用いてもよい。
　上記の実施形態では、ＴＬＢ４とページテーブル５の少なくとも一方に設けられたキャッシュ存在情報２０により特定のメモリへのアクセス時のヒット/ミスを判定し、タグメモリへの不必要なアクセスを回避する制御を例示した。上記の実施形態以外に、キャッシュ存在情報２０は他の目的にも利用できる。
　（キャッシュ存在情報を電源制御に利用する例）
　ＴＬＢ４とページテーブル５の少なくとも一方に設けられるキャッシュ存在情報２０は、例えば、キャッシュメモリの電源管理に用いることができる。その例として、Ｌ４キャッシュ９へのアクセスが少ないときは、Ｌ４キャッシュ９の電源を遮断したり、電源電圧を低下させたる低消費電力モードに移行して、消費電力を削減する場合が考えられる。一般的には、低消費電力モードからデータへのアクセスが可能な状態(アクティブモード)に遷移するには、時間的および電力的なオーバーヘッドがある。つまり、電源遮断中からデータへのアクセスが可能な状態に遷移するためには、いくらかの時間が必要となり、同時に電力も消費する。Ｌ４キャッシュアクセス時に低消費電力モードだと、通常のキャッシュレイテンシに加え、電源遮断からアクティブモードへの復帰時間が必要となり、プロセッサ２の性能低下へと繋がる。逆に、積極的にアクティブモードを利用すると、Ｌ４キャッシュ９にデータが存在しないにも拘らず、不必要な電力を消費してしまう。
　これを解決する１つの方法として、キャッシュ存在情報２０を利用し、1)Ｌ３キャッシュ８へのヒット/ミスの判定によりＬ４キャッシュ９へのアクセスを予測（特定）し、さらに2)Ｌ４キャッシュ９でのヒット/ミスを判定することが考えられる。1)のＬ３キャッシュ８へのヒット/ミスの判定が可能であれば、Ｌ４キャッシュ９へのアクセスに先行して低消費電力モードからアクティブモードへと状態を遷移させておくことができ、モード遷移に伴うオーバヘッドを隠蔽することが出来る。また、Ｌ４キャッシュ９でのヒット/ミスを判定できれば、Ｌ４キャッシュ９にヒットする場合のみアクティブモードへと遷移させるといったことが可能となり、不必要なモード遷移を抑制することが出来る。
　図７はキャッシュ存在情報２０を電源制御に利用するプロセッサシステム１の概略構成を示すブロック図である。図７のプロセッサシステム１は、各階層のキャッシュメモリ６～９に対応づけて、キャッシュコントローラ２１～２４が設けられている。これらキャッシュコントローラ２１～２４は、ＭＭＵ３からの指示に従って、対応するキャッシュメモリ６～９のアクセス制御と電源制御を行う。例えば、ＭＭＵ３は、キャッシュ存在情報２０に基づいて、Ｌ３キャッシュミスによりＬ４キャッシュ９にアクセスするか否かを判断するとともに、Ｌ４キャッシュ９にアクセスするか否かでＬ４キャッシュ９に供給する電力を制御する。これにより、Ｌ４キャッシュ９にアクセスしない場合は、Ｌ４キャッシュ９を低消費電力モードで動作させることができ、消費電力の削減が図れる。また、Ｌ４キャッシュ９でのヒットが予想される場合は、実際にアクセスを開始する前にＬ４キャッシュ９をアクティブモードに遷移させることで、高速アクセスが可能となる。
　（キャッシュ存在情報をデッドラインの制御に利用する例）
　ＴＬＢ４とページテーブル５の少なくとも一方に配置されたキャッシュ存在情報２０は、例えば、デッドブラインの特定にも利用できる。デッドラインとは、今後利用される可能性のないキャッシュラインを指す。例えば、解放されたプロセスが利用していたデータがこれにあたる。利用される可能性のないキャッシュラインの保持はキャッシュメモリの利用効率の低下を引き起こす。
　これを解決するため、例えば、解放されたプロセスのページをＴＬＢ４とページテーブル５の少なくとも一方で特定し、そのページエントリ内のキャッシュ存在情報２０から特定のキャッシュに該当ページ内のデータが含まれるようであれば、それらのデータを無効化する制御が考えられる。これにより、今後利用されないデータを保持し続けることで、今後利用する可能性の有るデータが追い出されるケースを防止でき、キャッシュメモリを効率的に活用することが可能となる。
　キャッシュ存在情報２０をデッドブロックの制御に利用する場合のプロセッサシステム１は、例えば図７と同様のブロック図で実現可能である。プロセッサ２がプロセスを切り替えるときのメモリ管理の手法として、以下の二つがある。一つの手法は、プロセッサ２があるプロセスを解放すると、ＴＬＢ４を完全に書き換える（フラッシュする）ことである。この場合、ＭＭＵは、ＴＬＢ４に格納されていたデータをすべて無効化したことを、ＴＬＢに格納されているキャッシュ存在情報２０に基づき各キャッシュのキャッシュコントローラに通知する。これを受けて、各階層のキャッシュメモリ６～９は、順々に、該当するデータを無効化する。もう一つの手法は、ＴＬＢ４やページテーブル５が各プロセスを識別可能な識別情報を記憶しており、ＭＭＵ３は、解放されたプロセスに対応する識別情報を取得して、各キャッシュ６のキャッシュコントローラ２１に通知する。これを受けて、各階層のキャッシュメモリ６～９は、ＴＬＢに格納されているキャッシュ存在情報２０に基づきその識別情報に対応するデータを無効化する。
　（キャッシュ存在情報をNUCAの効率的制御に利用する例）
　ＴＬＢ４とページテーブル５の少なくとも一方に配置されたキャッシュ存在情報２０は、例えば、NUCA(Non-uniform cache access)の効率的なアクセスにも利用できる。NUCAとは、同一階層のキャッシュをいくつかの領域(バンク)に分割し、ある位置(例えばCPU)からそれぞれの領域に異なるレイテンシでアクセスするキャッシュシステムを指す。このシステムは、特に、大容量のキャッシュを効率的に利用する場合に用いられる。大容量なキャッシュは低速なレイテンシとなりがちだが、NUCAを利用することで、アクセスする対象から近い位置にデータがあれば高速なデータアクセスが可能となる。その利用形態の一例として、マルチコアプロセッサでは、コア毎にバンク(ローカルバンク)を保持し、さらにバンク毎にタグを保持する。あるコアからローカルバンクへとアクセスが発生し、データが存在しなかった場合、コヒーレンシ・アクセスでその他のバンクにデータが存在しないかをチェックする。仮に、その他のバンクにデータが存在したとしても、ローカルバンクへのアクセスとコヒーレンシに要するレイテンシと電力がオーバヘッドとなる。
　このようなオーバヘッドを解消する一方式として、例えば、キャッシュ存在情報２０の中にキャッシュラインデータが保持されているバンクID情報を含めてもよい。このような方式を用いれば、ＴＬＢ４とページテーブル５の少なくとも一方へのアクセス時に、データが存在するバンクを特定可能であるため、データが存在しないバンクへのアクセスと、コヒーレンシのオーバヘッドを省略することが可能となる。これにより、キャッシュの性能向上と消費電力削減が実現できる。なお、バンクID情報は、上記の第一の実施形態と同様にハッシュ化された情報であってもよい。
　図８はＮＵＣＡを行うプロセッサシステムの概略構成を示すブロック図である。図８の例では、Ｌ４キャッシュ９が４つのメモリバンクに分かれており、各メモリバンクごとに別個にキャッシュコントローラ２５～２８を備えている。各キャッシュコントローラ２５～２８は、各メモリバンク内に格納されているデータを、メモリバンクＩＤ情報とともに、ＭＭＵ３に通知する。ＭＭＵ３は、受け取った情報をＴＬＢ４とページテーブル５に登録する。これにより、ＭＭＵ３は、ＴＬＢ４またはページテーブル５を参照することで、プロセッサ２からアクセス要求のあったデータが、どのメモリバンクに格納されているかを迅速に把握でき、該当するメモリバンクに高速にアクセスすることができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (16)

  1. 　データを格納するデータキャッシュ部と前記データキャッシュ部に格納された各データのアドレスを格納するタグ部とを有する１階層以上のキャッシュメモリと、
    　プロセッサが発行する仮想アドレスから物理アドレスへのアドレス変換情報を含むページエントリ情報と、変換した物理アドレスのそれぞれに対応するデータが１階層以上の特定のキャッシュメモリに格納されているか否かを示すキャッシュ存在情報と、を格納するトランスレーション・ルックアサイド・バッファと、
    　を備えるキャッシュメモリシステム。
  2. 　前記トランスレーション・ルックアサイド・バッファは、前記特定のキャッシュメモリ内に格納しているデータを変更する際には、当該変更に合わせて前記キャッシュ存在情報を更新する請求項１に記載のキャッシュメモリシステム。
  3. 　前記トランスレーション・ルックアサイド・バッファは、前記特定のキャッシュメモリに新たなデータを書き込む場合と、前記特定のキャッシュメモリに格納されているデータを追い出す場合と、の少なくとも一方において、前記キャッシュ存在情報を更新する請求項２に記載のキャッシュメモリシステム。
  4. 　前記トランスレーション・ルックアサイド・バッファに格納された前記ページエントリ情報および対応する前記キャッシュ存在情報と、前記トランスレーション・ルックアサイド・バッファに格納しきれなかった前記ページエントリ情報および対応する前記キャッシュ存在情報とを格納するページテーブルと、
    　前記トランスレーション・ルックアサイド・バッファの前記ページエントリ情報に存在しない物理アドレスにアクセスする場合には、前記ページテーブル内の前記キャッシュ存在情報を参照して、前記特定のキャッシュメモリへのアクセスを行うか否かを判断するメモリ管理ユニットと、を備える請求項１に記載のキャッシュメモリシステム。
  5. 　前記メモリ管理ユニットは、前記トランスレーション・ルックアサイド・バッファに格納された前記ページエントリ情報のうち少なくとも一部のページエントリ情報を他のページエントリ情報に変更する場合には、変更前のページエントリ情報と対応する前記キャッシュ存在情報とを前記ページテーブルに書き戻す請求項４に記載のキャッシュメモリシステム。
  6. 　前記キャッシュ存在情報によって該当するデータが前記特定のキャッシュメモリに格納されていないと判断された場合は、前記特定のキャッシュメモリの前記タグ部にアクセスせずに、前記特定のキャッシュメモリより高次のキャッシュメモリまたはメインメモリにアクセスするメモリ管理ユニットを備える請求項１に記載のキャッシュメモリシステム。
  7. 　前記プロセッサからのアクセス要求に応じて前記ページエントリ情報を参照する際に、対応する前記キャッシュ存在情報を取得するメモリ管理ユニットを備える請求項１に記載のキャッシュメモリシステム。
  8. 　前記キャッシュ存在情報に基づいて、前記特定のキャッシュメモリにアクセスするか否かで前記特定のキャッシュメモリに供給する電力を制御するキャッシュコントローラを備える請求項１に記載のキャッシュメモリシステム。
  9. 　プロセッサが解放したプロセスで使用するデータが前記特定のキャッシュメモリに格納されているか否かを前記キャッシュ存在情報に基づいて判断し、当該データを無効化するキャッシュコントローラを備える請求項１に記載のキャッシュメモリシステム。
  10. 　前記特定のキャッシュメモリは、複数のバンクに分かれており、
    　前記キャッシュ存在情報は、前記特定のキャッシュメモリ中のどのバンクにデータが格納されているかを示すバンク識別情報を含んでおり、
    　前記特定のキャッシュメモリにアクセスする際には、前記キャッシュ存在情報中の前記バンク識別情報に対応するバンクにアクセスするキャッシュコントローラを備える請求項１に記載のキャッシュメモリシステム。
  11. 　前記キャッシュ存在情報は、前記特定のキャッシュメモリのキャッシュラインごとの情報を含む請求項１に記載のキャッシュメモリシステム。
  12. 　前記キャッシュ存在情報は、前記トランスレーション・ルックアサイド・バッファのページエントリ毎に、1ページ内に含まれる前記特定のキャッシュメモリの全キャッシュラインの情報を要約化した1ビット以上のビット列を含む請求項１１に記載のキャッシュメモリシステム。
  13. 　前記キャッシュ存在情報は、前記トランスレーション・ルックアサイド・バッファのページエントリごとに、１ページ内に含まれる前記特定のキャッシュメモリの全キャッシュラインのそれぞれについて、１ビットずつ設けられる請求項１１に記載のキャッシュメモリシステム。
  14. 　前記特定のキャッシュメモリは、最も高次のキャッシュメモリである請求項１乃至１３のいずれかに記載のキャッシュメモリシステム。
  15. 　前記特定のキャッシュメモリは、ＭＲＡＭ（Magnetoresistive RAM）セルを用いて構成される請求項１に記載のキャッシュメモリシステム。
  16. 　プロセッサと、
    　データを格納するデータキャッシュ部と前記データキャッシュ部に格納された各データのアドレスを格納するタグ部とを有する１階層以上のキャッシュメモリと、
    　前記プロセッサが発行する仮想アドレスから物理アドレスへのアドレス変換情報を含むページエントリ情報と、変換した物理アドレスのそれぞれに対応するデータが１階層以上の特定のキャッシュメモリに格納されているか否かを示すキャッシュ存在情報と、を格納するトランスレーション・ルックアサイド・バッファと、を備えるプロセッサシステム。
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