JP2001256108A - メモリ内蔵マイクロプロセッサ - Google Patents
メモリ内蔵マイクロプロセッサInfo
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- JP2001256108A JP2001256108A JP2000065934A JP2000065934A JP2001256108A JP 2001256108 A JP2001256108 A JP 2001256108A JP 2000065934 A JP2000065934 A JP 2000065934A JP 2000065934 A JP2000065934 A JP 2000065934A JP 2001256108 A JP2001256108 A JP 2001256108A
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Abstract
(57)【要約】
【課題】 内蔵メモリと内蔵キャッシュメモリを併用す
るマイクロプロセッサにおいて、演算速度の低下を抑え
たメモリとキャッシュメモリの使い分けを行おうとす
る。 【解決手段】 メモリとキャッシュメモリを共に内蔵す
るマイクロプロセッサにおいて、メモリの使用領域を割
り当てるアドレス変換バッファと、アドレス変換バッフ
ァによるアドレス変換後のメモリの属性をメモリの種類
毎に管理する構成情報レジスタとを備えて、メモリのア
ドレスをアドレス変換バッファに基づいて動的に使用
し、マイクロプロセッサの演算実行時にアドレス変換バ
ッファから実アドレスを知り、対応するメモリの属性を
調べて、属性対応でメモリを直接ヒットするか、または
キャッシュメモリをヒットするかを決めるようにした。
るマイクロプロセッサにおいて、演算速度の低下を抑え
たメモリとキャッシュメモリの使い分けを行おうとす
る。 【解決手段】 メモリとキャッシュメモリを共に内蔵す
るマイクロプロセッサにおいて、メモリの使用領域を割
り当てるアドレス変換バッファと、アドレス変換バッフ
ァによるアドレス変換後のメモリの属性をメモリの種類
毎に管理する構成情報レジスタとを備えて、メモリのア
ドレスをアドレス変換バッファに基づいて動的に使用
し、マイクロプロセッサの演算実行時にアドレス変換バ
ッファから実アドレスを知り、対応するメモリの属性を
調べて、属性対応でメモリを直接ヒットするか、または
キャッシュメモリをヒットするかを決めるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリとキャッシ
ュメモリを共に持つ、演算速度を向上したメモリ内蔵マ
イクロプロセッサに関するものである。
ュメモリを共に持つ、演算速度を向上したメモリ内蔵マ
イクロプロセッサに関するものである。
【０００２】
【従来の技術】マイクロプロセッサが専用の内蔵メモリ
を使用して演算速度を高めた構成が、メモリ内蔵マイク
ロプロセッサとして知られている。しかしその場合の典
型的な内蔵メモリの構成は、メモリアドレスの割り当て
が一意に定められている。このためメモリの使用に制限
が生じ、使用目的によってはメモリのアドレス構成が不
適当であり、そメモリの使用領域を変えるためにアドレ
スを再割り当てする必要があって、使用上の柔軟性が欠
ける嫌いがあった。
を使用して演算速度を高めた構成が、メモリ内蔵マイク
ロプロセッサとして知られている。しかしその場合の典
型的な内蔵メモリの構成は、メモリアドレスの割り当て
が一意に定められている。このためメモリの使用に制限
が生じ、使用目的によってはメモリのアドレス構成が不
適当であり、そメモリの使用領域を変えるためにアドレ
スを再割り当てする必要があって、使用上の柔軟性が欠
ける嫌いがあった。
【０００３】外部メモリに関してこの不具合を改善した
方式として、図５に示される特開平１１−２７２６００
号公報に示されるものがある。図５（ａ）がその構成図
で、これはメモリのアドレス領域のマッピングを行うデ
コード回路の代わりに、アドレスマッピングを任意に設
定できるマッピング設定レジスタを設けて、アドレス空
間の割当、システム構成の変更を行うようにしたもので
ある。図５（ａ）、（ｂ）はその動作を説明する図で、
例えばあるシステムＡでは（ａ）のアドレスマッピング
としていて、各メモリは図のアドレスを設定されてい
る。ところが別のシステムＢで（ｂ）のマッピングが必
要になった場合、マッピング設定レジスタ９０９が各メ
モリに対して（ｂ）から（ａ）への変換を設定しておけ
ば、各メモリが（ａ）のアドレスを設定されていても、
別のシステムＢにおいてそのアドレス図５（ｂ）が実ア
ドレスでは（ａ）に変換されて実行されることになる。
こうしてメモリアドレスに対するフレキシビリティが得
られる。
方式として、図５に示される特開平１１−２７２６００
号公報に示されるものがある。図５（ａ）がその構成図
で、これはメモリのアドレス領域のマッピングを行うデ
コード回路の代わりに、アドレスマッピングを任意に設
定できるマッピング設定レジスタを設けて、アドレス空
間の割当、システム構成の変更を行うようにしたもので
ある。図５（ａ）、（ｂ）はその動作を説明する図で、
例えばあるシステムＡでは（ａ）のアドレスマッピング
としていて、各メモリは図のアドレスを設定されてい
る。ところが別のシステムＢで（ｂ）のマッピングが必
要になった場合、マッピング設定レジスタ９０９が各メ
モリに対して（ｂ）から（ａ）への変換を設定しておけ
ば、各メモリが（ａ）のアドレスを設定されていても、
別のシステムＢにおいてそのアドレス図５（ｂ）が実ア
ドレスでは（ａ）に変換されて実行されることになる。
こうしてメモリアドレスに対するフレキシビリティが得
られる。
【０００４】メモリ領域を都度自由に割り当てること以
外に、プロセッサの演算速度を落とさない工夫も重要で
ある。メモリからの読み出し速度を上げるためにキャッ
シュメモリを使用することがよく知られている。しかし
キャッシュメモリは容量が限られており、その有効利用
に言及したものはない。
外に、プロセッサの演算速度を落とさない工夫も重要で
ある。メモリからの読み出し速度を上げるためにキャッ
シュメモリを使用することがよく知られている。しかし
キャッシュメモリは容量が限られており、その有効利用
に言及したものはない。
【０００５】
【発明が解決しようとする課題】従来のメモリの領域設
定は上記のようになされており、単にシステムの要求に
基づいて主メモリの領域割当を変更するのみで、マイク
ロプロセッサの実行演算速度を考慮した割当はなされ
ず、演算速度が低下する場合があるという課題があっ
た。
定は上記のようになされており、単にシステムの要求に
基づいて主メモリの領域割当を変更するのみで、マイク
ロプロセッサの実行演算速度を考慮した割当はなされ
ず、演算速度が低下する場合があるという課題があっ
た。
【０００６】この発明は上記の課題を解決するためにな
されたもので、内蔵メモリと内蔵キャッシュメモリを併
用するマイクロプロセッサにおいて、演算速度の低下を
抑えたメモリとキャッシュメモリの使い分けを行おうと
する。
されたもので、内蔵メモリと内蔵キャッシュメモリを併
用するマイクロプロセッサにおいて、演算速度の低下を
抑えたメモリとキャッシュメモリの使い分けを行おうと
する。
【０００７】
【課題を解決するための手段】この発明に係るメモリ内
蔵マイクロプロセッサは、メモリとキャッシュメモリを
共に内蔵するマイクロプロセッサにおいて、メモリの使
用領域を割り当てるアドレス変換バッファと、アドレス
変換バッファによるアドレス変換後のメモリの属性をメ
モリの種類毎に管理する構成情報レジスタとを備えて、
メモリのアドレスをアドレス変換バッファに基づいて動
的に使用し、マイクロプロセッサの演算実行時にアドレ
ス変換バッファから実アドレスを知り、対応するメモリ
の属性を調べて、属性対応でメモリを直接ヒットする
か、またはキャッシュメモリをヒットするかを決めるよ
うにした。
蔵マイクロプロセッサは、メモリとキャッシュメモリを
共に内蔵するマイクロプロセッサにおいて、メモリの使
用領域を割り当てるアドレス変換バッファと、アドレス
変換バッファによるアドレス変換後のメモリの属性をメ
モリの種類毎に管理する構成情報レジスタとを備えて、
メモリのアドレスをアドレス変換バッファに基づいて動
的に使用し、マイクロプロセッサの演算実行時にアドレ
ス変換バッファから実アドレスを知り、対応するメモリ
の属性を調べて、属性対応でメモリを直接ヒットする
か、またはキャッシュメモリをヒットするかを決めるよ
うにした。
【０００８】また更に、アドレス変換バッファをミス・
ヒットした場合は、ミスヒットしたアドレスの属性を調
べて、所定の低速メモリである場合はキャッシュに登録
するようにした。
ヒットした場合は、ミスヒットしたアドレスの属性を調
べて、所定の低速メモリである場合はキャッシュに登録
するようにした。
【０００９】
【発明の実施の形態】実施の形態１．アドレス変換レジ
スタを設け、メモリの属性を管理してメモリ内蔵プロセ
ッサの速度低下を抑えた本発明の実施の形態を説明す
る。図１は本実施の形態におけるメモリ内蔵プロセッサ
の構成を示す図である。図において、１はＣＰＵ（プロ
セッサ）、２は命令キャッシュ（メモリ）ユニット、３
はデータキャッシュ（メモリ）ユニット、４は本発明で
重要な要素であるメモリ管理ユニットである。メモリ管
理ユニット４は、その中に５のアドレス変換バッファ、
本実施の形態の場合は仮想アドレス機構としてのＴＬＢ
（Table Look-up Buffer）と、６の内蔵メモリのアクセ
ス速度等を属性として管理するメモリ構成情報レジスタ
と、７のＴＬＢ５とＣＰＵ１のいずれのアドレスかを選
択するアドレスセレクタを持つ。８はプロセッサに内蔵
されるメモリで、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモ
リ等の各種のメモリがシステムにより使い分けられる。
９は外部デバイスとのインタフェースを行うバスインタ
フェースユニットで、１０はプロセッサ・バス、１１は
メモリ・バス、１２はアドレスデコード制御信号線、１
３は各種のメモリを選択するチップセレクト信号線、１
４はマイクロプロセッサと外部メモリやＩ／Ｏを接続す
る拡張バスである。
スタを設け、メモリの属性を管理してメモリ内蔵プロセ
ッサの速度低下を抑えた本発明の実施の形態を説明す
る。図１は本実施の形態におけるメモリ内蔵プロセッサ
の構成を示す図である。図において、１はＣＰＵ（プロ
セッサ）、２は命令キャッシュ（メモリ）ユニット、３
はデータキャッシュ（メモリ）ユニット、４は本発明で
重要な要素であるメモリ管理ユニットである。メモリ管
理ユニット４は、その中に５のアドレス変換バッファ、
本実施の形態の場合は仮想アドレス機構としてのＴＬＢ
（Table Look-up Buffer）と、６の内蔵メモリのアクセ
ス速度等を属性として管理するメモリ構成情報レジスタ
と、７のＴＬＢ５とＣＰＵ１のいずれのアドレスかを選
択するアドレスセレクタを持つ。８はプロセッサに内蔵
されるメモリで、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモ
リ等の各種のメモリがシステムにより使い分けられる。
９は外部デバイスとのインタフェースを行うバスインタ
フェースユニットで、１０はプロセッサ・バス、１１は
メモリ・バス、１２はアドレスデコード制御信号線、１
３は各種のメモリを選択するチップセレクト信号線、１
４はマイクロプロセッサと外部メモリやＩ／Ｏを接続す
る拡張バスである。
【００１０】図２はマイクロプロセッサの動作を示すフ
ロー図で、図３はＴＬＢ更新動作を示すフロー図であ
る。また図４はメモリ構成情報レジスタ６の詳細とＴＬ
Ｂへのエントリ動作を説明する図である。これらの図に
基づいて動作を説明する。電源が投入されると、ＣＰＵ
１は外部の初期化プログラム格納ＲＯＭ１６をアクセス
し、その読み込まれた初期化プログラムによってシステ
ムの初期化が行われる。初期化の過程で、メモリ構成情
報は外部のメモリ構成情報格納ＲＯＭ１５から得られ
て、メモリ構成情報レジスタ６に記憶される。
ロー図で、図３はＴＬＢ更新動作を示すフロー図であ
る。また図４はメモリ構成情報レジスタ６の詳細とＴＬ
Ｂへのエントリ動作を説明する図である。これらの図に
基づいて動作を説明する。電源が投入されると、ＣＰＵ
１は外部の初期化プログラム格納ＲＯＭ１６をアクセス
し、その読み込まれた初期化プログラムによってシステ
ムの初期化が行われる。初期化の過程で、メモリ構成情
報は外部のメモリ構成情報格納ＲＯＭ１５から得られ
て、メモリ構成情報レジスタ６に記憶される。
【００１１】この初期状態からＣＰＵ１がメモリアクセ
スを要する命令をデコードすると、メモリ管理ユニット
４にアクセスリクエストが生成される。こうして図２の
ステップ（以後ステップの記述省略する）Ｓ１０１でメ
モリ管理ユニット４ではそのリクエストを受け付ける
と、Ｓ１０２でまずアドレス変換モードのステータスを
チェックする。アドレス変換モードが有効となっている
ときはＳ１０３で、アクセスリクエストと共に受け取っ
たアドレスは仮想空間アドレスであり、そのアドレスが
ＴＬＢ５に登録されているか否かをチェックする。そし
て、アドレスが既にＴＬＢ５に登録されていれば、Ｓ１
０４その仮想アドレスに対応する実アドレスをＴＬＢ５
から引き出し次のステップへ送出する。本実施の形態に
おけるメモリ内蔵マイクロプロセッサでは、このアドレ
ス変換時に例えば仮想アドレスが内蔵メモリである高速
ＳＲＡＭへ割り当てられている場合にはその仮想アドレ
スに対するアクセスはキャッシュメモリをバイパスして
直接高速ＳＲＡＭへ送出し、低速ＤＲＡＭへ割り当てら
れている場合には仮想アドレスに呼び出す。
スを要する命令をデコードすると、メモリ管理ユニット
４にアクセスリクエストが生成される。こうして図２の
ステップ（以後ステップの記述省略する）Ｓ１０１でメ
モリ管理ユニット４ではそのリクエストを受け付ける
と、Ｓ１０２でまずアドレス変換モードのステータスを
チェックする。アドレス変換モードが有効となっている
ときはＳ１０３で、アクセスリクエストと共に受け取っ
たアドレスは仮想空間アドレスであり、そのアドレスが
ＴＬＢ５に登録されているか否かをチェックする。そし
て、アドレスが既にＴＬＢ５に登録されていれば、Ｓ１
０４その仮想アドレスに対応する実アドレスをＴＬＢ５
から引き出し次のステップへ送出する。本実施の形態に
おけるメモリ内蔵マイクロプロセッサでは、このアドレ
ス変換時に例えば仮想アドレスが内蔵メモリである高速
ＳＲＡＭへ割り当てられている場合にはその仮想アドレ
スに対するアクセスはキャッシュメモリをバイパスして
直接高速ＳＲＡＭへ送出し、低速ＤＲＡＭへ割り当てら
れている場合には仮想アドレスに呼び出す。
【００１２】即ち、ＴＬＢの中にＮビットと呼ぶキャッ
シュ登録可否情報を保持し、Ｓ１０６でＴＬＢヒットし
た仮想アドレスに割り当てられている領域がキャッシュ
に登録されるものか否かをこのＮビットによって判定す
る。システムがキャッシュメモリを使用し、かつキャッ
シュモードが有効の時には、Ｓ１０７でＴＬＢ中のＮビ
ットが１ならばそのアクセスリクエストをキャッシュメ
モリへ送出し、Ｓ１０８でキャッシュをアクセスする。
またＳ１０７でＮビットが０ならば、Ｓ１１３で内蔵メ
モリもしくは外部メモリをアクセスする。
シュ登録可否情報を保持し、Ｓ１０６でＴＬＢヒットし
た仮想アドレスに割り当てられている領域がキャッシュ
に登録されるものか否かをこのＮビットによって判定す
る。システムがキャッシュメモリを使用し、かつキャッ
シュモードが有効の時には、Ｓ１０７でＴＬＢ中のＮビ
ットが１ならばそのアクセスリクエストをキャッシュメ
モリへ送出し、Ｓ１０８でキャッシュをアクセスする。
またＳ１０７でＮビットが０ならば、Ｓ１１３で内蔵メ
モリもしくは外部メモリをアクセスする。
【００１３】また、アドレス変換モードが有効時にＣＰ
Ｕから受け取った仮想アドレスがＴＬＢ５に存在せずＴ
ＬＢミスを発生した場合には、図３に示すフローでその
仮想アドレスに対応する新しいアドレス変換情報を登録
する。その際に、オペレーティングシステムなどのシス
テムを制御するソフトウェアはＳ１２１でメモリ構成情
報レジスタ６を参照し、Ｓ１２２でそのメモリ属性情報
によって新しい仮想アドレスがキャッシュに登録されて
いるべきものか否か判断して、キャッシュ可であればＳ
１２３でＮビット＝０としてＴＬＢ５へ登録し、ＳＲＡ
Ｍ等の高速メモリであればＤＲＡＭ等の低速メモリのた
めにキャッシュを提供した方がよいので、Ｓ１２４でＮ
ビット＝１としてＴＬＢ５へ登録する。すなわち、図４
で示すように、新しい仮想アドレスをＴＬＢ５へ登録す
る時、その仮想アドレスに対応する実アドレスがどのよ
うなメモリに割り当てられるかをメモリ構成情報レジス
タ６の開始アドレス６１１、６２１、６３１とメモリ容
量６１２、６２２、６３２を参照することによって確認
し、そして割り当てられるメモリのメモリ属性６１３、
６２３、６３３を調べ、その結果をＴＬＢ５の新しく登
録するエントリのＮビットへ反映させる。メモリ属性と
して例えば高速と低速の２種類があるとすれば、高速の
メモリ属性を持つ場合はキャッシュメモリを利用する必
要はないのでＮビットを１に設定し、低速のメモリ属性
を持つ場合はキャッシュメモリを利用してアクセスの高
速化を図る必要があるのでＮビットを０に設定すること
になる。
Ｕから受け取った仮想アドレスがＴＬＢ５に存在せずＴ
ＬＢミスを発生した場合には、図３に示すフローでその
仮想アドレスに対応する新しいアドレス変換情報を登録
する。その際に、オペレーティングシステムなどのシス
テムを制御するソフトウェアはＳ１２１でメモリ構成情
報レジスタ６を参照し、Ｓ１２２でそのメモリ属性情報
によって新しい仮想アドレスがキャッシュに登録されて
いるべきものか否か判断して、キャッシュ可であればＳ
１２３でＮビット＝０としてＴＬＢ５へ登録し、ＳＲＡ
Ｍ等の高速メモリであればＤＲＡＭ等の低速メモリのた
めにキャッシュを提供した方がよいので、Ｓ１２４でＮ
ビット＝１としてＴＬＢ５へ登録する。すなわち、図４
で示すように、新しい仮想アドレスをＴＬＢ５へ登録す
る時、その仮想アドレスに対応する実アドレスがどのよ
うなメモリに割り当てられるかをメモリ構成情報レジス
タ６の開始アドレス６１１、６２１、６３１とメモリ容
量６１２、６２２、６３２を参照することによって確認
し、そして割り当てられるメモリのメモリ属性６１３、
６２３、６３３を調べ、その結果をＴＬＢ５の新しく登
録するエントリのＮビットへ反映させる。メモリ属性と
して例えば高速と低速の２種類があるとすれば、高速の
メモリ属性を持つ場合はキャッシュメモリを利用する必
要はないのでＮビットを１に設定し、低速のメモリ属性
を持つ場合はキャッシュメモリを利用してアクセスの高
速化を図る必要があるのでＮビットを０に設定すること
になる。
【００１４】
【発明の効果】以上のようにこの発明によれば、アドレ
ス変換バッファとメモリの構成情報レジスタとを備え
て、内蔵メモリの属性によりキャッシュまたは直接メモ
リアクセスを使い分けるので、メモリの使用領域を自由
に変更しながら演算速度を上げる効果がある。
ス変換バッファとメモリの構成情報レジスタとを備え
て、内蔵メモリの属性によりキャッシュまたは直接メモ
リアクセスを使い分けるので、メモリの使用領域を自由
に変更しながら演算速度を上げる効果がある。
【図１】 本発明の実施の形態１におけるメモリ内蔵プ
ロセッサの構成を示す図である。
ロセッサの構成を示す図である。
【図２】 実施の形態１におけるマイクロプロセッサの
動作を示すフロー図である。
動作を示すフロー図である。
【図３】 実施の形態１におけるＴＢＬ更新動作を示す
フロー図である。
フロー図である。
【図４】 実施の形態１におけるメモリ構成情報レジス
タ６の詳細とＴＬＢへのエントリ動作を説明する図であ
る。
タ６の詳細とＴＬＢへのエントリ動作を説明する図であ
る。
【図５】 従来のメモリの使用領域を変更できる外部メ
モリに対するアドレス変換回路の構成と動作を説明する
図である。
モリに対するアドレス変換回路の構成と動作を説明する
図である。
１ マイクロプロセッサ（ＣＰＵ）、２ 命令キャッシ
ュユニット、３ データキャッシュユニット、４ メモ
リ管理ユニット、５ アドレス変換バッファ（ＴＬ
Ｂ）、６ メモリ構成情報レジスタ、７ アドレスセレ
クタ、８ 内蔵メモリ、９ バスインタフェースユニッ
ト、１０ プロセッサ・バス、１１ メモリ・バス、１
２ アドレスデコード信号線、１３ メモリ・チップセ
レクト信号線、１４ 拡張バス、１５ メモリ構成情報
格納ＲＯＭ、１６ 初期化プログラム格納ＲＯＭ。
ュユニット、３ データキャッシュユニット、４ メモ
リ管理ユニット、５ アドレス変換バッファ（ＴＬ
Ｂ）、６ メモリ構成情報レジスタ、７ アドレスセレ
クタ、８ 内蔵メモリ、９ バスインタフェースユニッ
ト、１０ プロセッサ・バス、１１ メモリ・バス、１
２ アドレスデコード信号線、１３ メモリ・チップセ
レクト信号線、１４ 拡張バス、１５ メモリ構成情報
格納ＲＯＭ、１６ 初期化プログラム格納ＲＯＭ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ｇ
Claims (2)
- 【請求項１】 メモリとキャッシュメモリを共に内蔵す
るマイクロプロセッサにおいて、 上記メモリの使用領域を割り当てるアドレス変換バッフ
ァと、 上記アドレス変換バッファによるアドレス変換後の上記
メモリの属性をメモリの種類毎に管理する構成情報レジ
スタとを備えて、 上記メモリのアドレスを上記アドレス変換バッファに基
づいて動的に使用し、上記マイクロプロセッサの演算実
行時に上記アドレス変換バッファから実アドレスを知
り、対応する上記メモリの属性を調べて、該属性対応で
メモリを直接ヒットするか、またはキャッシュメモリを
ヒットするかを決めるようにしたことを特徴とするメモ
リ内蔵マイクロプロセッサ。 - 【請求項２】 アドレス変換バッファをミス・ヒットし
た場合は、該、ミスヒットしたアドレスの属性を調べ
て、所定の低速メモリである場合はキャッシュに登録す
るようにしたことを特徴とする請求項１記載のメモリ内
蔵マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065934A JP2001256108A (ja) | 2000-03-10 | 2000-03-10 | メモリ内蔵マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065934A JP2001256108A (ja) | 2000-03-10 | 2000-03-10 | メモリ内蔵マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001256108A true JP2001256108A (ja) | 2001-09-21 |
Family
ID=18585378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065934A Withdrawn JP2001256108A (ja) | 2000-03-10 | 2000-03-10 | メモリ内蔵マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001256108A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004031963A1 (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp. | 半導体データプロセッサ |
| JP2012212440A (ja) * | 2005-10-20 | 2012-11-01 | Qualcomm Inc | キャッシュされたメモリデータを伴うキャッシュメモリ属性インジケータ |
| WO2015125971A1 (ja) * | 2014-02-24 | 2015-08-27 | 株式会社 東芝 | キャッシュ存在情報を有するｔｌｂ |
| US9864548B2 (en) | 2015-09-10 | 2018-01-09 | Toshiba Memory Corporation | Memory module, electronic device and method |
-
2000
- 2000-03-10 JP JP2000065934A patent/JP2001256108A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004031963A1 (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp. | 半導体データプロセッサ |
| US7356649B2 (en) | 2002-09-30 | 2008-04-08 | Renesas Technology Corp. | Semiconductor data processor |
| JP2012212440A (ja) * | 2005-10-20 | 2012-11-01 | Qualcomm Inc | キャッシュされたメモリデータを伴うキャッシュメモリ属性インジケータ |
| WO2015125971A1 (ja) * | 2014-02-24 | 2015-08-27 | 株式会社 東芝 | キャッシュ存在情報を有するｔｌｂ |
| JP2015158798A (ja) * | 2014-02-24 | 2015-09-03 | 株式会社東芝 | キャッシュメモリシステムおよびプロセッサシステム |
| US10025719B2 (en) | 2014-02-24 | 2018-07-17 | Kabushiki Kaisha Toshiba | Cache memory system and processor system |
| US9864548B2 (en) | 2015-09-10 | 2018-01-09 | Toshiba Memory Corporation | Memory module, electronic device and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051018 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |