JP2002140227A - メモリ圧縮管理デバイス - Google Patents

メモリ圧縮管理デバイス

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JP2002140227A
JP2002140227A JP2001281129A JP2001281129A JP2002140227A JP 2002140227 A JP2002140227 A JP 2002140227A JP 2001281129 A JP2001281129 A JP 2001281129A JP 2001281129 A JP2001281129 A JP 2001281129A JP 2002140227 A JP2002140227 A JP 2002140227A
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JP2001281129A
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Keith E Moore
キース・イー・ムーア
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Hewlett Packard Co
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F2212/40—Specific encoding of data in memory or cache
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Abstract

(57)【要約】 【課題】 下位レベルにあるメモリ圧縮からアプリケー
ションを分離しつつ、その物理的なメモリサイズを効果
的に増加させるためのメモリ圧縮管理デバイスを提供す
る。 【解決手段】 通信経路２０に接続されるプロセッサ１
２と、通信経路２０に接続され、圧縮された形で情報の
集合を保持するメモリ２２と、前記情報の圧縮を解除す
るための圧縮器１８と、前記圧縮された形で前記メモリ
から前記情報を取得し、前記圧縮器を用いて前記情報の
圧縮を解除し、圧縮されていない形で前記情報へのアク
セスを前記プロセッサに提供するコントローラ１６とを
含んでなるデバイス１０を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、処理リソースを有
するデバイスの分野に関する。より詳細には、本発明
は、処理リソースを有するデバイスにおけるメモリ管理
に関する。
【０００２】
【従来の技術】プリンタ、複写機、電話、家庭用娯楽デ
バイス等を含む種々のデバイスは一般に処理リソースを
含む。そのようなデバイスは、コンピュータシステムの
ように交換式の媒体からロードされるのではなく、アプ
リケーションが処理リソースに組込まれているので、組
込みシステム（embedded system）と呼ばれる場合があ
る。そのようなデバイス内の処理リソースは、パッケー
ジングの制約および／またはコストの制約に起因して、
相対的に限定される場合がある。
【０００３】そのようなデバイスの処理リソースは、通
常、メモリである。比較的に大きなメモリ量でそのよう
なデバイスを実施することが一般に望ましい。典型的に
は、より大きなメモリ量を用いることにより、より複雑
な機能をデバイスに実施させることができる。さらに、
メモリ量を増やすことにより、その機能を実行する際の
デバイスの速度が一般に上昇する。ただ問題なのは、メ
モリ量を増やすことにより、一般にそのようなデバイス
のコストが上昇することである。
【０００４】従来技術のデバイスには、メモリに格納さ
れる情報を圧縮することにより、メモリのサイズを効果
的に増加させようとするものがある。従来のデバイスの
圧縮は、デバイスにおいて実行されるアプリケーション
プログラムによって一般に実行される。ただし、アプリ
ケーションレベルで圧縮を実施することにより、アプリ
ケーションの開発コストが一般に著しく上昇し、アプリ
ケーション実行の安定性が低下する場合がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、下位
レベルにあるメモリ圧縮からアプリケーションを分離し
つつ、その物理的なメモリサイズを効果的に増加させる
ためのメモリ圧縮管理を提供することである。
【０００６】
【課題を解決するための手段】本技術によるデバイス
は、圧縮された領域に情報の集合を保持するメモリと、
圧縮されていない領域にある情報にアクセスするプロセ
ッサとを含んでいる。デバイスは、アプリケーションお
よびデバイスにおいて実行される他のソフトウエア要素
に対して透明な（transparent）、圧縮された領域と圧
縮されていない領域との間で情報を転送するための機構
を含んでいる。
【０００７】
【発明の実施の形態】本発明の他の特徴および利点は、
以下に記載される詳細な説明から明らかになるであろ
う。
【０００８】本発明は、その特定の典型的な実施形態に
関して説明され、必要に応じて、添付の図面が参照す
る。
【０００９】図１は本発明の教示によるデバイス１０を
示す。デバイス１０は、プロセッサ１２と、キャッシュ
１４と、プロセッサ１２のための情報を格納するメモリ
２２とを含んでいる。またデバイス１０は、バス２０を
介してメモリ２２にアクセスできるようにするバスコン
トローラ１６も含んでいる。
【００１０】メモリ２２内の情報は、圧縮された形で格
納される。キャッシュ１４内の情報は、圧縮されていな
い形で格納される。メモリ２２に格納され、バス２０を
介して転送される情報は、圧縮された領域に存在するも
のと考えられ、一方、キャッシュ１４に格納され、プロ
セッサ１２によって用いられる情報は、圧縮されていな
い領域に存在するものと考えられる。
【００１１】デバイス１０は、圧縮されていない領域か
ら圧縮された領域に転送される際に情報を圧縮し、圧縮
された領域から圧縮されていない領域に転送される際に
情報を圧縮解除する圧縮器１８を含んでいる。
【００１２】一実施形態では、圧縮器１８は、よく知ら
れているＬＺＷ圧縮技術にしたがって圧縮および圧縮解
除を実行する。他の実施形態では、種々の他の適当な圧
縮技術のうちの任意のものを用いることができる。
【００１３】メモリ２２には、リードオンリーメモリあ
るいはフラッシュメモリ等のような永続性メモリ（pers
istent memory）を用いることができる。代替的に、メ
モリ２２には、ランダムサクセスメモリを用いることが
できる。メモリ２２に格納される情報は、デバイス１０
のデバイス固有の機能に関連する、ファームウエア、オ
ペレーティングシステム、および／または、アプリケー
ションコード等の場合がある。メモリ２２に格納される
情報は、デバイス１０のデバイス固有の機能の動作中に
生成、および／または、消費されるデータの場合があ
る。
【００１４】キャッシュ１４は、一般にキャッシュブロ
ックあるいはキャッシュラインと呼ばれるデータの集合
へと編成される。キャッシュ１４として、プロセッサ１
２のための命令キャッシュか、あるいはプロセッサ１２
のためのデータキャッシュか、あるいはプロセッサ１２
のための命令／データキャッシュの組み合わせを用いる
ことができる。キャッシュ１４は、プロセッサ１２を含
む同じ集積回路チップ上に実装される場合がある。代替
的には、プロセッサ１２およびキャッシュ１４は、異な
る集積回路チップ上に実装されうる。いくつかの実施形
態では、キャッシュ１４は、比較的に小さなランダムア
クセスメモリによって置換されるか、あるいは増加させ
ることもできる。
【００１５】以下の説明では、キャッシュ１４がデータ
キャッシュである例示的な実施形態に焦点があてられ
る。それでも、この例示的な実施形態は、キャッシュ１
４が命令キャッシュか、あるいは命令／データキャッシ
ュの組み合わせである実施形態に適用することもでき
る。
【００１６】プロセッサ１２は、キャッシュ１４にメモ
リアドレスを与えることにより、メモリからの読出し動
作を開始する。メモリアドレスに対応するデータがキャ
ッシュ１４に保持される場合には、そのデータはキャッ
シュ１４から読出され、メモリからの読出し動作を完了
するために、プロセッサ１２に直接戻される。メモリア
ドレスに対応するデータがキャッシュ１４に保持されな
い場合には、読出し要求がバスコントローラ１６に発行
される。
【００１７】読出し要求に応答して、バスコントローラ
１６はメモリ２２からメモリアドレスに対応する圧縮さ
れた形のデータを読出し、圧縮器１８がその圧縮を解除
する。圧縮解除されたデータは、メモリからの読出し動
作を完了するためにプロセッサ１２に与えられる。読出
されたデータをキャッシュ１４へと格納することができ
る。
【００１８】プロセッサ１２は、新しいデータの集合お
よびメモリアドレスをキャッシュ１４に与えることによ
りメモリへの書込み動作を開始する。メモリアドレスに
対応する古いデータがキャッシュ１４に保持される場合
には、プロセッサ１２からの新しいデータが、キャッシ
ュ１４内の古いデータに直接に上書きされ、メモリへの
書込み動作が完了する。メモリアドレスに対応する古い
データがキャッシュ１４に保持されていない場合には、
キャッシュフィル要求（cache fill request）がバスコ
ントローラ１６に発行される。
【００１９】キャッシュフィル要求に応答して、バスコ
ントローラ１６はメモリ２２からメモリアドレスに対応
する圧縮された形の古いデータを読出し、圧縮器１８が
そのデータの圧縮を解除する。圧縮解除されたデータ
は、プロセッサ１２によって与えられるメモリアドレス
によって読出されるように、キャッシュ１４へと書込ま
れる。そして、プロセッサ１２からの新しいデータがキ
ャッシュ１４内の古いデータへと上書きされ、メモリへ
の書込み動作が完了する。
【００２０】キャッシュ１４は任意の考えられるキャッ
シュブロック置換え方式（cache block replacement po
licy）を実施する場合がある。キャッシュ１４から除去
されるキャッシュブロックは、メモリ２２が書込み可能
なメモリである場合にはメモリ２２にライトバックさ
れ、メモリ２２がリードオンリーメモリである場合には
破棄される。キャッシュブロックがメモリ２２にライト
バック（write back）されるとき、メモリに２２へと書
込まれる前に、圧縮器１８によって圧縮される。
【００２１】いくつかの実施形態では、圧縮器１８は、
たとえば、アプリケーション専用の集積回路を用いてハ
ードウエアで実施される。他の実施形態では、圧縮器１
８は、プロセッサ１２によって実行されるファームウエ
アで実施されうる。
【００２２】デバイス１０は、組込みシステム（embedd
ed system）でありうる。いくつかの組込みシステム
は、他の目的のために用いられるハードウエアの圧縮器
を含んでいる。たとえば、プリンタは、プリントヘッド
機構へのバス接続上の帯域幅を低減するためのハードウ
エア圧縮器を一般に含んでいる。そのような組込みシス
テムでは、ハードウエア圧縮器を用いて、本明細書に記
載されているような圧縮または圧縮解除を実行すること
ができる。
【００２３】いくつかの実施形態では、メモリ２２は、
圧縮された情報を保持する部分と、圧縮されていない情
報を保持する部分とを含みうる。そのような実施形態で
は、デバイス１０は、どの部分が圧縮されているかを追
跡し、それに応じて圧縮器１８の機能を呼び出す（invo
ke）ための機構を含んでいる。
【００２４】一実施形態では、デバイス１０は、圧縮さ
れた領域と圧縮されていない領域との間でページアドレ
ス変換を実行するページマネージャを実装する。ページ
マネージャは、バスコントローラ１６内か、あるいはデ
バイス１０の他の構成要素内に実装されうる。プロセッ
サ１２のページ障害機構によってページマネージャを呼
び出すことができる。この実施形態は、キャッシュライ
ンとは対照的に、ページに対する圧縮比が一般に非常に
良好であるという利点を提供する。これは、大部分の圧
縮機構が一層の冗長性を有するより良好な結果を生成
し、サンプルが大きくなるほど一般に冗長性が良好にな
るためである。
【００２５】圧縮された領域と圧縮されていない領域と
の間で情報を転送するためのこれらの機構は、デバイス
１０に実装されるアプリケーションプログラムのような
ソフトウエア要素に対して透明性（transparent）を有
するように機能する。たとえば、アプリケーションプロ
グラムは、ページマネージャによって実行される下位レ
ベルのアドレス変換と、圧縮された領域と圧縮されてい
ない領域との間のハードウエア経路上で実行される圧縮
とに関係なく実行される。
【００２６】図２は、ランダムサクセスメモリ（以下、
「ＲＡＭ」とよぶ。）３０と、リードオンリーメモリ（以
下、「ＲＯＭ」とよぶ。）３２とを含むデバイス１０の実
施形態を示す。情報は、ＲＡＭ３０に、あるいはＲＯＭ
３２に、あるいはその両方に圧縮された形で格納されう
る。バスコントローラ１６は、圧縮された領域と圧縮さ
れていない領域との間のページ変換のテーブル１４０を
保持するページマネージャを実装する。
【００２７】表１は、一実施形態においてテーブル１４
０に含まれる場合がある情報の一例を示す。
【表１】
【００２８】この例では、各ページは４０９６バイトで
あるが、他の実施形態では任意のサイズでありうる。圧
縮されていない領域内の０ｘ４００００００のページア
ドレスは、ＲＡＭ３０における圧縮された領域内のオフ
セット０ｘ１００００００に位置し、圧縮されていない
領域内の０ｘ４００１０００のページアドレスは、ＲＡ
Ｍ３０における圧縮された領域内のオフセット０ｘ１０
００２１６に位置し、以下、同様である。
【００２９】たとえば、ページマネージャはＲＡＭ３０
の圧縮された領域内のページオフセット０ｘ１００００
００から５３４バイトを読出し、その得られた５３４バ
イトは０ｘ４００００００のページアドレスを有する４
０９６バイトページへと圧縮解除される。転送を実行す
るためにページマネージャによってバスコントローラ１
６が用いることができ、圧縮解除を実行するために圧縮
器１８を用いることができる。圧縮解除されたページ
は、ＲＡＭ３０の圧縮されていないエリアのようなメモ
リに、あるいはいくつかの他のメモリに格納することが
できる。そして、読出しまたは書込み動作中に、プロセ
ッサ１２によって生成される適当なオフセットアドレス
を用いて、所望のキャッシュラインを圧縮解除されたペ
ージから得ることができる。
【００３０】圧縮された領域と圧縮されていない領域と
の間のこのページスワッピングは、仮想ページング機構
（virtual paging mechanism）とともに機能することが
できる。たとえば、プロセッサ１２は、仮想アドレスま
たは物理アドレス変換のために、１以上の翻訳ルックア
サイドバッファ（Translation Look-aside Buffer：以
下、「ＬＴＢ」とよぶ。）を有することができる。
【００３１】ページマネージャは、データがキャッシュ
１４から除去される際に、ページのライトバックを実行
するか否かを判定するために、テーブル１４０におい
て、格納メモリＲＡＭおよびＲＯＭ指示子（Memory RAM
and ROM indicator）を用いる。データがＲＡＭ、この
例ではＲＡＭ３０から得られた場合には、ページマネー
ジャはライトバックのみを実行する。圧縮された領域へ
のページあるいはキャッシュラインのライトバックは、
そのページあるいはラインのために圧縮された領域に初
めに予約されていた空間より多い空間を占める場合もあ
れば少ない空間を占めることができる。ページマネージ
ャあるいはいくつかの他の要素は、ライトバックされた
ページを見つけるために用いることができる次のページ
境界を保持するリンクされたリストあるいはテーブルを
保持することができる。ページマネージャがライトバッ
クを実行するためにバスコントローラ１６を用いること
ができ、そのライトバック中に圧縮を実行するために圧
縮器１８を用いることができる。
【００３２】いくつかの実施形態では、ページアドレス
があるページ範囲に存在するように、多数のページが一
緒に圧縮されうる。ページマネージャは、未使用のペー
ジが一緒にグループ化されるようにフリーページのリス
トを保持することができる。
【００３３】図３は、一実施形態におけるメモリからの
読出し動作を実行する際に含まれる基本的なステップを
示す。ステップ４０では、メモリからの読出し動作中に
プロセッサ１２によって生成されるアドレスを用いて、
キャッシュ１４へのキャッシュ・ルックアップ（cache
lookup）が実行される。
【００３４】ステップ４２においてキャッシュ１４への
ヒットが生じる場合には、ステップ４４においてキャッ
シュされたデータ（あるいは命令コード）がプロセッサ
１２に与えられる。ヒットしない場合には、ステップ４
６において、メモリからの読出し動作中にプロセッサ１
２によって生成されるアドレスが、圧縮された領域に変
換される。その変換は、テーブル１４０に保持される情
報を用いて実行することができ、数例を挙げると、バス
コントローラ１６か、個別のページマネージャか、ある
いはプロセッサ１２によって実行されるコードによって
実行することができる。
【００３５】ステップ４８では、圧縮されたデータ（あ
るいは命令コード）が、ステップ４６において得られた
変換されたアドレスを用いて、メモリ、たとえばＲＡＭ
３０あるいはＲＯＭ３２から読出される。ステップ５０
では、圧縮器１８が、ステップ４８において読出された
データの圧縮を解除する。
【００３６】ステップ５２では、ステップ５０からの圧
縮解除されたデータ（あるいは命令コード）が、そのメ
モリからの読出し動作を完了するのに応じて、プロセッ
サ１２に与えられる。圧縮解除されたデータは、キャッ
シュ１４へと格納され、その結果、相応しいように、キ
ャッシュされたデータの除去、およびキャッシュされた
データのメモリへのライトバックを行うことができる。
【００３７】キャッシュ１４を含まない実施形態では、
ステップ４０〜ステップ４４を省略することができる。
【００３８】図４は、一実施形態においてメモリへの書
込み動作を実行する際に含まれる基本的なステップを示
す。ステップ６０では、メモリへの書込み動作中にプロ
セッサ１２に生成されたアドレスを用いて、キャッシュ
１４へのキャッシュ・ルックアップが実行される。
【００３９】ステップ６２においてキャッシュ１４への
ヒットが生じる場合には、ステップ６４において、メモ
リへの書込み動作でプロセッサ１２に与えられる新しい
データの集合が、キャッシュ１４内の古いデータへと上
書きされる。ヒットしない場合には、ステップ６６にお
いて、メモリへの書込み動作中にプロセッサ１２によっ
て生成されたアドレスが、圧縮された領域に変換され
る。その変換は、メモリからの読出し動作中に実行され
る変換と同じようにして実行することができる。
【００４０】ステップ６８では、ステップ６６において
得られた変換されたアドレスからの圧縮されたデータ
が、メモリから読出される。ステップ７０では、圧縮器
１８が、ステップ６８においてメモリから読出されたデ
ータの圧縮を解除する。ステップ７２では、ステップ７
０からの圧縮解除されたデータがキャッシュ１４へと書
込まれる。この結果として、相応しいように、キャッシ
ュ１４からのいくつかの他のキャッシュブロックの除去
（eviction）および除去された(evicted)キャッシュブ
ロックのメモリへのライトバックを行うことができる。
【００４１】ステップ７４では、メモリへの書込み動作
でプロセッサ１２によって与えられる新しいデータが、
キャッシュ１４内の、メモリから得られた古いデータへ
と上書きされ、それによりメモリへの書込み動作が完了
する。
【００４２】キャッシュ１４を含まない実施形態では、
メモリへの書込み動作中にプロセッサ１２によって生成
されたアドレスが圧縮された領域に変換され、メモリへ
の書込み動作でプロセッサ１２によって与えられる新し
いデータは圧縮され、変換されたアドレスでメモリに書
込まれ、それによりメモリへの書込み動作が完了する。
【００４３】図５は、一実施形態においてキャッシュ１
４からキャッシュブロックを除去する際に含まれる基本
的なステップを示す。ステップ８０では、置換するため
のキャッシュブロックが選択される。置換のためのキャ
ッシュブロックを選択するために、任意の方法を用いる
ことができる。たとえば、ステップ８０において、用い
られた頻度が最も少ないキャッシュブロックを選択する
ことができる。別の例として、ステップ８０において、
連続したページアドレスを有するキャッシュ１４内に保
持された集合のキャッシュブロックの一部ではないキャ
ッシュブロックを選択することができる。
【００４４】ステップ８２では、ステップ８０において
選択されたキャッシュブロックが初めにＲＯＭ３２のよ
うなリードオンリーメモリから得られたか否かが判定さ
れる。選択されたキャッシュブロックがＲＯＭから得ら
れた場合には、そのキャッシュブロックはステップ８４
において破棄される。そうでない場合には、ステップ８
６において、圧縮されていない領域において選択された
キャッシュブロックのアドレスが圧縮された領域に変換
される。その変換は、テーブル１４０内の情報を用いて
実行することができる。
【００４５】ステップ８８では、選択されたキャッシュ
ブロックが圧縮器１８によって圧縮され、そして、ステ
ップ８６において決定された圧縮されていないアドレス
においてメモリにライトバックされる。
【００４６】バス２０は、いくつかの実施形態におい
て、適当な通信ハードウエアと相互に接続される多数の
バスあるいは通信リンクを含みうる通信経路である。
【００４７】本発明の上記の詳細な説明は、例示をする
目的のための与えられており、網羅的であること、また
は、本発明を開示される実施形態と厳密に同じ実施形態
に限定することを意図していない。したがって、本発明
の範囲は特許請求の範囲によって画定される。
【図面の簡単な説明】
【図１】本発明の教示によるデバイスの一実施形態を示
す概略図である。
【図２】ランダムアクセスメモリおよびリードオンリー
メモリを含む本発明の教示によるデバイスの別の実施形
態を示す概略図である。
【図３】一実施形態においてメモリからの読出し動作を
実行する際に含まれる基本的なステップを示すフローチ
ャートである。
【図４】一実施形態においてメモリへの書込み動作を実
行する際に含まれる基本的なステップを示すフローチャ
ートである。
【図５】一実施形態においてキャッシュからキャッシュ
ブロックを除去する際に含まれる基本的なステップを示
すフローチャートである。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 通信経路に接続されるプロセッサと、 前記通信経路に接続され、圧縮された形で情報の集合を
    保持するメモリと、 前記情報の圧縮を解除するための圧縮器と、 前記圧縮された形で前記メモリから前記情報を取得し、
    前記圧縮器を用いて前記情報の圧縮を解除し、圧縮され
    ていない形で前記情報へのアクセスを前記プロセッサに
    提供するコントローラとを含んでなるデバイス。
  2. 【請求項２】 前記コントローラは、圧縮されていない
    形で前記情報を前記メモリへと書込むことにより、前記
    圧縮されていない形で前記情報へのアクセスを前記プロ
    セッサに提供する請求項１に記載のデバイス。
  3. 【請求項３】 前記コントローラは、圧縮されていない
    形で前記情報を別のメモリへと書込むことにより、前記
    圧縮されていない形で前記情報へのアクセスを前記プロ
    セッサに提供する請求項１に記載のデバイス。
  4. 【請求項４】 前記コントローラは、前記プロセッサに
    関連するキャッシュに圧縮されていない形で前記情報を
    与えることにより、前記圧縮されていない形で前記情報
    へのアクセスを前記プロセッサに提供する請求項１に記
    載のデバイス。
  5. 【請求項５】 前記プロセッサによって用いられるペー
    ジアドレスの集合のそれぞれを、前記メモリ内の前記情
    報へのオフセットに関連付けるテーブルをさらに含んで
    いる請求項１に記載のデバイス。
  6. 【請求項６】 前記ページテーブルからあるページのた
    めの前記オフセットを読出し、前記オフセットを用いて
    前記メモリから前記圧縮された形の前記ページにアクセ
    スすることにより、前記メモリから前記ページを得るペ
    ージマネージャをさらに含んでいる請求項５に記載のデ
    バイス。
  7. 【請求項７】 前記ページマネージャは、前記プロセッ
    サによるページ障害に応答して前記ページを得る請求項
    ６に記載のデバイス。
  8. 【請求項８】 前記ページマネージャは、前記圧縮器を
    用いて前記ページを圧縮解除して前記メモリへと格納す
    る請求項６に記載のデバイス。
  9. 【請求項９】 前記ページマネージャは、前記圧縮器を
    用いて前記ページを圧縮解除して別のメモリへと格納す
    る請求項６に記載のデバイス。
  10. 【請求項１０】 前記ページテーブルからページのため
    の前記オフセットを読出し、前記圧縮器を用いて前記オ
    フセットで前記メモリに書込むための前記ページを圧縮
    することにより、前記ページを前記メモリへと書込むペ
    ージマネージャをさらに含んでいる請求項５に記載のデ
    バイス。
  11. 【請求項１１】 通信経路に接続されるプロセッサと、 前記通信経路に接続され、圧縮された領域に情報の集合
    を保持するメモリと、 前記情報が圧縮されていない領域に保持されているかの
    ように前記プロセッサが前記情報にアクセスするよう
    に、前記通信経路を介して、前記メモリと前記プロセッ
    サとの間で前記情報を転送するための手段とを含んでな
    るデバイス。
  12. 【請求項１２】 前記転送するための前記手段は、 前記圧縮された領域と前記圧縮されていない領域との間
    のアドレス変換を実行するための手段と、 前記情報が前記圧縮されていない領域から前記圧縮され
    た領域に転送される際に前記情報を圧縮するための手段
    と、 前記情報が前記圧縮された領域から前記圧縮されていな
    い領域に転送される際に前記情報の圧縮を解除するため
    の手段とを含んでなる請求項１１に記載のデバイス。
  13. 【請求項１３】 アドレス変換を実行するための前記手
    段は、ページアドレス上でアドレス変換を実行するため
    の手段を含んでいる請求項１２に記載のデバイス。
  14. 【請求項１４】 アドレス変換を実行するための前記手
    段は、キャッシュラインアドレス上でアドレス変換を実
    行するための手段を含んでいる請求項１２に記載のデバ
    イス。
  15. 【請求項１５】 前記メモリは永続性メモリである請求
    項１１に記載のデバイス。
  16. 【請求項１６】 前記メモリはランダムアクセスメモリ
    である請求項１１に記載のデバイス。
  17. 【請求項１７】 前記メモリはリードオンリーメモリで
    ある請求項１１に記載のデバイス。
  18. 【請求項１８】 前記圧縮されていない領域はキャッシ
    ュを含んでいる請求項１１に記載のデバイス。
  19. 【請求項１９】 転送するための前記手段は、 置換のために前記キャッシュ内のキャッシュブロックを
    選択するための手段と、 前記メモリがリードオンリーメモリであるか否かを判定
    するための手段と、 前記メモリがリードオンリーメモリでない場合には、前
    記キャッシュブロックを圧縮し、前記圧縮された領域の
    前記メモリにライトバックするための手段とを含んでな
    る請求項１８に記載のデバイス。
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