JP2008090505A

JP2008090505A - イベント保持回路

Info

Publication number: JP2008090505A
Application number: JP2006269073A
Authority: JP
Inventors: Takekuni Onoe; 建国尾上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2008-04-17
Also published as: US20080082760A1

Abstract

【課題】監視盤により複数の被監視盤から収集したイベント情報を保持するイベント保持回路に関し、回路規模を増大することなく、且つコストアップすることなく、プロセッサの処理負担を軽減する。
【解決手段】監視盤１により複数の主信号盤等の被監視盤２を監視し、収集したアラーム情報等のイベント情報をＤＰ−ＲＡＭ９等のメモリに書き込んでプロセッサ３が読み取るまで保持するイベント保持回路であって、収集したイベント情報と、このイベント情報を書き込むメモリのアドレスから前回までの書き込み内容を読み出した保持イベント情報との論理和出力とオアゲート１２ａを含む保持回路１２を介して、メモリに書き込む構成を備えている。
【選択図】図１

Description

本発明は、伝送装置等に於ける監視盤により複数の主信号盤等の被監視盤を監視し、収集したアラーム情報等のイベント情報を保持するイベント保持回路に関する。

伝送装置は、例えば、図４に示すように、監視盤１０１と、複数の主信号盤等の被監視盤１０２とを含む構成を有し、監視盤１０１は、＃１〜＃ｍの被監視盤１０２の状態情報等を順次収集して、被監視盤１０２の状態を監視するものである。この監視盤１０１は、監視制御を行うプロセッサ（ＣＰＵ）１０３と被監視制御インタフェース部１０４とを含む構成を有し、被監視制御インタフェース部１０４は、送信タイミング生成部１０５と、送信部１０６と、受信部１０７と、１対ｍの選択接続を行うと共に、シリアルデータとパラレルデータとの変換機能を有するシリアルインタフェース部１０８と、デュアルポートメモリ（ＤＰ−ＲＡＭ）１０９とを含む構成を有する。

プロセッサ（以下ＣＰＵと略称する）１０３は、送信起動の制御信号を被監視盤１０２に対する送信タイミングを生成する送信タイミング生成部１０５に入力し、送信タイミング生成部１０５は、送信部１０６に、送信起動通知と被監視盤１０２から状態情報を読み出す為の読み出しデータとを送出し、又シリアルインタフェース部１０８に、被監視盤１０２を選択指定する方路設定情報を送出する。又送信タイミング生成部１０５は、受信部１０７からの受信完了通知に従って受信通知をＣＰＵ１０３に送出する。ＣＰＵ１０３は、送信タイミング生成部１０５からの受信通知により、次の送信起動の制御信号を被監視盤１０２の送信タイミング生成部１０５に送出する。又ＣＰＵ１０３は、デュアルポートメモリ（以下ＤＰ−ＲＡＭと略称する）１０９との間で、アドレスと制御信号と共にデータの送受信を行う。即ち、被監視盤１０２から収集したイベント情報（状態情報）をＤＰ−ＲＡＭ１０９に書き込んで保持し、これをＣＰＵ１０３が読み取って、被監視盤１０２の監視処理を行う。

又シリアルインタフェース部１０８は、シリアルデータとパラレルデータとの相互変換を行う直並列変換手段を含み、送信部１０６からの送信データをシリアルデータに変換し、送信タイミング生成部１０５からの方路設定情報を基に選択した被監視盤１０２に対して送信する。選択された被監視盤１０２は、状態情報をシリアルデータとして送信し、シリアルインタフェース部１０８は、受信したシリアルデータをパラレルデータに変換して受信部１０７に転送する。このイベント情報としてのシリアルデータを受信部１０７が受信完了すると、送信タイミング生成部１０５に受信完了通知を転送すると共に、ＤＰ−ＲＡＭ１０９に、書き込み制御信号と、イベント情報としての書き込みデータとを入力して、そのＤＰ−ＲＡＭ１０９にイベント情報を書き込む。ＣＰＵ１０３は、送信タイミング生成部１０５からの受信通知を受けると、ＤＰ−ＲＡＭ１０９に対して、アドレス信号と制御信号とを入力し、ＤＰ−ＲＡＭ１０９に保持しているイベント情報を、データとして読み出し、被監視制御盤１０２の監視処理を行う。

図５は、ＣＰＵ１０３と、被監視制御インタフェース部１０４と、被監視盤１０２とに於ける処理動作の一例を示すもので、（１）〜（１７）はその処理動作の順序を示す。先ず、ＣＰＵ１０３は、（１）、図４に示すように、データとアドレスと制御信号とを用いて、ＤＰ−ＲＡＭ１０９に設定パラメータを書き込む。この設定パラメータには、被監視盤１０２が接続されている方路を指定する方路情報、被監視盤１０２からのイベント情報の受信完了までの許容時間を示す受信タイムアウト値、被監視盤１０２内の単一又は複数のセルＮｏ（後述のＤＰ−ＲＡＭ１０９のセルＣｅｌｌ参照）等を含む。そして、（２）被監視制御インタフェース部１０４の送信タイミング生成部１０５に送信通知（ハード線による通知）を行う。この送信通知は、図４に於けるＣＰＵ１０３から被監視制御インタフェース部１０４の送信タイミング生成部１０５に対する送信起動として示す制御信号による通知を示す。

被監視制御インタフェース部１０４は、（３）ＣＰＵ１０３からの送信通知を受信すると、（４）設定パラメータをＤＰ−ＲＡＭ１０９から読み取り、（５）方路情報を基に対象パッケージ（被監視盤）を選択し、（６）処理として、シリアルフレームを生成し、（７）そのシリアルフレームを送出する。被監視盤１０２は、（８）シリアルインタフェース部１０８からのシリアルフレームを受信し、（９）処理として、例えば、（１０）アラーム情報を含むシリアルフレームをシリアルインタフェース部１０８に向けて送出する。

被監視制御インタフェース部１０４は、（１１）被監視盤からのアラーム情報を含むシリアルフレームを受信すると、（１２）処理として、シリアルフレームの解析、その解析に基づいてデータ生成を行い、（１３）そのデータをイベント情報として、ＤＰ−ＲＡＭ１０９に書き込み、ＣＰＵ１０３にＩＲＱ（ＩｎｔｅｒｒｕｐｔＲｅｑｕｅｓｔ）を送出する。ＣＰＵ１０３は、（１５）被監視制御インタフェース部１０４からのＩＲＱを検出し、（１５．２）ＩＲＱ認識フラグを、ＣＰＵＡＣＫとして、被監視制御インタフェース部１０４に送出する。被監視制御インタフェース部１０４は、（１５．４）ＣＰＵ１０３に送出しているＩＲＱを解除する。そして、ＣＰＵ１０３は、（１６）エラー確認を行い、（１７）ＤＰ−ＲＡＭ１０９の対応する方路のアラーム情報を読み出す。

図６は、ＤＰ−ＲＡＭ１０９の説明図であり、被監視盤１０２が＃１〜＃３２の３２台の場合に適用した例を示すもので、＃１〜＃３２のそれぞれの被監視盤１０２対応のイベント情報の保持領域を、８セル（Ｃｅｌｌ０〜Ｃｅｌｌ７）構成とし、各セルは、セルＣｅｌｌ０について右側に示すように、（Ｄ０〜Ｄ７）×３２の合計２５６ビット構成とし、各ビットＳＴｘ（ＳＴ０〜ＳＴ２５５）は、被監視盤１０２内の各部と予め対応付けられているもので、例えば、“１”を警報又はステータスオン状態、“０”を警報又はステータスオフ状態として、被監視盤１０２のイベント情報を格納することができる。従って、図６に示すＤＰ−ＲＡＭ１０９の場合、３２台の被監視盤１０２からのイベント情報の受信格納の為に、少なくとも８，１９２バイト構成が必要となる。

又監視盤１０１のＣＰＵ１０３は、被監視盤１０２の情報を取り込む為、被監視盤１０２の方路情報（＃１〜＃３２の被監視盤１０２の何れかが接続されている方路を指示する情報）、Ｃｅｌｌ番号、イベント収集又は制御情報を、ＤＰ−ＲＡＭ１０９の前述のイベント情報の格納領域以外の領域に書き込んでおき、ＣＰＵ１０３からの送信起動の通知を被監視制御インタフェース部１０４に対して、図５の（２）送信通知として示すように通知すると、被監視制御インタフェース部１０４の送信タイミング生成部１０５から送信部１０６に送信起動通知として転送され、送信部１０６は、ＤＰ−ＲＡＭ１０９に格納されている情報を読み出して、送信すべき方路、即ち、被監視盤１０２を認識し、ＤＰ−ＲＡＭ１０９に格納したＣｅｌｌ番号等のデータを読み出し、シリアルインタフェース部１０８に於いてシリアルデータに変換して、被監視盤１０２へ送信する。被監視盤１０２は、要求されたＣｅｌｌ番号等に対応する状態情報、即ち、イベント情報をシリアルデータとして、監視盤１０１に送信する。

従って、監視盤１０１のＣＰＵ１０３は、全部の被監視盤１０２の情報を入手する為には、被監視制御インタフェース部１０４との間で、送信起動や受信通知等の情報の送受信を繰り返すものであり、ＣＰＵ１０３の処理負担が増大する問題があった。そこで、被監視制御インタフェース部１０４の送信タイミング生成部１０５を、自律的にポーリング動作を行う構成とすることが提案されており、その構成を図７に示す。同図に於いて、図４と同一符号は同一名称部分を示す。

被監視制御インタフェース部１０４の送信タイミング生成部１０５は、ＣＰＵ１０３からの送信起動の通知を受信することなく、予め設定されたポーリング周期に、送信起動通知を送信部１０６に転送する構成とする。送信部１０６は、図４に示す場合と同様に、送信データを、シリアルインタフェース部１０８によりシリアルデータとして、方路設定により選択された被監視盤１０２に送信し、その被監視盤１０２からの情報（イベント情報）をシリアルインタフェース部１０８により受信し、受信部１０７に受信データとして転送し、受信部１０７は、ＤＰ−ＲＡＭ１０９に、書き込み制御信号と共に、受信データを書き込みデータとして入力し、その書き込みデータを、ＤＰ−ＲＡＭ１０９にイベント情報として格納する。ＣＰＵ１０３は、送信タイミング生成部１０５によるポーリング周期とは異なるタイミングで、ＤＰ−ＲＡＭ１０９に格納されたイベント情報の読み出し制御を行う。従って、ＣＰＵ１０３は、被監視制御インタフェース部１０４との間の送信起動及び受信通知の送受信を行わないことにより処理負担を軽減することができる。

図８は、図７に示す構成に於ける処理動作の説明図であり、（Ａ）は、ＣＰＵ１０９と、被監視制御インタフェース部１０４と、被監視盤１０２との処理動作を、図５に示す場合に対応させて（１）〜（１７）により示し、（Ｂ）はポーリング周期の一例について示す。被監視制御インタフェース部１０４は、（１）送信タイミング生成部１０５に於いて設定した送信周期で、方路、セルＮｏを自動的にインクリメントし、（２）送信通知を送信タイミング生成部１０５から送信部１０６に送出する。そして、図５に於ける（３），（４）の処理は省略し、（５）方路情報を基に対象パッケージ（被監視盤）を選択し、（６）処理として、シリアルフレームを生成し、（７）そのシリアルフレームを被監視盤１０２に送出する。

被監視盤１０２は、（８）シリアルインタフェース部１０８からのシリアルフレームを受信し、（９）処理として、例えば、（１０）アラーム情報をシリアルフレームにより送出する。被監視制御インタフェース部１０４は、（１１）シリアルフレームによるアラーム情報を受信すると、（１２）処理として、シリアルフレームの解析、その解析に基づいてデータ生成を行い、（１３）そのデータをイベント情報として、ＤＰ−ＲＡＭ１０９に書き込む。そして、図５に於ける（１４），（１５．４）の処理は省略する。そして、ＣＰＵ１０３は、（１６）エラー確認を行い、（１７）ＤＰ−ＲＡＭ１０９の対応する方路のアラーム情報を読み出す。

送信タイミング生成部１０５から送信部１０６に対する送信起動通知のポーリング周期を、図８の（Ｂ）に示すように、例えば、１００ｍｓとすると、被監視盤１０２から収集した情報を読み出す為に、ＣＰＵ１０３によるＤＰ−ＲＡＭ１０９に対するポーリング周期は、ポーリング周期より長い、例えば、２５０ｍｓとすることができる。従って、ＣＰＵ１０３は、ポーリング周期に相当する周期で送信タイミング生成部１０５に送信起動を行う必要がなく、被監視制御インタフェース部１０４に対しては、ＤＰ−ＲＡＭ１０９に保持したイベント情報を読み出す処理のみでよいことになるから、ＣＰＵ１０３の処理負担の軽減を図ることができる。

又論理シミュレーションに於けるイベント処理手段として、イベントを、登録及び抽出するイベントメモリの空き領域に記録し、そのアドレスをインデックスレジスタの中のイベント抽出時刻に相当する位置に記録して、論理シミュレーションの現在時刻に従ったイベントを抽出し、イベント処理部分をハードウェア化して、論理シミュレーションの高速化を図る手段が提案されている（例えば、特許文献１参照）。又発生したイベントをイベント保持回路に保持し、所定の遅延時間後にプロセッサに対して割込みを行い、プロセッサは、イベント処理を行うと共に、遅延時間内に発生した他のイベントについても引き続きイベント処理を行い、イベント処理を順次まとめて実行後にイベント保持回路をリセットする手段が提案されている（例えば、特許文献２参照）。
特開昭５９−９０１５２号公報特開平７−１６８７２３号公報

プロセッサが直接イベント情報収集の為の起動を行うことなく、例えば、図７に示すように、送信タイミング生成部１０５が自動的にイベント情報収集の為のポーリングを実行することにより、プロセッサの処理負担を軽減することができる。その場合、図８に示すように、送信タイミング生成部１０５によるポーリング周期は、ＣＰＵ１０３がＤＰ−ＲＡＭ１０９からイベント情報を読み取る為のポーリング周期より短い場合が一般的である。又ＤＰ−ＲＡＭ１０９からイベント情報を読み取ったアドレス領域はクリアするものであり、クリアしたそのアドレス領域に新たなイベント情報を書き込むことができる。又イベント情報を読み出す前に、そのイベント情報が保持されている同一のアドレス領域に、収集したイベント情報を書き込む場合、保持されていたイベント情報を消去して、収集した新たなイベント情報を書き込むことになる。従って、被監視盤１０２から収集したイベント情報をＤＰ−ＲＡＭ１０９に保持して、ＣＰＵ１０３が読み取るまでは消去しないようにすることが必要である。その為に、収集したイベント情報を、ＤＰ−ＲＡＭ１０９以外のデータ保持手段を設ける必要がある。このようなデータ保持手段として、フリップフロップを用いた構成が一般的である。しかし、収集するイベント情報の情報量は、例えば、図６に示すように、２５６バイト又はそれ以上となるから、大量のフリップフロップを設ける必要が生じる。その為、回路規模の増大とコストアップとの問題が生じる。

本発明は、前述の従来の問題点を解決するもので、簡単な構成でイベント情報を保持することを目的とする。

本発明のイベント保持回路は、監視盤により複数の主信号盤等の被監視盤を監視し、収集したアラーム情報等のイベント情報をメモリに書き込んでプロセッサが読み取るまで保持するイベント保持回路に於いて、収集した前記イベント情報と、該イベント情報を書き込む前記メモリのアドレス領域から前回までの書き込み内容を読み出した保持イベント情報との論理和出力を、前記アドレス領域に書き込む為のオアゲートを含む保持回路を備えている。

又前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、収集した前記イベント情報を書き込む側の前記ポートに、該イベント情報を書き込むアドレス領域から前回までの書き込み内容を読み出した保持イベント情報と、前記収集した前記イベント情報との論理和出力を、前記アドレス領域に対する書き込みイベント情報とするオアゲートを含む保持回路を備えている。

又前記メモリから前記イベント情報を前記プロセッサが読み出す時のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報の読み出し後にクリアするクリア回路を設けている。

又前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、前記イベント情報を読み取る側のポートに、前記プロセッサがイベント情報を読み出す為のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報を読み出した後の該アドレス情報に従ったアドレス領域をクリアするクリア回路を設けている。

又前記クリア回路は、前記プロセッサが前記メモリから前記イベント情報を読み出した直後に前記メモリに対するライトイネーブル信号を前記メモリに入力するライトイネーブル信号生成部と、前記プロセッサが前記メモリから前記イベント情報を読み出す為のアドレス情報を一時的に保持するアドレス保持部と、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記アドレス保持部に保持されたアドレス情報を前記メモリに入力するセレクタと、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記メモリにクリアデータを入力するゲート回路とを含む構成を備えている。

被監視盤の各部の状態をビット対応で示すイベント情報を収集してメモリに書き込み、プロセッサがそのイベント情報を読み出すまでは、その後、新たに収集したイベント情報と、保持しているイベント情報との論理和のイベント情報を、新たなイベント情報としてメモリに書き込むもので、その場合の保持回路は、イベント情報のビット数対応のオアゲート等による簡単な論理構成で済むことになり、フリップフロップ等に比較して、回路規模の増大もなく、且つコストアップとなることもない利点がある。又オアゲートにより保持イベント情報と収集した新たなイベント情報との論理和出力をメモリに書き込んで保持するものであるから、イベント情報収集周期より長い周期でプロセッサがイベント情報を読み出す場合でも、プロセッサがメモリからイベント情報を読み出すまでに収集したイベント情報を、保持回路の機能によりメモリに保持することが可能となり、プロセッサの処理負担の軽減を図ると共に、収集したイベント情報の抜け落ちが生じない利点がある。又クリア回路についても論理回路で実現できるから、コストアップすることなく、プロセッサの処理負担の軽減を図ることができる。又被監視盤に於ける障害情報をラッチし、監視盤からのイベント情報収集に従って障害情報を送信して、ラッチを解除するシステムについても、収集したイベント情報に含まれる障害情報もメモリに保持するから、プロセッサに通知することが可能となる。

本発明のイベント保持回路は、図１を参照すると、監視盤１により複数の主信号盤等の被監視盤２を監視し、収集したアラーム情報等のイベント情報をＤＰ−ＲＡＭ９等のメモリに書き込んでプロセッサ３が読み取るまで保持するイベント保持回路であって、収集したイベント情報と、このイベント情報を書き込むメモリのアドレス領域から前回までの書き込み内容を読み出した保持イベント情報との論理和出力を、メモリに書き込む為のオアゲート１２ａを含む保持回路１２を備えている。

図１は、本発明の実施例１の説明図であり、１は監視盤、２は＃１〜＃ｍの被監視盤、３はＣＰＵ、４は被監視制御インタフェース部、５は送信タイミング生成部、６は送信部、７は受信部、８はシリアルインタフェース部、９はＤＰ−ＲＡＭ、ＡＰはＡポート、ＢＰはＢポート、１０はアドレス生成部、１１はＷＥＮＡ生成部（ライトイネーブル信号生成部Ａ）、１２は保持回路、１２ａはオアゲート、１２ｂはバッファゲート、１２ｃはバッファ、１３はセレクタ、１４は直並列変換部（Ｓ／Ｐ）、１５はタイミング生成部、１６はＳｔａｒｔｂｉｔ検出部（スタートビット検出部）、１７はクリア回路、１７ａはバッファ、１７ｂはバッファゲート、１７ｃはセレクタ、１７ｄはアドレス保持部としてのフリップフロップ（ＦＦ）、１８はＷＥＮＢ生成部（ライトイネーブル信号生成部Ｂ）を示す。又ａｄｒａ，ａｄｒｂ，Ａｆｔａｄｒｂはアドレス信号（アドレス情報）、ｄｔａｏｒｇ，ｄｔａｑ，ｄｔａ、ｄｔｂ，Ｐｒｅｄｔｂはデータ、ｗｅｎａ，ｗｅｎｂはイネーブル信号を示す。なお、イネーブル信号ｗｅｎａ，ｗｅｎｂは、ライトイネーブル信号として示すものであるが、リードイネーブル信号が必要な場合は、既に知られている手段によってＤＰ−ＲＡＭ９に入力する構成を設けることができる。

受信部７は、アドレス生成部１０と、イネーブル信号ｗｅｎａを生成するＷＥＮＡ生成部１１と、保持回路１２とを含む構成を有し、又シリアルインタフェース部８は、セレクタ１３と、直並列変換部１４と、Ｓｔａｒｔｂｉｔ検出部１６と、タイミング生成部１７とを含む構成を有する。又ＤＰ−ＲＡＭ９のプロセッサ３がイベント情報を読み取る側のＢポートＢＰに、バッファ１７ａと、バッファゲート１７ｂと、セレクタ１７ｃと、フリップフロップ１７ｄと、イネーブル信号ｗｅｎｂを生成するＷＥＮＢ生成部１８とを含むクリア回路１７を設ける。又シリアルインタフェース部８は、送信部６からの送信データがパラレルデータの場合、シリアルデータに変換する為の並直列変換部（図示せず）をセレクタ１３の前段に設ける。

送信タイミング生成部５は、前述の図７に於ける送信タイミング生成部１０５と同様に、ＣＰＵ３からの送信起動の指示を受けることなく、送信部６に対して所定のポーリング周期で送信起動通知を行い、且つ被監視盤２から収集する情報内容（情報の種類）等を示す読み出しデータを送信部６と受信部７のアドレス生成部１０とに入力し、又受信部７のアドレス生成部１０とシリアルインタフェース部８のセレクタ１３とに＃１〜＃ｍの被監視盤２を選択する方路設定情報を入力する。シリアルインタフェース部８は、送信部６からの送信データを、図示を省略した並直列変換部によりシリアルデータに変換し、送信タイミング生成部５からの方路設定情報に従った被監視盤２をセレクタ１３により選択して送信する。

被監視盤２からのアラーム情報等を含むシリアルデータを監視盤１のシリアルインタフェース部８に於いて受信すると、セレクタ１３から直並列変換部１４とＳｔａｒｔｂｉｔ検出部１６とに転送する。Ｓｔａｒｔｂｉｔ検出部１６は、スタートビットを検出すると、その検出信号をタイミング生成部１５に出力し、タイミング生成部１５は、スタートビットにタイミング同期したマスタクロックを生成して直並列変換部１４に出力し、直並列変換部１４は、マスタクロックに従って、セレクタ１３からのシリアルデータをパラレルデータに変換し、そのパラレルデータとした受信データｄｔａｏｒｇを受信部７に転送する。又タイミング生成部１５から出力したタイミング信号を、受信部７のアドレス生成部１０とＷＥＮＡ生成部１１とに入力する。

ＤＰ−ＲＡＭ９のＢポートＢＰ側からＣＰＵ３がデータを読み出す前に、そのアドレス領域に収集したイベント情報を書き込むと、先に書き込んだ保持イベント情報を書き換えることになるから、ＣＰＵ３が読み出すまでは先に書き込んだ保持イベント情報を保持する必要がある。その為に、オアゲート１２ａを含む論理回路により保持回路１２を構成し、ＣＰＵ３がデータ、即ち、イベント情報を読み出すまでは、先に書き込んだデータ、即ち、保持イベント情報を保持できるようにし、又ＣＰＵ３がデータ、即ち、イベント情報を読み出した時は、そのアドレス領域のデータ、即ち、保持イベント情報をクリア回路１７によってクリアする。又ＤＰ−ＲＡＭ９のイベント情報を書き込む側のＡポートＰＡに、前述のアドレス生成部１０とＷＥＮＡ生成部１１と保持回路１２とを接続する。この保持回路１２は、受信データｄｔａｏｒｇのビット数対応の構成とするものであるが、オアゲート１２ａとバッファ１２ｂとバッファゲート１２ｃとの簡単な構成の論理回路で実現することができる。

例えば、被監視盤＃２のデータＣｅｌｌ３（図６参照）を収集する場合、送信タイミング生成部５から送信部６に対して送信起動通知と読み出しデータと方路設定のデータとを出力する。読み出しデータは、セル番号（Ｃｅｌｌ３）を含み、送信部６は、セル番号の情報を含む送信データをシリアルインタフェース部８に出力し、このシリアルインタフェース部８のセレクタ１３は、送信タイミング生成部５からの方路設定データに従って前述の被監視盤＃２が接続されている方路を選択する。それにより、シリアルインタフェース部８からのセル番号（Ｃｅｌｌ３）を含むイベント情報収集を要求するシリアルデータが被監視盤＃２に送信される。又アドレス生成部１０は、送信タイミング生成部５からの読み出しデータに含まれるセル番号と、方路設定のデータとを基に、被監視盤＃２のセル番号（Ｃｅｌｌ３）を指定するアドレス信号ａｄｒａの生成準備を行う。

次に被監視盤＃２からの応答のシリアルデータをシリアルインタフェース部８が受信すると、前述のように、ｓｔａｒｔｂｉｔ検出部１６によりシリアルデータの先頭のスタートビットを検出し、その検出信号に同期したマスタクロックをタイミング生成部１５に於いて生成して、直並列変換部１４に入力する。それによって、受信したシリアルデータを直並列変換部１４によりパラレルデータに変換して保持回路１２に入力する。又タイミング生成部１５からタイミング信号をアドレス生成部１０とＷＥＮＡ生成部１１とに入力する。アドレス生成部１０は、このタイミング信号により、先に生成準備していた被監視盤＃２のセル番号（Ｃｅｌｌ３）を指定するアドレス信号ａｄｒａを、ＤＰ−ＲＡＭ９のＡポートＡＰに入力し、そのアドレス信号ａｄｒａによるアドレス領域からイベント情報を読み出して、保持回路１２のバッファ１２ｃに入力し、このバッファ１２ｃからのデータｄｔａｑと、直並列変換部１４によりパラレルデータに変換したデータｄｔａｏｒｇとをオアゲート１２ａに入力する。

又ＷＥＮＡ生成部１１は、タイミング生成部１５からのタイミング信号に従って生成したイネーブル信号ｗｅｎａをＤＰ−ＲＡＭ９のＡポートＡＰに入力すると共に、バッファゲート１２ｂに入力する。それにより、収集イベント情報（ｄｔａｏｒｇ）と保持イベント情報（ｄｔａｑ）との論理和出力が、バッファゲート１２ｂを介してＤＰ−ＲＡＭ９のＡポートＡＰに入力され、アドレス生成部１０からのアドレス信号ａｄｒａに従ったアドレス領域に書き込まれ、新たに収集したイベント情報と、ＣＰＵ３が読み出す前のイベント情報との論理和出力を、ＤＰ−ＲＡＭ９に書き込んで保持することができる。

又メモリのクリア処理は、一般的にはＣＰＵ３から“０”を書き込むことにより行うものであるが、このＣＰＵ３の処理負担を軽減する為に、クリア回路１７を設けている。このクリア回路１７は、前述のように、バッファ１７ａと、バッファゲート１７ｂと、セレクタ１７ｃと、フリップフロップ１７ｄと、イネーブル信号ｗｅｎｂを生成するＷＥＮＢ生成部１８とを含む構成を有する場合を示す。なお、バッファ１７ａとバッファゲート１７ｂとは、データＰｒｅｄｔｂのビット構成に対応して設けるものである。

ＣＰＵ３がイベント情報をＤＰ−ＲＡＭ９から読み出す時、ＤＰ−ＲＡＭ９のアドレス信号と制御信号とを出力する。クリア回路１７のセレクタ１７ｃは、ＷＥＮＢ生成部１８からのイネーブル信号ｗｅｎｂが入力された時に、フリップフロップ１７ｄ側を選択するが、それ以前は、ＣＰＵ３側を選択している。従って、ＣＰＵ３からのアドレス信号は、セレクタ１７ｃを介してＤＰ−ＲＡＭ９のＢポートＢＰに入力され、ＤＰ−ＲＡＭ９からデータＰｒｅｄｔｂ（保持イベント情報）が読み出され、バッファ１７ａを介してＣＰＵ３に入力される。即ち、ＣＰＵ３によりＤＰ−ＲＡＭ９に保持されているイベント情報を読み出すことができる。又その直後に、ＷＥＮＢ生成部１８からのイネーブル信号ｗｅｎｂが、セレクタ１７ｃとバッファゲート１７ｃとＤＰ−ＲＡＭ９とに入力される。それにより、セレクタ１７ｃは、フリップフロップ１７ｄ側を選択し、先の保持イベント情報を読み出した時のアドレス信号を、ＤＰ−ＲＡＭ９のＢポートＢＰに、アドレス信号Ａｆｔａｄｒｂとして入力し、且つバッファゲート１７ｂから“０”を、ＤＰ−ＲＡＭ９のＢポートＢＰに入力する。前述のように、ＤＰ−ＲＡＭ９からイベント情報を読み出す時のアドレス信号を、クリア回路１７のフリップフロップ１７ｄにより一時的に保持し、イベント情報を読み出したアドレス領域に、クリア回路１７のバッファゲート１７ｂを介して、自動的に“０”を書き込むことにより、イベント情報を読み出したＤＰ−ＲＡＭ９のアドレス領域をクリア処理することができる。

図２は、保持回路１２のタイミングチャートの一例を示すもので、アドレス生成部１０からのアドレス信号ａｄｒａと、保持回路１２のオアゲート１２ａに入力される受信データｄｔａｏｒｇと、ＤＰ−ＲＡＭ９のＡポートＡＰに入力するイベント情報としてのデータｄｔａと、バッファ１２ｃを介してオアゲート１２ａに入力される保持イベント情報としてのデータｄｔａｑと、イネーブル信号ｗｅｎａと、ＤＰ−ＲＡＭ９のライトタイミングとを示す。なお、［７：０］は、図６に示すように、イベント情報がＤ０〜Ｄ７の８ビット構成である場合を示し、又イベント情報の収集初期状態に於いては、データｄｔａｏｒｇ，ｄｔａ，ｄｔａｑは、オール“０”とした場合を示す。又アドレス信号ａｄｒａのａ０〜ａｎは、例えば、図６に示す被監視盤＃１のＣｅｌｌ０内の０〜３１のアドレス領域を示す場合を例とすると、ａ０〜ａ３１として表すことになる。又ｘｘは、イベント情報書き込み後にアドレスバスを開放している状態を示す。又データｄｔａ，ｄｔａｑについての矢印は、ＤＰ−ＲＡＭ９に書き込んだデータｄｔａを、バッファ１２ｃを介してオアゲート１２ａに入力する時間順序を示す。

初期状態に於いて、ＤＰ−ＲＡＭ９のイベント情報の格納領域には、“００００００００”が書き込まれており、アドレス生成部１０からのアドレス信号ａｄｒａがａ０で、収集したイベント情報が、データｄｔａｏｒｇ＝“００００００００”として示す場合、このデータｄｔａｏｒｇと、アドレス信号ａｄｒａ＝ａ０のアドレス領域から読み出してオアゲート１２ａに入力するデータｄｔａｑ＝“００００００００”との論理和出力の“００００００００”が、イネーブル信号ｗｅｎａの立下りタイミングをライトタイミングとして、アドレス信号ａｄｒａ＝ａ０のＤＰ−ＲＡＭ９のアドレス領域に書き込まれる。

次にアドレス信号ａｄｒａ＝ａ０対応の収集イベント情報が、“１００００００１”の場合、アドレス信号ａｄｒａ＝ａ０のアドレス領域には、“００００００００”が保持されており、従って、データｄｔａｏｒｇとデータｄｅａｑとの論理和のデータｄｔａは、“１００００００１”となり、アドレス信号ａｄｒａ＝ａ０のＤＰ−ＲＡＭ９のアドレス領域に、イネーブル信号ｗｅｎａの立ち下がりのＤＰ−ＲＡＭライトタイミングに書き込まれる。次の収集イベント情報が、ｄｔａｏｒｇ＝“０１０００１００”の場合、アドレス信号ａｄｒａ＝ａ０のアドレス領域には、“１００００００１”が書き込まれており、このデータｄｔａｑ＝“１００００００１”とデータｄｔａｏｒｇ＝“０１０００１００”との論理和のデータｄｔａは、“１１０００１０１”となり、アドレス信号ａｄｒａ＝ａ０のＤＰ−ＲＡＭ９のアドレス領域に書き込まれる。同様に、収集イベント情報が、ｄｔａｏｒｇ＝“００１０００００”の場合、アドレス信号ａｄｒａ＝ａ０のＤＰ−ＲＡＭ９のアドレス領域には、データｄｔａ＝“１１１００１０１”が書き込まれる。即ち、ＣＰＵ３からのイベント情報の読み出しが行われない時は、収集したイベント情報の論理和出力として、ＤＰ−ＲＡＭ９に順次書き込まれて保存される。

図３は、クリア回路１７のタイミングチャートの一例を示し、ＣＰＵ３からのアドレス信号ａｄｒｂ＝ａ０，ａ１，ａ２，・・・と、ＣＰＵ３のリードタイミングと、フリップフロップ１７ｄとセレクタ１７ｃとを介したアドレス信号Ａｆｔａｄｒｂと、ＷＥＮＢ生成部１８からのイネーブル信号ｗｅｎｂと、ＤＰ−ＲＡＭ３に“０”を書き込むライトタイミングとを示す。

ＣＰＵ３からアドレス信号ａｄｒｂ＝ａ０がセレクタ１７ｃとフリップフロップ１７ｄとに入力される。又ＷＥＮＢ生成部１８からのイネーブル信号ｗｅｎｂの立ち上がりタイミングを、ＣＰＵリードタイミングとし、このイネーブル信号ｗｅｎｂが“１”の時に、バッファゲート１７ｂは閉じた状態とし、且つセレクタ１７ｃは、ＣＰＵ３側を選択し、アドレス信号ａｄｒｂ＝ａ０をＤＰ−ＲＡＭ９のＢポートＢＰに入力する。それにより、アドレス信号ａｄｒｂによるＤＰ−ＲＡＭ９のアドレス領域から保持イベント情報がデータｄｔｂ（図１参照）としてＣＰＵ３に入力される。即ち、ＣＰＵ３は、所望のイベント情報を読み出すことができる。

そして、イネーブル信号ｗｅｎｂが“０”に立ち下がると、その立下りタイミングをＤＰ−ＲＡＭ９に対するライトタイミングとする。又イネーブル信号ｗｅｎｂ＝“０”により、セレクタ１７ｃは、フリップフロップ１７ｄ側を選択する。それにより、フリップフロップ１７ｄに一時保持されたアドレス信号ａｄｒｂ＝ａ０がＤＰ−ＲＡＭ９のＢポートＢＰに入力され、バッファゲート１７ｂを介して“０”のデータがＤＰ−ＲＡＭ９のＢポートＢＰに入力される。それにより、ＤＰ−ＲＡＭ“０”ライトタイミングとして示すタイミングに、アドレス信号Ａｆｔａｄｒｂ＝ａ０のアドレス領域に“０”が書き込まれる。即ち、保持イベント情報をＣＰＵ３により読み出したアドレス領域をクリアすることができる。

次に、ＣＰＵ３は、アドレス信号ａｄｒｂを、所望のタイミングで、ａ１，ａ２，・・・とし、アドレス信号ａｄｒｂによるＤＰ−ＲＡＭ９のアドレス領域から保持イベント情報を、ＣＰＵリードタイミングで読み出し、そのアドレス領域に、ＤＰ−ＲＡＭ“０”ライトタイミングで“０”を書き込んでクリアする。従って、ＣＰＵ３によるＤＰ−ＲＡＭ９のクリア処理が不要となり、処理負担を軽減することができる。

本発明は、前述の実施例のみに限定されるものではなく、各部の構成については、種々付加変更することが可能であり、例えば、ＤＰ−ＲＡＭ９は、通常のＲＡＭ等のメモリを用いることも可能である。

本発明の実施例１の説明図である。保持回路のタイミングチャートである。クリア回路のタイミングチャートである。従来例の説明図である。従来例の処理動作説明図である。メモリの説明図である。ポーリングを適用した従来例の説明図である。ポーリングによる処理動作の説明図である。

符号の説明

１監視盤
２被監視盤
３プロセッサ（ＣＰＵ）
４被監視制御インタフェース部
５送信タイミング生成部
６送信部
７受信部
８シリアルインタフェース部
９デュアルポートメモリ（ＤＰ−ＲＡＭ）
１２保持回路
１７クリア回路

Claims

監視盤により複数の主信号盤等の被監視盤を監視し、収集したアラーム情報等のイベント情報をメモリに書き込んでプロセッサが読み取るまで保持するイベント保持回路に於いて、
収集した前記イベント情報と、該イベント情報を書き込む前記メモリのアドレス領域から前回までの書き込み内容を読み出した保持イベント情報との論理和出力を、前記アドレス領域に書き込む為のオアゲートを含む保持回路を備えた
ことを特徴とするイベント保持回路。
前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、収集した前記イベント情報を書き込む側の前記ポートに、該イベント情報を書き込むアドレス領域から前回までの書き込み内容を読み出した保持イベント情報と、前記収集した前記イベント情報との論理和出力を、前記アドレス領域に対する書き込みイベント情報とするオアゲートを含む保持回路を備えたことを特徴とする請求項１記載のイベント保持回路。
前記メモリから前記イベント情報を前記プロセッサが読み出す時のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報の読み出し後にクリアするクリア回路を設けたことを特徴とする請求項１記載のイベント保持回路。
前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、前記イベント情報を読み取る側のポートに、前記プロセッサがイベント情報を読み出す為のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報を読み出した後の該アドレス情報に従ったアドレス領域をクリアするクリア回路を設けたことを特徴とする請求項１記載のイベント保持回路。
前記クリア回路は、前記プロセッサが前記メモリから前記イベント情報を読み出した直後に前記メモリに対するライトイネーブル信号を前記メモリに入力するライトイネーブル信号生成部と、前記プロセッサが前記メモリから前記イベント情報を読み出す為のアドレス情報を一時的に保持するアドレス保持部と、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記アドレス保持部に保持されたアドレス情報を前記メモリに入力するセレクタと、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記メモリにクリアデータを入力するゲート回路とを含む構成を備えたことを特徴とする前記請求項３又は４記載のイベント保持回路。