JP2008090505A - イベント保持回路 - Google Patents

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Abstract

【課題】監視盤により複数の被監視盤から収集したイベント情報を保持するイベント保持回路に関し、回路規模を増大することなく、且つコストアップすることなく、プロセッサの処理負担を軽減する。
【解決手段】監視盤1により複数の主信号盤等の被監視盤2を監視し、収集したアラーム情報等のイベント情報をDP−RAM9等のメモリに書き込んでプロセッサ3が読み取るまで保持するイベント保持回路であって、収集したイベント情報と、このイベント情報を書き込むメモリのアドレスから前回までの書き込み内容を読み出した保持イベント情報との論理和出力とオアゲート12aを含む保持回路12を介して、メモリに書き込む構成を備えている。
【選択図】図1

Description

本発明は、伝送装置等に於ける監視盤により複数の主信号盤等の被監視盤を監視し、収集したアラーム情報等のイベント情報を保持するイベント保持回路に関する。
伝送装置は、例えば、図4に示すように、監視盤101と、複数の主信号盤等の被監視盤102とを含む構成を有し、監視盤101は、#1〜#mの被監視盤102の状態情報等を順次収集して、被監視盤102の状態を監視するものである。この監視盤101は、監視制御を行うプロセッサ(CPU)103と被監視制御インタフェース部104とを含む構成を有し、被監視制御インタフェース部104は、送信タイミング生成部105と、送信部106と、受信部107と、1対mの選択接続を行うと共に、シリアルデータとパラレルデータとの変換機能を有するシリアルインタフェース部108と、デュアルポートメモリ(DP−RAM)109とを含む構成を有する。
プロセッサ(以下CPUと略称する)103は、送信起動の制御信号を被監視盤102に対する送信タイミングを生成する送信タイミング生成部105に入力し、送信タイミング生成部105は、送信部106に、送信起動通知と被監視盤102から状態情報を読み出す為の読み出しデータとを送出し、又シリアルインタフェース部108に、被監視盤102を選択指定する方路設定情報を送出する。又送信タイミング生成部105は、受信部107からの受信完了通知に従って受信通知をCPU103に送出する。CPU103は、送信タイミング生成部105からの受信通知により、次の送信起動の制御信号を被監視盤102の送信タイミング生成部105に送出する。又CPU103は、デュアルポートメモリ(以下DP−RAMと略称する)109との間で、アドレスと制御信号と共にデータの送受信を行う。即ち、被監視盤102から収集したイベント情報(状態情報)をDP−RAM109に書き込んで保持し、これをCPU103が読み取って、被監視盤102の監視処理を行う。
又シリアルインタフェース部108は、シリアルデータとパラレルデータとの相互変換を行う直並列変換手段を含み、送信部106からの送信データをシリアルデータに変換し、送信タイミング生成部105からの方路設定情報を基に選択した被監視盤102に対して送信する。選択された被監視盤102は、状態情報をシリアルデータとして送信し、シリアルインタフェース部108は、受信したシリアルデータをパラレルデータに変換して受信部107に転送する。このイベント情報としてのシリアルデータを受信部107が受信完了すると、送信タイミング生成部105に受信完了通知を転送すると共に、DP−RAM109に、書き込み制御信号と、イベント情報としての書き込みデータとを入力して、そのDP−RAM109にイベント情報を書き込む。CPU103は、送信タイミング生成部105からの受信通知を受けると、DP−RAM109に対して、アドレス信号と制御信号とを入力し、DP−RAM109に保持しているイベント情報を、データとして読み出し、被監視制御盤102の監視処理を行う。
図5は、CPU103と、被監視制御インタフェース部104と、被監視盤102とに於ける処理動作の一例を示すもので、(1)〜(17)はその処理動作の順序を示す。先ず、CPU103は、(1)、図4に示すように、データとアドレスと制御信号とを用いて、DP−RAM109に設定パラメータを書き込む。この設定パラメータには、被監視盤102が接続されている方路を指定する方路情報、被監視盤102からのイベント情報の受信完了までの許容時間を示す受信タイムアウト値、被監視盤102内の単一又は複数のセルNo(後述のDP−RAM109のセルCell参照)等を含む。そして、(2)被監視制御インタフェース部104の送信タイミング生成部105に送信通知(ハード線による通知)を行う。この送信通知は、図4に於けるCPU103から被監視制御インタフェース部104の送信タイミング生成部105に対する送信起動として示す制御信号による通知を示す。
被監視制御インタフェース部104は、(3)CPU103からの送信通知を受信すると、(4)設定パラメータをDP−RAM109から読み取り、(5)方路情報を基に対象パッケージ(被監視盤)を選択し、(6)処理として、シリアルフレームを生成し、(7)そのシリアルフレームを送出する。被監視盤102は、(8)シリアルインタフェース部108からのシリアルフレームを受信し、(9)処理として、例えば、(10)アラーム情報を含むシリアルフレームをシリアルインタフェース部108に向けて送出する。
被監視制御インタフェース部104は、(11)被監視盤からのアラーム情報を含むシリアルフレームを受信すると、(12)処理として、シリアルフレームの解析、その解析に基づいてデータ生成を行い、(13)そのデータをイベント情報として、DP−RAM109に書き込み、CPU103にIRQ(Interrupt Request)を送出する。CPU103は、(15)被監視制御インタフェース部104からのIRQを検出し、(15.2)IRQ認識フラグを、CPU ACKとして、被監視制御インタフェース部104に送出する。被監視制御インタフェース部104は、(15.4)CPU103に送出しているIRQを解除する。そして、CPU103は、(16)エラー確認を行い、(17)DP−RAM109の対応する方路のアラーム情報を読み出す。
図6は、DP−RAM109の説明図であり、被監視盤102が#1〜#32の32台の場合に適用した例を示すもので、#1〜#32のそれぞれの被監視盤102対応のイベント情報の保持領域を、8セル(Cell 0〜Cell 7)構成とし、各セルは、セルCell 0について右側に示すように、(D0〜D7)×32の合計256ビット構成とし、各ビットSTx(ST0〜ST255)は、被監視盤102内の各部と予め対応付けられているもので、例えば、“1”を警報又はステータスオン状態、“0”を警報又はステータスオフ状態として、被監視盤102のイベント情報を格納することができる。従って、図6に示すDP−RAM109の場合、32台の被監視盤102からのイベント情報の受信格納の為に、少なくとも8,192バイト構成が必要となる。
又監視盤101のCPU103は、被監視盤102の情報を取り込む為、被監視盤102の方路情報(#1〜#32の被監視盤102の何れかが接続されている方路を指示する情報)、Cell番号、イベント収集又は制御情報を、DP−RAM109の前述のイベント情報の格納領域以外の領域に書き込んでおき、CPU103からの送信起動の通知を被監視制御インタフェース部104に対して、図5の(2)送信通知として示すように通知すると、被監視制御インタフェース部104の送信タイミング生成部105から送信部106に送信起動通知として転送され、送信部106は、DP−RAM109に格納されている情報を読み出して、送信すべき方路、即ち、被監視盤102を認識し、DP−RAM109に格納したCell番号等のデータを読み出し、シリアルインタフェース部108に於いてシリアルデータに変換して、被監視盤102へ送信する。被監視盤102は、要求されたCell番号等に対応する状態情報、即ち、イベント情報をシリアルデータとして、監視盤101に送信する。
従って、監視盤101のCPU103は、全部の被監視盤102の情報を入手する為には、被監視制御インタフェース部104との間で、送信起動や受信通知等の情報の送受信を繰り返すものであり、CPU103の処理負担が増大する問題があった。そこで、被監視制御インタフェース部104の送信タイミング生成部105を、自律的にポーリング動作を行う構成とすることが提案されており、その構成を図7に示す。同図に於いて、図4と同一符号は同一名称部分を示す。
被監視制御インタフェース部104の送信タイミング生成部105は、CPU103からの送信起動の通知を受信することなく、予め設定されたポーリング周期に、送信起動通知を送信部106に転送する構成とする。送信部106は、図4に示す場合と同様に、送信データを、シリアルインタフェース部108によりシリアルデータとして、方路設定により選択された被監視盤102に送信し、その被監視盤102からの情報(イベント情報)をシリアルインタフェース部108により受信し、受信部107に受信データとして転送し、受信部107は、DP−RAM109に、書き込み制御信号と共に、受信データを書き込みデータとして入力し、その書き込みデータを、DP−RAM109にイベント情報として格納する。CPU103は、送信タイミング生成部105によるポーリング周期とは異なるタイミングで、DP−RAM109に格納されたイベント情報の読み出し制御を行う。従って、CPU103は、被監視制御インタフェース部104との間の送信起動及び受信通知の送受信を行わないことにより処理負担を軽減することができる。
図8は、図7に示す構成に於ける処理動作の説明図であり、(A)は、CPU109と、被監視制御インタフェース部104と、被監視盤102との処理動作を、図5に示す場合に対応させて(1)〜(17)により示し、(B)はポーリング周期の一例について示す。被監視制御インタフェース部104は、(1)送信タイミング生成部105に於いて設定した送信周期で、方路、セルNoを自動的にインクリメントし、(2)送信通知を送信タイミング生成部105から送信部106に送出する。そして、図5に於ける(3),(4)の処理は省略し、(5)方路情報を基に対象パッケージ(被監視盤)を選択し、(6)処理として、シリアルフレームを生成し、(7)そのシリアルフレームを被監視盤102に送出する。
被監視盤102は、(8)シリアルインタフェース部108からのシリアルフレームを受信し、(9)処理として、例えば、(10)アラーム情報をシリアルフレームにより送出する。被監視制御インタフェース部104は、(11)シリアルフレームによるアラーム情報を受信すると、(12)処理として、シリアルフレームの解析、その解析に基づいてデータ生成を行い、(13)そのデータをイベント情報として、DP−RAM109に書き込む。そして、図5に於ける(14),(15.4)の処理は省略する。そして、CPU103は、(16)エラー確認を行い、(17)DP−RAM109の対応する方路のアラーム情報を読み出す。
送信タイミング生成部105から送信部106に対する送信起動通知のポーリング周期を、図8の(B)に示すように、例えば、100msとすると、被監視盤102から収集した情報を読み出す為に、CPU103によるDP−RAM109に対するポーリング周期は、ポーリング周期より長い、例えば、250msとすることができる。従って、CPU103は、ポーリング周期に相当する周期で送信タイミング生成部105に送信起動を行う必要がなく、被監視制御インタフェース部104に対しては、DP−RAM109に保持したイベント情報を読み出す処理のみでよいことになるから、CPU103の処理負担の軽減を図ることができる。
又論理シミュレーションに於けるイベント処理手段として、イベントを、登録及び抽出するイベントメモリの空き領域に記録し、そのアドレスをインデックスレジスタの中のイベント抽出時刻に相当する位置に記録して、論理シミュレーションの現在時刻に従ったイベントを抽出し、イベント処理部分をハードウェア化して、論理シミュレーションの高速化を図る手段が提案されている(例えば、特許文献1参照)。又発生したイベントをイベント保持回路に保持し、所定の遅延時間後にプロセッサに対して割込みを行い、プロセッサは、イベント処理を行うと共に、遅延時間内に発生した他のイベントについても引き続きイベント処理を行い、イベント処理を順次まとめて実行後にイベント保持回路をリセットする手段が提案されている(例えば、特許文献2参照)。
特開昭59−90152号公報 特開平7−168723号公報
プロセッサが直接イベント情報収集の為の起動を行うことなく、例えば、図7に示すように、送信タイミング生成部105が自動的にイベント情報収集の為のポーリングを実行することにより、プロセッサの処理負担を軽減することができる。その場合、図8に示すように、送信タイミング生成部105によるポーリング周期は、CPU103がDP−RAM109からイベント情報を読み取る為のポーリング周期より短い場合が一般的である。又DP−RAM109からイベント情報を読み取ったアドレス領域はクリアするものであり、クリアしたそのアドレス領域に新たなイベント情報を書き込むことができる。又イベント情報を読み出す前に、そのイベント情報が保持されている同一のアドレス領域に、収集したイベント情報を書き込む場合、保持されていたイベント情報を消去して、収集した新たなイベント情報を書き込むことになる。従って、被監視盤102から収集したイベント情報をDP−RAM109に保持して、CPU103が読み取るまでは消去しないようにすることが必要である。その為に、収集したイベント情報を、DP−RAM109以外のデータ保持手段を設ける必要がある。このようなデータ保持手段として、フリップフロップを用いた構成が一般的である。しかし、収集するイベント情報の情報量は、例えば、図6に示すように、256バイト又はそれ以上となるから、大量のフリップフロップを設ける必要が生じる。その為、回路規模の増大とコストアップとの問題が生じる。
本発明は、前述の従来の問題点を解決するもので、簡単な構成でイベント情報を保持することを目的とする。
本発明のイベント保持回路は、監視盤により複数の主信号盤等の被監視盤を監視し、収集したアラーム情報等のイベント情報をメモリに書き込んでプロセッサが読み取るまで保持するイベント保持回路に於いて、収集した前記イベント情報と、該イベント情報を書き込む前記メモリのアドレス領域から前回までの書き込み内容を読み出した保持イベント情報との論理和出力を、前記アドレス領域に書き込む為のオアゲートを含む保持回路を備えている。
又前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、収集した前記イベント情報を書き込む側の前記ポートに、該イベント情報を書き込むアドレス領域から前回までの書き込み内容を読み出した保持イベント情報と、前記収集した前記イベント情報との論理和出力を、前記アドレス領域に対する書き込みイベント情報とするオアゲートを含む保持回路を備えている。
又前記メモリから前記イベント情報を前記プロセッサが読み出す時のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報の読み出し後にクリアするクリア回路を設けている。
又前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、前記イベント情報を読み取る側のポートに、前記プロセッサがイベント情報を読み出す為のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報を読み出した後の該アドレス情報に従ったアドレス領域をクリアするクリア回路を設けている。
又前記クリア回路は、前記プロセッサが前記メモリから前記イベント情報を読み出した直後に前記メモリに対するライトイネーブル信号を前記メモリに入力するライトイネーブル信号生成部と、前記プロセッサが前記メモリから前記イベント情報を読み出す為のアドレス情報を一時的に保持するアドレス保持部と、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記アドレス保持部に保持されたアドレス情報を前記メモリに入力するセレクタと、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記メモリにクリアデータを入力するゲート回路とを含む構成を備えている。
被監視盤の各部の状態をビット対応で示すイベント情報を収集してメモリに書き込み、プロセッサがそのイベント情報を読み出すまでは、その後、新たに収集したイベント情報と、保持しているイベント情報との論理和のイベント情報を、新たなイベント情報としてメモリに書き込むもので、その場合の保持回路は、イベント情報のビット数対応のオアゲート等による簡単な論理構成で済むことになり、フリップフロップ等に比較して、回路規模の増大もなく、且つコストアップとなることもない利点がある。又オアゲートにより保持イベント情報と収集した新たなイベント情報との論理和出力をメモリに書き込んで保持するものであるから、イベント情報収集周期より長い周期でプロセッサがイベント情報を読み出す場合でも、プロセッサがメモリからイベント情報を読み出すまでに収集したイベント情報を、保持回路の機能によりメモリに保持することが可能となり、プロセッサの処理負担の軽減を図ると共に、収集したイベント情報の抜け落ちが生じない利点がある。又クリア回路についても論理回路で実現できるから、コストアップすることなく、プロセッサの処理負担の軽減を図ることができる。又被監視盤に於ける障害情報をラッチし、監視盤からのイベント情報収集に従って障害情報を送信して、ラッチを解除するシステムについても、収集したイベント情報に含まれる障害情報もメモリに保持するから、プロセッサに通知することが可能となる。
本発明のイベント保持回路は、図1を参照すると、監視盤1により複数の主信号盤等の被監視盤2を監視し、収集したアラーム情報等のイベント情報をDP−RAM9等のメモリに書き込んでプロセッサ3が読み取るまで保持するイベント保持回路であって、収集したイベント情報と、このイベント情報を書き込むメモリのアドレス領域から前回までの書き込み内容を読み出した保持イベント情報との論理和出力を、メモリに書き込む為のオアゲート12aを含む保持回路12を備えている。
図1は、本発明の実施例1の説明図であり、1は監視盤、2は#1〜#mの被監視盤、3はCPU、4は被監視制御インタフェース部、5は送信タイミング生成部、6は送信部、7は受信部、8はシリアルインタフェース部、9はDP−RAM、APはAポート、BPはBポート、10はアドレス生成部、11はWENA生成部(ライトイネーブル信号生成部A)、12は保持回路、12aはオアゲート、12bはバッファゲート、12cはバッファ、13はセレクタ、14は直並列変換部(S/P)、15はタイミング生成部、16はStartbit検出部(スタートビット検出部)、17はクリア回路、17aはバッファ、17bはバッファゲート、17cはセレクタ、17dはアドレス保持部としてのフリップフロップ(FF)、18はWENB生成部(ライトイネーブル信号生成部B)を示す。又adra,adrb,Aftadrbはアドレス信号(アドレス情報)、dtaorg,dtaq,dta、dtb,Predtbはデータ、wena,wenbはイネーブル信号を示す。なお、イネーブル信号wena,wenbは、ライトイネーブル信号として示すものであるが、リードイネーブル信号が必要な場合は、既に知られている手段によってDP−RAM9に入力する構成を設けることができる。
受信部7は、アドレス生成部10と、イネーブル信号wenaを生成するWENA生成部11と、保持回路12とを含む構成を有し、又シリアルインタフェース部8は、セレクタ13と、直並列変換部14と、Startbit検出部16と、タイミング生成部17とを含む構成を有する。又DP−RAM9のプロセッサ3がイベント情報を読み取る側のBポートBPに、バッファ17aと、バッファゲート17bと、セレクタ17cと、フリップフロップ17dと、イネーブル信号wenbを生成するWENB生成部18とを含むクリア回路17を設ける。又シリアルインタフェース部8は、送信部6からの送信データがパラレルデータの場合、シリアルデータに変換する為の並直列変換部(図示せず)をセレクタ13の前段に設ける。
送信タイミング生成部5は、前述の図7に於ける送信タイミング生成部105と同様に、CPU3からの送信起動の指示を受けることなく、送信部6に対して所定のポーリング周期で送信起動通知を行い、且つ被監視盤2から収集する情報内容(情報の種類)等を示す読み出しデータを送信部6と受信部7のアドレス生成部10とに入力し、又受信部7のアドレス生成部10とシリアルインタフェース部8のセレクタ13とに#1〜#mの被監視盤2を選択する方路設定情報を入力する。シリアルインタフェース部8は、送信部6からの送信データを、図示を省略した並直列変換部によりシリアルデータに変換し、送信タイミング生成部5からの方路設定情報に従った被監視盤2をセレクタ13により選択して送信する。
被監視盤2からのアラーム情報等を含むシリアルデータを監視盤1のシリアルインタフェース部8に於いて受信すると、セレクタ13から直並列変換部14とStartbit検出部16とに転送する。Startbit検出部16は、スタートビットを検出すると、その検出信号をタイミング生成部15に出力し、タイミング生成部15は、スタートビットにタイミング同期したマスタクロックを生成して直並列変換部14に出力し、直並列変換部14は、マスタクロックに従って、セレクタ13からのシリアルデータをパラレルデータに変換し、そのパラレルデータとした受信データdtaorgを受信部7に転送する。又タイミング生成部15から出力したタイミング信号を、受信部7のアドレス生成部10とWENA生成部11とに入力する。
DP−RAM9のBポートBP側からCPU3がデータを読み出す前に、そのアドレス領域に収集したイベント情報を書き込むと、先に書き込んだ保持イベント情報を書き換えることになるから、CPU3が読み出すまでは先に書き込んだ保持イベント情報を保持する必要がある。その為に、オアゲート12aを含む論理回路により保持回路12を構成し、CPU3がデータ、即ち、イベント情報を読み出すまでは、先に書き込んだデータ、即ち、保持イベント情報を保持できるようにし、又CPU3がデータ、即ち、イベント情報を読み出した時は、そのアドレス領域のデータ、即ち、保持イベント情報をクリア回路17によってクリアする。又DP−RAM9のイベント情報を書き込む側のAポートPAに、前述のアドレス生成部10とWENA生成部11と保持回路12とを接続する。この保持回路12は、受信データdtaorgのビット数対応の構成とするものであるが、オアゲート12aとバッファ12bとバッファゲート12cとの簡単な構成の論理回路で実現することができる。
例えば、被監視盤#2のデータCell 3(図6参照)を収集する場合、送信タイミング生成部5から送信部6に対して送信起動通知と読み出しデータと方路設定のデータとを出力する。読み出しデータは、セル番号(Cell 3)を含み、送信部6は、セル番号の情報を含む送信データをシリアルインタフェース部8に出力し、このシリアルインタフェース部8のセレクタ13は、送信タイミング生成部5からの方路設定データに従って前述の被監視盤#2が接続されている方路を選択する。それにより、シリアルインタフェース部8からのセル番号(Cell 3)を含むイベント情報収集を要求するシリアルデータが被監視盤#2に送信される。又アドレス生成部10は、送信タイミング生成部5からの読み出しデータに含まれるセル番号と、方路設定のデータとを基に、被監視盤#2のセル番号(Cell 3)を指定するアドレス信号adraの生成準備を行う。
次に被監視盤#2からの応答のシリアルデータをシリアルインタフェース部8が受信すると、前述のように、startbit検出部16によりシリアルデータの先頭のスタートビットを検出し、その検出信号に同期したマスタクロックをタイミング生成部15に於いて生成して、直並列変換部14に入力する。それによって、受信したシリアルデータを直並列変換部14によりパラレルデータに変換して保持回路12に入力する。又タイミング生成部15からタイミング信号をアドレス生成部10とWENA生成部11とに入力する。アドレス生成部10は、このタイミング信号により、先に生成準備していた被監視盤#2のセル番号(Cell 3)を指定するアドレス信号adraを、DP−RAM9のAポートAPに入力し、そのアドレス信号adraによるアドレス領域からイベント情報を読み出して、保持回路12のバッファ12cに入力し、このバッファ12cからのデータdtaqと、直並列変換部14によりパラレルデータに変換したデータdtaorgとをオアゲート12aに入力する。
又WENA生成部11は、タイミング生成部15からのタイミング信号に従って生成したイネーブル信号wenaをDP−RAM9のAポートAPに入力すると共に、バッファゲート12bに入力する。それにより、収集イベント情報(dtaorg)と保持イベント情報(dtaq)との論理和出力が、バッファゲート12bを介してDP−RAM9のAポートAPに入力され、アドレス生成部10からのアドレス信号adraに従ったアドレス領域に書き込まれ、新たに収集したイベント情報と、CPU3が読み出す前のイベント情報との論理和出力を、DP−RAM9に書き込んで保持することができる。
又メモリのクリア処理は、一般的にはCPU3から“0”を書き込むことにより行うものであるが、このCPU3の処理負担を軽減する為に、クリア回路17を設けている。このクリア回路17は、前述のように、バッファ17aと、バッファゲート17bと、セレクタ17cと、フリップフロップ17dと、イネーブル信号wenbを生成するWENB生成部18とを含む構成を有する場合を示す。なお、バッファ17aとバッファゲート17bとは、データPredtbのビット構成に対応して設けるものである。
CPU3がイベント情報をDP−RAM9から読み出す時、DP−RAM9のアドレス信号と制御信号とを出力する。クリア回路17のセレクタ17cは、WENB生成部18からのイネーブル信号wenbが入力された時に、フリップフロップ17d側を選択するが、それ以前は、CPU3側を選択している。従って、CPU3からのアドレス信号は、セレクタ17cを介してDP−RAM9のBポートBPに入力され、DP−RAM9からデータPredtb(保持イベント情報)が読み出され、バッファ17aを介してCPU3に入力される。即ち、CPU3によりDP−RAM9に保持されているイベント情報を読み出すことができる。又その直後に、WENB生成部18からのイネーブル信号wenbが、セレクタ17cとバッファゲート17cとDP−RAM9とに入力される。それにより、セレクタ17cは、フリップフロップ17d側を選択し、先の保持イベント情報を読み出した時のアドレス信号を、DP−RAM9のBポートBPに、アドレス信号Aftadrbとして入力し、且つバッファゲート17bから“0”を、DP−RAM9のBポートBPに入力する。前述のように、DP−RAM9からイベント情報を読み出す時のアドレス信号を、クリア回路17のフリップフロップ17dにより一時的に保持し、イベント情報を読み出したアドレス領域に、クリア回路17のバッファゲート17bを介して、自動的に“0”を書き込むことにより、イベント情報を読み出したDP−RAM9のアドレス領域をクリア処理することができる。
図2は、保持回路12のタイミングチャートの一例を示すもので、アドレス生成部10からのアドレス信号adraと、保持回路12のオアゲート12aに入力される受信データdtaorgと、DP−RAM9のAポートAPに入力するイベント情報としてのデータdtaと、バッファ12cを介してオアゲート12aに入力される保持イベント情報としてのデータdtaqと、イネーブル信号wenaと、DP−RAM9のライトタイミングとを示す。なお、[7:0]は、図6に示すように、イベント情報がD0〜D7の8ビット構成である場合を示し、又イベント情報の収集初期状態に於いては、データdtaorg,dta,dtaqは、オール“0”とした場合を示す。又アドレス信号adraのa0〜anは、例えば、図6に示す被監視盤#1のCell 0内の0〜31のアドレス領域を示す場合を例とすると、a0〜a31として表すことになる。又xxは、イベント情報書き込み後にアドレスバスを開放している状態を示す。又データdta,dtaqについての矢印は、DP−RAM9に書き込んだデータdtaを、バッファ12cを介してオアゲート12aに入力する時間順序を示す。
初期状態に於いて、DP−RAM9のイベント情報の格納領域には、“0000 0000”が書き込まれており、アドレス生成部10からのアドレス信号adraがa0で、収集したイベント情報が、データdtaorg=“0000 0000”として示す場合、このデータdtaorgと、アドレス信号adra=a0のアドレス領域から読み出してオアゲート12aに入力するデータdtaq=“0000 0000”との論理和出力の“0000 0000”が、イネーブル信号wenaの立下りタイミングをライトタイミングとして、アドレス信号adra=a0のDP−RAM9のアドレス領域に書き込まれる。
次にアドレス信号adra=a0対応の収集イベント情報が、“1000 0001”の場合、アドレス信号adra=a0のアドレス領域には、“0000 0000”が保持されており、従って、データdtaorgとデータdeaqとの論理和のデータdtaは、“1000 0001”となり、アドレス信号adra=a0のDP−RAM9のアドレス領域に、イネーブル信号wenaの立ち下がりのDP−RAMライトタイミングに書き込まれる。次の収集イベント情報が、dtaorg=“0100 0100”の場合、アドレス信号adra=a0のアドレス領域には、“1000 0001”が書き込まれており、このデータdtaq=“1000 0001”とデータdtaorg=“0100 0100”との論理和のデータdtaは、“1100 0101”となり、アドレス信号adra=a0のDP−RAM9のアドレス領域に書き込まれる。同様に、収集イベント情報が、dtaorg=“0010 0000”の場合、アドレス信号adra=a0のDP−RAM9のアドレス領域には、データdta=“1110 0101”が書き込まれる。即ち、CPU3からのイベント情報の読み出しが行われない時は、収集したイベント情報の論理和出力として、DP−RAM9に順次書き込まれて保存される。
図3は、クリア回路17のタイミングチャートの一例を示し、CPU3からのアドレス信号adrb=a0,a1,a2,・・・と、CPU3のリードタイミングと、フリップフロップ17dとセレクタ17cとを介したアドレス信号Aftadrbと、WENB生成部18からのイネーブル信号wenbと、DP−RAM3に“0”を書き込むライトタイミングとを示す。
CPU3からアドレス信号adrb=a0がセレクタ17cとフリップフロップ17dとに入力される。又WENB生成部18からのイネーブル信号wenbの立ち上がりタイミングを、CPUリードタイミングとし、このイネーブル信号wenbが“1”の時に、バッファゲート17bは閉じた状態とし、且つセレクタ17cは、CPU3側を選択し、アドレス信号adrb=a0をDP−RAM9のBポートBPに入力する。それにより、アドレス信号adrbによるDP−RAM9のアドレス領域から保持イベント情報がデータdtb(図1参照)としてCPU3に入力される。即ち、CPU3は、所望のイベント情報を読み出すことができる。
そして、イネーブル信号wenbが“0”に立ち下がると、その立下りタイミングをDP−RAM9に対するライトタイミングとする。又イネーブル信号wenb=“0”により、セレクタ17cは、フリップフロップ17d側を選択する。それにより、フリップフロップ17dに一時保持されたアドレス信号adrb=a0がDP−RAM9のBポートBPに入力され、バッファゲート17bを介して“0”のデータがDP−RAM9のBポートBPに入力される。それにより、DP−RAM“0”ライトタイミングとして示すタイミングに、アドレス信号Aftadrb=a0のアドレス領域に“0”が書き込まれる。即ち、保持イベント情報をCPU3により読み出したアドレス領域をクリアすることができる。
次に、CPU3は、アドレス信号adrbを、所望のタイミングで、a1,a2,・・・とし、アドレス信号adrbによるDP−RAM9のアドレス領域から保持イベント情報を、CPUリードタイミングで読み出し、そのアドレス領域に、DP−RAM“0”ライトタイミングで“0”を書き込んでクリアする。従って、CPU3によるDP−RAM9のクリア処理が不要となり、処理負担を軽減することができる。
本発明は、前述の実施例のみに限定されるものではなく、各部の構成については、種々付加変更することが可能であり、例えば、DP−RAM9は、通常のRAM等のメモリを用いることも可能である。
本発明の実施例1の説明図である。 保持回路のタイミングチャートである。 クリア回路のタイミングチャートである。 従来例の説明図である。 従来例の処理動作説明図である。 メモリの説明図である。 ポーリングを適用した従来例の説明図である。 ポーリングによる処理動作の説明図である。
符号の説明
1 監視盤
2 被監視盤
3 プロセッサ(CPU)
4 被監視制御インタフェース部
5 送信タイミング生成部
6 送信部
7 受信部
8 シリアルインタフェース部
9 デュアルポートメモリ(DP−RAM)
12 保持回路
17 クリア回路

Claims (5)

  1. 監視盤により複数の主信号盤等の被監視盤を監視し、収集したアラーム情報等のイベント情報をメモリに書き込んでプロセッサが読み取るまで保持するイベント保持回路に於いて、
    収集した前記イベント情報と、該イベント情報を書き込む前記メモリのアドレス領域から前回までの書き込み内容を読み出した保持イベント情報との論理和出力を、前記アドレス領域に書き込む為のオアゲートを含む保持回路を備えた
    ことを特徴とするイベント保持回路。
  2. 前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、収集した前記イベント情報を書き込む側の前記ポートに、該イベント情報を書き込むアドレス領域から前回までの書き込み内容を読み出した保持イベント情報と、前記収集した前記イベント情報との論理和出力を、前記アドレス領域に対する書き込みイベント情報とするオアゲートを含む保持回路を備えたことを特徴とする請求項1記載のイベント保持回路。
  3. 前記メモリから前記イベント情報を前記プロセッサが読み出す時のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報の読み出し後にクリアするクリア回路を設けたことを特徴とする請求項1記載のイベント保持回路。
  4. 前記メモリは、前記被監視盤から収集した前記イベント情報を書き込む側のポートと、前記プロセッサが前記イベント情報を読み取る側のポートとを有するデュアルポートメモリ構成を有し、前記イベント情報を読み取る側のポートに、前記プロセッサがイベント情報を読み出す為のアドレス情報を一時的に保持し、該アドレス情報に従って前記イベント情報を読み出した後の該アドレス情報に従ったアドレス領域をクリアするクリア回路を設けたことを特徴とする請求項1記載のイベント保持回路。
  5. 前記クリア回路は、前記プロセッサが前記メモリから前記イベント情報を読み出した直後に前記メモリに対するライトイネーブル信号を前記メモリに入力するライトイネーブル信号生成部と、前記プロセッサが前記メモリから前記イベント情報を読み出す為のアドレス情報を一時的に保持するアドレス保持部と、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記アドレス保持部に保持されたアドレス情報を前記メモリに入力するセレクタと、前記ライトイネーブル信号生成部からの前記ライトイネーブル信号により前記メモリにクリアデータを入力するゲート回路とを含む構成を備えたことを特徴とする前記請求項3又は4記載のイベント保持回路。
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