JP2006172395A - データ転送制御装置及びデータ転送制御システム - Google Patents

Abstract

【課題】 制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率が良好なデータ転送制御装置及びデータ転送制御システムを提供する。
【解決手段】 送信データＷＤＡＴＡがデータ送信手段２から送信可能であることを検出するための第１の制御信号ＷＴＲＤＹが入力されて、送信データＷＤＡＴＡを受信可能であることをデータ送信手段２に伝達するための第２の制御信号ＷＲＲＤＹを第１の制御信号ＷＴＲＤＹに同期させて出力する。また、受信データＲＤＡＴＡを送信可能であることをデータ受信手段３に伝達するための第３の制御信号ＲＴＲＤＹを出力して、受信データＲＤＡＴＡがデータ受信手段３で受信可能であることを検出するための第４の制御信号ＲＲＲＤＹが第３の制御信号ＲＴＲＤＹに同期して入力される。
【選択図】 図１

Description

この発明は、送信データを送信するデータ送信手段と受信データを受信するデータ受信手段との間に介在するデータ転送制御装置とそれらを複数備えたデータ転送制御システムとに関するものである。

従来から、送信データを送信するデータ送信手段と受信データを受信するデータ受信手段との間に介在するデータ転送制御装置について、種々の制御方式のものが開示されている（例えば、特許文献１参照。）。
具体的には、ＦＩＦＯ（First-In First-Out）、ＲＡＭ、バッファ等を用いた制御方式のデータ転送制御装置が多く用いられている。

一方、特許文献２等には、アクセス効率の高い自己同期型ＦＩＦＯメモリ装置を提供することを目的とする技術が開示されている。
詳しくは、第１の外部装置からの書込み要求信号と第２の読出し要求信号とのタイミング調整をおこなって、外部からの書込み要求／読出し要求にしたがってメモリアレイ部でデータ書込み／データ読出しをおこなう。この装置には、外部からの書込み要求／読出し要求にしたがってメモリセルアレイ部に入力する書込みアドレス／読出しアドレスを計算する機能と、ＦＩＦＯ内に格納している正確なデータ数をカウントする機能と、を備えた状態管理回路が設けられている。

特開平６−１８７１２３号公報 特開２００３−２６３８８３号公報

従来のデータ転送制御装置は、データを送信する側とデータを受信する側との間に組み込んでデータ転送システムを構築する場合に、異なる種々の制御方式を常に意識してそれを設計する必要があった。すなわち、送信装置、データ転送制御装置、受信装置からなるデータ転送システムを設計する際の労力と時間とが多くかかっていた。

また、データ転送制御装置の交換や設計変更等をおこなう際には、異なる制御方式に対応しているデータ送信側の回路とデータ受信側の回路とを同時に変更する必要があった。
具体的に、図１０（Ａ）に示すＦＩＦＯ方式のデータ転送制御装置を、図１０（Ｂ）に示すＲＡＭ制御方式のデータ転送制御装置に置き換える場合、双方で扱われる制御信号が異なるために、送信装置と受信装置とをそれに対応するものに交換する必要があった。

また、従来のデータ転送制御装置は、データの送受信の効率が低い制御方式のものもあった。
具体的に、図１０（Ｃ）に示す１６段のバッファ方式のデータ転送制御装置のようなＤＭＡ転送装置の場合には、送信装置が１６段のバッファをすべて埋めてからでないと、受信装置がバッファからデータを受け取ることができなかった。

一方、特許文献２等の技術は、ＦＩＦＯメモリ装置内の正確なデータ数を把握してデータの格納状態に係わらず正常動作をおこなうことを目的とするものであるが、上述した種々の問題を解決する効果は期待できない。

この発明は、上述のような課題を解決するためになされたもので、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率が良好なデータ転送制御装置及びデータ転送制御システムを提供することにある。

この発明の請求項１記載の発明にかかるデータ転送制御装置は、送信データを送信するデータ送信手段と受信データを受信するデータ受信手段との間に介在するデータ転送制御装置であって、前記送信データが前記データ送信手段から送信可能であることを検出するための第１の制御信号が入力されて、前記送信データを受信可能であることを前記データ送信手段に伝達するための第２の制御信号を出力して、前記受信データを送信可能であることを前記データ受信手段に伝達するための第３の制御信号を出力して、前記受信データが前記データ受信手段で受信可能であることを検出するための第４の制御信号が入力されて、前記第１の制御信号と前記第２の制御信号とはクロックに同期して、前記第３の制御信号と前記第４の制御信号とはクロックに同期するものである。

また、請求項２記載の発明にかかるデータ転送制御装置は、上記請求項１に記載の発明において、前記第１の制御信号と前記第２の制御信号とを同期させるための第１のクロック信号と、前記第３の制御信号と前記第４の制御信号とを同期させるための第２のクロック信号と、が非同期のときのデータ転送を可能とする転送制御手段を備えたものである。

また、請求項３記載の発明にかかるデータ転送制御装置は、上記請求項１に記載の発明において、前記第１の制御信号と前記第２の制御信号と前記第３の制御信号と前記第４の制御信号とは、単一のクロック信号に同期するものである。

また、請求項４記載の発明にかかるデータ転送制御装置は、上記請求項１〜請求項３のいずれかに記載の発明において、ＲＡＭ制御手段を備えたものである。

また、この発明の請求項５記載の発明にかかるデータ転送制御システムは、請求項１〜請求項４のいずれかに記載のデータ転送制御装置を複数備えたものである。

また、請求項６記載の発明にかかるデータ転送制御システムは、上記請求項５に記載の発明において、第１の前記データ転送制御装置と、第２の前記データ転送制御装置と、を備え、前記第１のデータ転送制御装置から出力される前記第３の制御信号を前記第２のデータ転送制御装置の前記第１の制御信号として入力させて、前記第２のデータ転送制御装置から出力される前記第２の制御信号を前記第１のデータ転送制御装置の前記第４の制御信号として入力させるものである。

また、請求項７記載の発明にかかるデータ転送制御システムは、上記請求項５に記載の発明において、第１の前記データ転送制御装置と、第２の前記データ転送制御装置と、をＤＭＡ転送装置内に備え、前記第１のデータ転送制御装置はメモリ装置にデータを転送して、前記第２のデータ転送制御装置は前記メモリ装置からデータを受信するものである。

また、請求項８記載の発明にかかるデータ転送制御システムは、上記請求項７に記載の発明において、前記第１のデータ転送制御装置に接続された第３の前記データ転送制御装置と、前記第２のデータ転送制御装置に接続された第４の前記データ転送制御装置と、をさらに備えたものである。

また、請求項９記載の発明にかかるデータ転送制御システムは、上記請求項７又は請求項８に記載の発明において、ＲＡＭ制御手段を備えたものである。

また、請求項１０記載の発明にかかるデータ転送制御システムは、上記請求項７〜請求項９のいずれかに記載の発明において、前記メモリ装置は、ＳＤＲ−ＳＤＲＡＭ又はＤＤＲ−ＳＤＲＡＭを備えたものである。

本発明は、データ送信手段とデータ受信手段とがそれぞれデータの送受信が可能になった時点で、クロックに同期させてデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率が良好なデータ転送制御装置及びデータ転送制御システムを提供することができる。

以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。

実施の形態１．
図１〜図３にて、この発明の実施の形態１について詳細に説明する。
図１は、実施の形態１におけるデータ転送制御装置１を示すブロック図である。図２は、データ転送制御装置１が送信装置２から送信データを受け取るタイミングを示すタイミングチャートである。図３は、データ転送制御装置が受信装置に受信データを送信するタイミングを示すタイミングチャートである。

図１に示すように、データ転送制御装置１は、データ送信手段としての送信装置２とデータ受信手段としての受信装置３との間に介在されている。
データ転送制御装置１には、送信装置２から第１の制御信号（ＷＴＲＤＹ）が入力される。ＷＴＲＤＹがデータ転送制御装置１に入力されることで、送信装置２が送信データを送信可能な状態であることが検出される。
また、データ転送制御装置１からは、送信装置２に向けて第２の制御信号（ＷＲＲＤＹ）が出力される。ＷＲＲＤＹがデータ転送制御装置１から伝達されることで、送信装置２はデータ転送制御装置１が送信データを受信可能な状態であることを認識する。
なお、図中のＷＤＡＴＡ［＊］は、送信装置２から実際に送信される送信データを示すものである。

他方、データ転送制御装置１からは、受信装置３に向けて第３の制御信号（ＲＴＲＤＹ）が出力される。ＲＴＲＤＹがデータ転送制御装置１から伝達されることで、受信装置３はデータ転送制御装置１が受信データを送信可能な状態であることを認識する。
また、データ転送制御装置１には、受信装置３から第４の制御信号（ＲＲＲＤＹ）が入力される。ＲＲＲＤＹがデータ転送制御装置１に入力されることで、受信装置３が受信データを受信可能な状態であることが検出される。
なお、図中のＲＤＡＴＡ［＊］は、受信装置３が実際に受信する受信データを示すものである。

ここで、データ転送制御装置１に入出力される４つの制御信号（ＷＴＲＤＹ、ＷＲＲＤＹ、ＲＴＲＤＹ、ＲＲＲＤＹ）は、それぞれ、「ハイ（Ｈ）」のときにアクティブになる。また、４つの制御信号（ＷＴＲＤＹ、ＷＲＲＤＹ、ＲＴＲＤＹ、ＲＲＲＤＹ）は、すべてがデータ転送制御装置１に入力されるクロック信号（ＣＬＫ）に同期するように構成されている。なお、データのバス幅は、データ転送システムに応じて任意に設定することができる。

図２のタイミングチャートに示すように、データ転送制御装置１は、ＷＴＲＤＹが「Ｈ」であって、ＷＲＲＤＹが「Ｈ」であるときに、送信データ（ＷＤＡＴＡ）を取り込む（図２中の（１）〜（５）に示す領域である。）。送信装置２は、データ転送制御装置１がデータを取り込んだことを確認して、新たな送信データを送信できる状態であるときにその送信データを出力する。送信装置２は、ＷＴＲＤＹが「Ｈ」であっても、ＷＲＲＤＹが「ロー（Ｌ）」であるときには、送信データを送信せずに保持し続ける。

他方、図３のタイミングチャートに示すように、受信装置３は、ＲＴＲＤＹが「Ｈ」であって、ＲＲＲＤＹが「Ｈ」であるときに、受信データ（ＲＤＡＴＡ）を取り込む（図３中の（１）〜（５）に示す領域である。）。データ転送制御装置１は、受信装置３がデータを取り込んだことを確認して、新たな受信データを送信できる状態であるときにその受信データを出力する。データ転送制御装置１は、ＲＴＲＤＹが「Ｈ」であっても、ＲＲＲＤＹが「Ｌ」であるときには、受信データを送信せずに保持し続ける。

以上説明したように、本実施の形態１では、送信装置２と受信装置３とがそれぞれデータの送受信が可能になった時点で、クロック信号（ＣＬＫ）に同期させてデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

実施の形態２．
図４にて、この発明の実施の形態２について詳細に説明する。
図４は、実施の形態２におけるデータ転送制御装置１を示すブロック図である。本実施の形態２のデータ転送制御装置１は、非同期転送制御回路が設けられている点が、前記実施の形態１のものとは相違する。

図４を参照して、本実施の形態２のデータ転送制御装置１には、第１のＦＩＦＯ５と第２のＦＩＦＯ６とが設けられていて、それらの間で転送制御手段としての非同期転送制御回路７によって非同期転送がおこなわれる。

第１のＦＩＦＯ５には送信装置２からＷＴＲＤＹが入力されて、第１のＦＩＦＯ５から送信装置２にＷＲＲＤＹが出力される。また、第１のＦＩＦＯ５には、ＷＴＲＤＹとＷＲＲＤＹとを同期させるための第１のクロック信号（ＷＣＬＫ）が入力される。
他方、第２のＦＩＦＯ６から受信装置３にＲＴＲＤＹが出力されて、第２のＦＩＦＯ６には受信装置３からＲＲＲＤＹが入力される。また、第２のＦＩＦＯ６には、ＲＴＲＤＹとＲＲＲＤＹとを同期させるための第２のクロック信号（ＲＣＬＫ）が入力される。

そして、第１のＦＩＦＯ５に入出力されてＷＣＬＫに同期する２つの制御信号（ＷＴＲＤＹ、ＷＲＲＤＹ）と、第２のＦＩＦＯ６に入出力されてＲＣＬＫに同期する２つの制御信号（ＲＴＲＤＹ、ＲＲＲＤＹ）と、が非同期であっても、双方のＦＩＦＯ５、６間で非同期転送がおこなわれる。

以上説明したように、本実施の形態２では、送信装置２と受信装置３とがそれぞれデータの送受信が可能になった時点で、クロック信号（ＷＣＬＫ、ＲＣＬＫ）が非同期であっても、非同期転送制御回路７を介してデータ転送をおこなうように構成している。これによって、制御方式の違いや非同期時の対応を意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

実施の形態３．
図５にて、この発明の実施の形態３について詳細に説明する。
図５は、実施の形態３におけるデータ転送制御装置１を示すブロック図である。本実施の形態３のデータ転送制御装置１は、ＲＡＭ制御回路（ＲＡＭ制御手段）８、９が設けられている点が、前記実施の形態１のものとは相違する。

図５を参照して、本実施の形態３のデータ転送制御装置１は、ＲＡＭインターフェース８を介してＲＡＭ９が搭載されている。
そして、データ転送制御装置１は、送信装置２から送信された送信データを受信データとして受信装置３に送信する際に大容量のバッファが必要な場合に、４つの制御信号（ＷＴＲＤＹ、ＷＲＲＤＹ、ＲＴＲＤＹ、ＲＲＲＤＹ）を変更することなく、ＲＡＭ９に適宜にデータ保持をおこなう。なお、ＲＡＭ９のバス幅やＲＡＭ容量は、データ転送システムに応じて任意に設定することができる。

以上説明したように、本実施の形態３では、大容量のバッファが必要な場合であっても、送信装置２と受信装置３とがそれぞれデータの送受信が可能になった時点でデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

実施の形態４．
図６にて、この発明の実施の形態４について詳細に説明する。
図６は、実施の形態４におけるデータ転送制御システム１０を示すブロック図である。本実施の形態４のデータ転送制御システム１０は、前記実施の形態１のデータ転送制御装置が複数並設されたものである。

図６を参照して、本実施の形態４のデータ転送制御システム１０には、２つのデータ転送制御装置１Ａ、１Ｂが並設されている。２つのデータ転送制御装置１Ａ、１Ｂの構成は、それぞれ、前記実施の形態１のデータ転送制御装置１のものと同等である。

第１のデータ転送制御装置１Ａから出力されるＲＴＲＤＹは、第２のデータ転送制御装置１ＢのＷＴＲＤＹとして入力される。第２のデータ転送制御装置１Ｂから出力されるＷＲＲＤＹは、第１のデータ転送制御装置１ＡのＲＲＲＤＹとして入力される。さらに、第１のデータ転送制御装置１Ａから出力されるＲＤＡＴＡ［＊］は、第２のデータ転送制御装置１ＢのＷＤＡＴＡ［＊］として入力される。

このような構成により、データ転送制御システム１０を介して送信装置と受信装置とのデータ転送をおこなうことができる。このデータ転送制御システム１０は、データ送信をおこなう際に大容量のバッファが必要な場合に特に好適である。

以上説明したように、本実施の形態４では、大容量のバッファが必要な場合であっても、送信装置と受信装置とがそれぞれデータの送受信が可能になった時点でデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

実施の形態５．
図７にて、この発明の実施の形態５について詳細に説明する。
図７は、実施の形態５におけるデータ転送制御システム１０を示すブロック図である。本実施の形態５のデータ転送制御システム１０は、ＤＭＡ転送装置内に複数のデータ転送制御装置１Ａ、１Ｂが設けられている点が、前記実施の形態４のものとは相違する。

図７に示すように、ＤＭＡ転送装置内には、第１のデータ転送制御装置としてのＦＩＦＯ１Ａ、第１のデータ転送制御装置としてのＦＩＦＯ１Ｂ、ＤＭＡコントローラ１１等が設けられている。２つのＦＩＦＯ１Ａ、１Ｂは、それぞれ、前記実施の形態１のデータ転送制御装置１と同様に、データ送信手段とデータ受信手段とがそれぞれデータの送受信が可能になった時点で、クロック信号（ＣＬＫ）に同期させてデータ転送がおこなえるように構成されている。

そして、第１のＦＩＦＯ１Ａがメモリ装置１５にデータを転送して、第２のＦＩＦＯ１Ｂがメモリ装置１５からデータを受信するように構成されている。
メモリ装置は、４つの制御信号（ＷＴＲＤＹ、ＷＲＲＤＹ、ＲＴＲＤＹ、ＲＲＲＤＹ）の入出力とデータ（ＷＤＡＴＡ［＊］、ＲＤＡＴＡ［＊］）の入出力とをおこなうアービタ１６と、メモリ制御回路１７と、ＳＤＲ−ＳＤＲＡＭ（又は、ＤＤＲ−ＳＤＲＡＭ）１８と、で構成される。

このような構成によって、データ転送制御システム１０は、メモリ装置１５のＳＤＲ−ＳＤＲＡＭ１８に対してデータの書込み／読出しをおこなうことができる。具体的に、第１のＦＩＦＯ１Ａはメモリライトとして機能して、第２のＦＩＦＯ１Ｂはメモリリードとして機能することになる。
なお、本実施の形態では、ＤＭＡ転送装置１０に接続するメモリ装置としてＳＤＲ−ＳＤＲＡＭ１８（又は、ＤＤＲ−ＳＤＲＡＭ）を用いたが、その代わりに、ＰＣＩバスを用いることもできる。

以上説明したように、本実施の形態５では、データ送信手段とデータ受信装手段とがそれぞれデータの送受信が可能になった時点でデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

実施の形態６．
図８にて、この発明の実施の形態６について詳細に説明する。
図８は、実施の形態６におけるデータ転送制御システム１０を示すブロック図である。本実施の形態６のデータ転送制御システム１０は、ＲＡＭ制御回路（ＲＡＭ制御手段）２８、２９が設けられている点が、前記実施の形態５のものとは相違する。

図８を参照して、本実施の形態６のデータ転送制御システム１０は、第２のＦＩＦＯ１ＢにＲＡＭインターフェース２８を介してＲＡＭ２９が搭載されている。
そして、ＦＩＦＯ１Ｂは、送信手段としてのアービタ１６から送信された送信データを受信データとして受信手段（不図示である。）に送信する際に大容量のバッファが必要な場合に、４つの制御信号（ＷＴＲＤＹ、ＷＲＲＤＹ、ＲＴＲＤＹ、ＲＲＲＤＹ）を変更することなく、ＲＡＭ２９に適宜にデータ保持をおこなう。

以上説明したように、本実施の形態６では、大容量のバッファが必要な場合であっても、送信手段と受信手段とがそれぞれデータの送受信が可能になった時点でデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

実施の形態７．
図９にて、この発明の実施の形態７について詳細に説明する。
図９は、実施の形態７におけるデータ転送制御システム１０を示すブロック図である。本実施の形態７のデータ転送制御システム１０は、第３のデータ転送制御装置１Ｃと第４のデータ転送制御装置１Ｄとが設けられている点が、前記実施の形態５のものとは相違する。

図９を参照して、本実施の形態７のデータ転送制御システム１０には、２つのデータ転送制御装置１Ｃ、１Ｄがさらに設けられている。第３のデータ転送制御装置としてのＦＩＦＯ１Ｃは第１のＦＩＦＯ１Ａに接続され、第４のデータ転送制御装置としてのＦＩＦＯ１Ｄは第２のＦＩＦＯ１Ｂに接続されている。第３のＦＩＦＯ１Ｃと第４のＦＩＦＯ１Ｄとは、前記実施の形態５の２つのＦＩＦＯ１Ａ、１Ｂと同等に構成されている。

第３のデータ転送制御装置１Ｃから出力されるＲＴＲＤＹは、第１のデータ転送制御装置１ＡのＷＴＲＤＹとして入力される。第１のデータ転送制御装置１Ａから出力されるＷＲＲＤＹは、第３のデータ転送制御装置１ＣのＲＲＲＤＹとして入力される。さらに、第３のデータ転送制御装置１Ｃから出力されるＲＤＡＴＡ［＊］は、第１のデータ転送制御装置１ＡのＷＤＡＴＡ［＊］として入力される。

第２のデータ転送制御装置１Ｂから出力されるＲＴＲＤＹは、第４のデータ転送制御装置１ＤのＷＴＲＤＹとして入力される。第４のデータ転送制御装置１Ｄから出力されるＷＲＲＤＹは、第２のデータ転送制御装置１ＢのＲＲＲＤＹとして入力される。さらに、第２のデータ転送制御装置１Ｂから出力されるＲＤＡＴＡ［＊］は、第４のデータ転送制御装置１ＤのＷＤＡＴＡ［＊］として入力される。

このような構成により、データ転送制御システム１０を介して送信手段と受信手段とのデータ転送をおこなうことができる。このデータ転送制御システム１０は、データ送信をおこなう際に大容量のバッファが必要な場合に特に好適である。

以上説明したように、本実施の形態７では、大容量のバッファが必要な場合であっても、送信手段と受信手段とがそれぞれデータの送受信が可能になった時点でデータ転送をおこなうように構成している。これによって、制御方式の違いを意識することなくデータ転送システムの構築が容易にできて、データ送信側とデータ受信側とに変更が生じないで、データの送受信の効率を向上することができる。

なお、本発明が前記各実施の形態に限定されず、本発明の技術思想の範囲内において、前記各実施の形態の中で示唆した以外にも、前記各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は前記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。

この発明の実施の形態１におけるデータ転送制御装置を示すブロック図である。 データ転送制御装置が送信装置から送信データを受け取るタイミングを示すタイミングチャートである。 データ転送制御装置が受信装置に受信データを送信するタイミングを示すタイミングチャートである。 この発明の実施の形態２におけるデータ転送制御装置を示すブロック図である。 この発明の実施の形態３におけるデータ転送制御装置を示すブロック図である。 この発明の実施の形態４におけるデータ転送制御システムを示すブロック図である。 この発明の実施の形態５におけるデータ転送制御システムを示すブロック図である。 この発明の実施の形態６におけるデータ転送制御システムを示すブロック図である。 この発明の実施の形態７におけるデータ転送制御システムを示すブロック図である。 従来のデータ転送制御装置を示すブロック図である。

符号の説明

１、１Ａ〜１Ｄ データ転送制御装置、
２ 送信装置（データ送信手段）、
３ 受信装置（データ受信手段）、
５、６ ＦＩＦＯ、
７ 非同期転送制御回路（転送制御手段）、
８、２８ ＲＡＭインターフェース、
９、２９ ＲＡＭ、
１０ データ転送制御システム、
１１ ＤＭＡコントローラ、
１５ メモリ装置、
１６ アービタ、
１７ メモリ制御回路、
１８ ＳＤＲＡＭ。

Claims (10)

1. 送信データを送信するデータ送信手段と受信データを受信するデータ受信手段との間に介在するデータ転送制御装置であって、
   前記送信データが前記データ送信手段から送信可能であることを検出するための第１の制御信号が入力されて、
   前記送信データを受信可能であることを前記データ送信手段に伝達するための第２の制御信号を出力して、
   前記受信データを送信可能であることを前記データ受信手段に伝達するための第３の制御信号を出力して、
   前記受信データが前記データ受信手段で受信可能であることを検出するための第４の制御信号が入力されて、
   前記第１の制御信号と前記第２の制御信号とはクロックに同期して、前記第３の制御信号と前記第４の制御信号とはクロックに同期することを特徴とするデータ転送制御装置。
2. 前記第１の制御信号と前記第２の制御信号とを同期させるための第１のクロック信号と、前記第３の制御信号と前記第４の制御信号とを同期させるための第２のクロック信号と、が非同期のときのデータ転送を可能とする転送制御手段を備えたことを特徴とする請求項１に記載のデータ転送制御手段。
3. 前記第１の制御信号と前記第２の制御信号と前記第３の制御信号と前記第４の制御信号とは、単一のクロック信号に同期することを特徴とする請求項１に記載のデータ転送制御装置。
4. ＲＡＭ制御手段を備えたことを特徴とする請求項１〜請求項３のいずれかに記載のデータ転送制御装置。
5. 請求項１〜請求項４のいずれかに記載のデータ転送制御装置を複数備えたことを特徴とするデータ転送制御システム。
6. 第１の前記データ転送制御装置と、第２の前記データ転送制御装置と、を備え、
   前記第１のデータ転送制御装置から出力される前記第３の制御信号を前記第２のデータ転送制御装置の前記第１の制御信号として入力させて、前記第２のデータ転送制御装置から出力される前記第２の制御信号を前記第１のデータ転送制御装置の前記第４の制御信号として入力させることを特徴とする請求項５に記載のデータ転送制御システム。
7. 第１の前記データ転送制御装置と、第２の前記データ転送制御装置と、をＤＭＡ転送装置内に備え、
   前記第１のデータ転送制御装置はメモリ装置にデータを転送して、前記第２のデータ転送制御装置は前記メモリ装置からデータを受信することを特徴とする請求項５に記載のデータ転送制御システム。
8. 前記第１のデータ転送制御装置に接続された第３の前記データ転送制御装置と、前記第２のデータ転送制御装置に接続された第４の前記データ転送制御装置と、をさらに備えたことを特徴とする請求項７に記載のデータ転送制御システム。
9. ＲＡＭ制御手段を備えたことを特徴とする請求項７又は請求項８に記載のデータ転送制御システム。
10. 前記メモリ装置は、ＳＤＲ−ＳＤＲＡＭ又はＤＤＲ−ＳＤＲＡＭを備えたことを特徴とする請求項７〜請求項９のいずれかに記載のデータ転送制御システム。
    

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