JPS6258354A - 主記憶のテスト方法 - Google Patents
主記憶のテスト方法Info
- Publication number
- JPS6258354A JPS6258354A JP60199970A JP19997085A JPS6258354A JP S6258354 A JPS6258354 A JP S6258354A JP 60199970 A JP60199970 A JP 60199970A JP 19997085 A JP19997085 A JP 19997085A JP S6258354 A JPS6258354 A JP S6258354A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- processor
- test
- bus
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶と複数のプロセッサがバスに接続され
たシステムにおいて主記憶に対する書込み、読出しテス
ト（以下、Ｒ／ Ｗテストという）方法に関する。
たシステムにおいて主記憶に対する書込み、読出しテス
ト（以下、Ｒ／ Ｗテストという）方法に関する。
近年、主記憶と複数のプロセッサをバスに接続し、主記
憶とプロセッサ間のデータの授受をする方式は広く行わ
れてきた。このようなシステムにおいては、バスおよび
主記憶が正常に動作するのを保障することはシステムの
信頼性の上で重大である。
憶とプロセッサ間のデータの授受をする方式は広く行わ
れてきた。このようなシステムにおいては、バスおよび
主記憶が正常に動作するのを保障することはシステムの
信頼性の上で重大である。
したがって、従来はシステムのイニシャリゼイション時
に、バスに接続されたプロセッサの１つが他のプロセッ
サに対し主記憶のＲ／Ｗテストの指示を出すことにより
、指示を受は取った各プロセッサはＲ／Ｗテストを行い
、テスト実行プロ七ツサがエラー・チェックを行い、故
障の有無を判断するという方式が行われてきた。
に、バスに接続されたプロセッサの１つが他のプロセッ
サに対し主記憶のＲ／Ｗテストの指示を出すことにより
、指示を受は取った各プロセッサはＲ／Ｗテストを行い
、テスト実行プロ七ツサがエラー・チェックを行い、故
障の有無を判断するという方式が行われてきた。
上述した従来の主記憶のテスト方法は、テスト結果にエ
ラーが生じてもそのエラーの原因がプロセッサ側にある
のか、バスおよび主記憶側にあるかを簡単に切り分ける
ことはむずかしいという欠点がある。
ラーが生じてもそのエラーの原因がプロセッサ側にある
のか、バスおよび主記憶側にあるかを簡単に切り分ける
ことはむずかしいという欠点がある。
本発明の主記憶のテスト方法は、主記憶と複数のプロセ
ッサがバスに接続されたシステムにおいて、前記プロセ
ッサの一つは、他の全てのプロセッサに対し、主記憶に
対する書込み、挽出しテストの開始の指示を出（−１前
記指示を受取った各プロセッサは、主記憶に対する吉込
み、読出しテストを開始し、その結果の情報を主記憶の
特定番地に格納し、前記指示を発したプロセッサも主配
憶に対する賽込み、読出しテストを行い、その結果を主
記憶の特定番地に格納し、全プロセッサの書込み、読出
しテスト終了後、前記指示を発したプロセッサは主記憶
上に格納された書込み、読出しテスト結果の情報を読出
しチェックする。
ッサがバスに接続されたシステムにおいて、前記プロセ
ッサの一つは、他の全てのプロセッサに対し、主記憶に
対する書込み、挽出しテストの開始の指示を出（−１前
記指示を受取った各プロセッサは、主記憶に対する吉込
み、読出しテストを開始し、その結果の情報を主記憶の
特定番地に格納し、前記指示を発したプロセッサも主配
憶に対する賽込み、読出しテストを行い、その結果を主
記憶の特定番地に格納し、全プロセッサの書込み、読出
しテスト終了後、前記指示を発したプロセッサは主記憶
上に格納された書込み、読出しテスト結果の情報を読出
しチェックする。
このように、主記憶とバス接続された全プロセッサが順
次主記憶をＲ／ Ｗテストし、その結果を主記憶上の特
定番地に格納し、この格納された情報をチェックするこ
とによりその故障がプロセッサ側かバス／主記憶側にあ
るかを簡単に切分けることができ、プロセッサ側が故障
の場合該プロセッサを容易に知ることができ、プロセッ
サのバスからの切離し可能となり、さらに障害の除去が
容易になる。
次主記憶をＲ／ Ｗテストし、その結果を主記憶上の特
定番地に格納し、この格納された情報をチェックするこ
とによりその故障がプロセッサ側かバス／主記憶側にあ
るかを簡単に切分けることができ、プロセッサ側が故障
の場合該プロセッサを容易に知ることができ、プロセッ
サのバスからの切離し可能となり、さらに障害の除去が
容易になる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の主記憶のテスト方法が適用されたシス
テムの一実施例のブロック図である。
テムの一実施例のブロック図である。
このシステムは、データバス５と、このデータバス５に
接続された主記憶１およびプロセッサ２゜８．４と、プ
ロセッサ（８ＶＰ）２かラフロセッサ８．４に主記憶１
のテストを実行する指示コマンドの送出およびプロセッ
サ２とプロセッサ８および４間のデータの授受を行なう
ためのバス６からなる。
接続された主記憶１およびプロセッサ２゜８．４と、プ
ロセッサ（８ＶＰ）２かラフロセッサ８．４に主記憶１
のテストを実行する指示コマンドの送出およびプロセッ
サ２とプロセッサ８および４間のデータの授受を行なう
ためのバス６からなる。
・次に、本実施例における主記憶１のテストについて説
明する。
明する。
システムイニシャリゼイション時、５ｖｐ２Ｈ各プロセ
ッサ３．４の主記憶１への読出し／書込み機能および主
記憶１、データバス５をテストするため、データバス５
下のプロセッサ８．４に対し主記憶１のＲ／Ｗテストの
開始指示のコマンドをバス６を通して各プロセッサ３．
４毎に順次、送出する。前記コマンドを受は取ったプロ
セッサ３または４は主記憶１に対しＲ／Ｗテストを開始
し、その結果（エラーの有無およびエラーの詳細情報）
を主記憶１内の、プロセッサ毎にきめられた特定番地に
格納し、テストの終了を５ＶＰ２ヘバス６を通じて通知
する。一方、８ＶＰＱｄ各プロセッサ８．４に対し前記
指示コマンドを送出すると５ｖｐ２．自身も主記憶１に
対しＲ／Ｗテストを開始し、その結果を主記憶ｌの特定
番地に格納する。
ッサ３．４の主記憶１への読出し／書込み機能および主
記憶１、データバス５をテストするため、データバス５
下のプロセッサ８．４に対し主記憶１のＲ／Ｗテストの
開始指示のコマンドをバス６を通して各プロセッサ３．
４毎に順次、送出する。前記コマンドを受は取ったプロ
セッサ３または４は主記憶１に対しＲ／Ｗテストを開始
し、その結果（エラーの有無およびエラーの詳細情報）
を主記憶１内の、プロセッサ毎にきめられた特定番地に
格納し、テストの終了を５ＶＰ２ヘバス６を通じて通知
する。一方、８ＶＰＱｄ各プロセッサ８．４に対し前記
指示コマンドを送出すると５ｖｐ２．自身も主記憶１に
対しＲ／Ｗテストを開始し、その結果を主記憶ｌの特定
番地に格納する。
ここで、Ｒ／Ｗテストを実行した結果を格納する番地は
、１つのプロセッサが格納した情報を、他方のプロセッ
サのＲ／Ｗテストによる書込みによって壊されるのを防
ぐため、Ｒ，／Ｗテストされる主記憶１のエリア外の番
地に設定されている。
、１つのプロセッサが格納した情報を、他方のプロセッ
サのＲ／Ｗテストによる書込みによって壊されるのを防
ぐため、Ｒ，／Ｗテストされる主記憶１のエリア外の番
地に設定されている。
各プロセッサ８．４のＲ，／Ｗテストの終了は、バス６
を通して８ＶＰｚに通知される。８ＶＰｚは全プロセッ
サ８．４のテストの終了およびＳ■Ｐ２自身のＲ／Ｗテ
ストが終了したことを確認すると、前記特定番地に格納
されたＲ／〜Ｖテストの結果の情報を読出す。全ての結
果が正常を示していればＲ，／Ｗテストは正常に終了し
たことを示し、全結果がエラーを示していれば、バス５
もしくは主記憶】のエラーがあることを示し、少数のプ
ロセッサのテスト結果がエラーを示し、他は正常を示し
ていれば、プロセッサ側にエラーがあると５ｖＰ２は判
断し、当該プロセッサのデータバス５の使用を禁じ、バ
ス５から切り離す指示を出す。
を通して８ＶＰｚに通知される。８ＶＰｚは全プロセッ
サ８．４のテストの終了およびＳ■Ｐ２自身のＲ／Ｗテ
ストが終了したことを確認すると、前記特定番地に格納
されたＲ／〜Ｖテストの結果の情報を読出す。全ての結
果が正常を示していればＲ，／Ｗテストは正常に終了し
たことを示し、全結果がエラーを示していれば、バス５
もしくは主記憶】のエラーがあることを示し、少数のプ
ロセッサのテスト結果がエラーを示し、他は正常を示し
ていれば、プロセッサ側にエラーがあると５ｖＰ２は判
断し、当該プロセッサのデータバス５の使用を禁じ、バ
ス５から切り離す指示を出す。
なお５本実施例では、データバス５下の２つのプロセッ
サ８．４が前記コマンドに応答（−てＩ七／Ｗテストを
実行するが、プロセッサの数は、Ｓ■Ｐ２の外２つであ
る必４はなく、１つでもまた８つ以上のシステムに対し
ても本発明は適用できることは明白である。
サ８．４が前記コマンドに応答（−てＩ七／Ｗテストを
実行するが、プロセッサの数は、Ｓ■Ｐ２の外２つであ
る必４はなく、１つでもまた８つ以上のシステムに対し
ても本発明は適用できることは明白である。
以上説明したように本発明は、主記憶とバス接続された
全プロセッサが順次主記憶をＲ／Ｗテストし、その結果
を主記憶上の特定番地に格納し、この格納された情報を
チェックすることにより、その故障がプロセッサ側かバ
ス／主記憶側にあるかを簡単に切分けることができ、プ
ロセッサ側が故障の場合、該プロセッサを容易に知るこ
とができ、プロセッサのバスからの切離しが可能ともな
り、さらに障害の除去を容易にする効果がある。
全プロセッサが順次主記憶をＲ／Ｗテストし、その結果
を主記憶上の特定番地に格納し、この格納された情報を
チェックすることにより、その故障がプロセッサ側かバ
ス／主記憶側にあるかを簡単に切分けることができ、プ
ロセッサ側が故障の場合、該プロセッサを容易に知るこ
とができ、プロセッサのバスからの切離しが可能ともな
り、さらに障害の除去を容易にする効果がある。
第１図は本発明の主記憶のテスト方法が鏑用されたシス
テムの一実施例を示すブロック図である。 １ ：主記憶、 ２ ：プロセッサ（ＩＶＰ）、 ３．４：プロセッサ、 ５ ：データバス、 ６ ：５ＶＰｚと他のプロセッサ３．４を接続するバ
ス。。 第１図
テムの一実施例を示すブロック図である。 １ ：主記憶、 ２ ：プロセッサ（ＩＶＰ）、 ３．４：プロセッサ、 ５ ：データバス、 ６ ：５ＶＰｚと他のプロセッサ３．４を接続するバ
ス。。 第１図
Claims (1)
- 【特許請求の範囲】 主記憶と複数のプロセッサがバスに接続されたシステム
において、 前記プロセッサの一つは、他の全てのプロセッサに対し
、主記憶に対する書込み、読出しテストの開始の指示を
出し、前記指示を受取った各プロセッサは、主記憶に対
する書込み、読出しテストを開始し、その結果の情報を
主記憶の特定番地に格納し、前記指示を発したプロセッ
サも主記憶に対する書込み、読出しテストを行い、その
結果を主記憶の特定番地に格納し、全プロセッサの書込
み、読出しテスト終了後、前記指示を発したプロセッサ
は主記憶上に格納された書込み、読出しテスト結果の情
報を読出しチェックする主記憶のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199970A JPS6258354A (ja) | 1985-09-09 | 1985-09-09 | 主記憶のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199970A JPS6258354A (ja) | 1985-09-09 | 1985-09-09 | 主記憶のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258354A true JPS6258354A (ja) | 1987-03-14 |
Family
ID=16416621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199970A Pending JPS6258354A (ja) | 1985-09-09 | 1985-09-09 | 主記憶のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015184796A (ja) * | 2014-03-20 | 2015-10-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置及びメモリ診断方法 |
| US10248479B2 (en) | 2015-05-25 | 2019-04-02 | Fujitsu Limited | Arithmetic processing device storing diagnostic results in parallel with diagnosing, information processing apparatus and control method of arithmetic processing device |
-
1985
- 1985-09-09 JP JP60199970A patent/JPS6258354A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015184796A (ja) * | 2014-03-20 | 2015-10-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置及びメモリ診断方法 |
| US10248479B2 (en) | 2015-05-25 | 2019-04-02 | Fujitsu Limited | Arithmetic processing device storing diagnostic results in parallel with diagnosing, information processing apparatus and control method of arithmetic processing device |
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