JP3150571B2 - 二重系切替方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は複数の中央処理装置の
一方を運用系とし、他方を待機系として使用する制御装
置の二重系切替方式に関する。

【０００２】

【従来の技術】図１２は例えば特開平１−１１６８０１
号公報に示された従来の二重系切替方式を示すブロック
図である。この図１２において、１は制御装置のＡ系の
中央処理装置部（以下、ＣＰＵ部と称する）、２はＢ系
のＣＰＵ部、３はＡ系およびＢ系のＣＰＵ部１，２から
アクセスされる入出力部、４はＡ系およびＢ系の管理を
行う二重系切替指令部、５はＡ系のＣＰＵ部１と入出力
部３とを接続するバスドライバ、６はＡ系のＣＰＵ部１
と入出力部３とを接続するバスレシーバ、７はＢ系のＣ
ＰＵ部１と入出力部３とを接続するバスドライバ、８は
Ｂ系のＣＰＵ部１と入出力部３とを接続するバスレシー
バ、９は入力カード、１０は出力カード、１１は二重系
切替指令部４からＡ系およびＢ系のＣＰＵ部１，２に対
し運用系あるいは待機系のいずれかを指定する信号、１
２は二重系切替指令部４からバスレシーバ６，８に対し
運用系あるいは待機系の切替信号、１３はＡ系のＣＰＵ
カード、１４はＢ系のＣＰＵカード、１５は入出力部３
のバス、１６はＡ系のＣＰＵ部１の自己診断結果を示す
故障状態信号、１７はＢ結果のＣＰＵ部２の自己診断結
果を示す故障状態信号である。

【０００３】次に、上記従来装置の動作について説明す
る。Ａ系およびＢ系のＣＰＵ部１，２は同一機能を有
し、系としては対等であり、二重化されて待機冗長系を
構成しており、いずれかの系が運用系となり、他系が待
機系となる。運用か待機かの指示は二重系切替指令部４
からの信号１１によって行われる。Ａ系のＣＰＵ部１は
二重系切替指令部４からの信号１１により自系が運用系
であることを知り運用系としての演算を行う。このと
き、同時に二重系切替指令部４からバスレシーバ６に運
用系指令信号が伝送され、ＣＰＵ部１はバスドライバ５
およびバスレシーバ６を介して入出力部３と接続され
る。また、二重系切替指令部４からはＣＰＵ部２および
バスレシーバ８に待機系指令信号が伝送される。これに
より、ＣＰＵ部２は待機系としての演算処理を行い、バ
スレシーバ８は待機系指令信号により入出力部３への入
出力バス１５へのアクセスを禁止される。

【０００４】上記バスレシーバ６，８は同一機能を有す
るものであり、それらのバスレシーバ６，８のブロック
図を図１３に示す。図１３において、２２は１６〜２０
本の信号ラインからなるアドレスバス、２３は１６本の
信号ラインから双方向性のデータバス、２４は数本の信
号ラインからなるコントロールバスである。アドレスバ
ス２２にはバッファ１８ａおよび３ステートバッファ１
９ａが接続され、コントロールバス２４にはバッファ１
８ｂおよび３ステートバッファ１９ｂが接続され、双方
向性のデータバス２３の一方２３ａにはバッファ１８ｃ
および３ステートバッファ１９ｃが接続され、当該デー
タバス２３の他方２３ｂにはバッファ１８ｄおよび３ス
テートバッファ１９ｄが接続されている。２０はバッフ
ァ１８ａと３ステートバッファ１９ａとの間においてア
ドレスバス２２に接続されたアドレスデコーダ、２１は
アドレスデコーダ２０に接続された自己診断用レジスタ
であって、これには双方向性のデータバス２３ａ，２３
ｂそれぞれがバッファ１８ｅおよびバッファ１８ｆを介
して接続されているとともに、コントロールバス２４が
リード信号線２４ａおよびライト信号線２４ｂを介して
接続されている。

【０００５】次に、二重系切替指令信号により、入出力
部３の入出力バス１５と切り離された待機系のバスレシ
ーバ８の動作について説明する。ＣＰＵ部２から自己診
断用レジスタ２１にデータがコントロールバス２４のラ
イト信号線２４ｂを経てライトされた後に、続けて同一
アドレスのデータがコントロールバス２４のリード信号
線２４ａを経てリードされる。この処理により待機系の
ＣＰＵ部２は、常時、バスドライバ７からバスレシーバ
８の３ステートバッファ１９ａ〜１９ｄの手前までをア
クセスし、ＣＰＵ部２から出力したデータと、このデー
タが一度自己診断用レジスタ２１に格納された後に次の
処理でリードバックされたデータとを比較することによ
り、待機系の健全性をチェックする。

【０００６】

【発明が解決しようとする課題】上記従来の二重切替方
式は以上のように自己診断用レジスタ２１がバッファ１
８ａと３ステートバッファ１９ａとの間においてアドレ
スバス２２に接続されており、ＣＰＵ部２がバスドライ
バ７からバスレシーバ８の３ステートバッファ１９ａ〜
１９ｄの手前までをアクセスして待機系の健全性をチェ
ックするように構成されているので、ＣＰＵ部２を待機
系から運用系とし、ＣＰＵ部１を運用系から待機系に切
り替えた場合において、ＣＰＵ部２の３ステートバッフ
ァ１９ａ〜１９ｄの異常が初めて判明するという問題点
があった。

【０００７】この発明は上記のような課題を解決するた
めになされたものであり、バスレシーバの３ステートバ
ッファの健全性を事前に確認して高信頼性の二重系切替
方式を実現すること第１の目的とし、３ステートバッフ
ァの故障が発生しても誤出力、誤入力のない高信頼性の
二重系切替方式を実現することを第２の目的とする。

【０００８】

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【課題を解決するための手段】 請求項１の発明は、一方
が運用系で他方が待機系として動作する中央処理装置部
と、それらの両方に共用され信号の入出力を行う入出力
部と、この入出力部と両系の中央処理装置部とを接続す
るバスドライバ部およびバスレシーバ部と、バスレシー
バ部の３ステートバッファ部の健全性確認手段とを備
え、健全性確認手段を、バスレシーバ部の入出力バスの
コマンド信号とデータ信号とを接続するためのバッファ
と、中央処理装置部より出力したコマンド信号を読み出
し照合する手段とで構成したことを特徴としている。

【００１４】請求項２の発明は、一方が運用系で他方が
待機系として動作する中央処理装置部と、それらの両方
に共用され信号の入出力を行う入出力部と、この入出力
部と両系の中央処理装置部とを接続するバスドライバ部
およびバスレシーバ部と、バスレシーバ部の３ステート
バッファ部の健全性確認手段とを備え、健全性確認手段
を、出力カード上に設けられた２組の出力データ用レジ
スタと、これらの出力データ用レジスタの内容が一致し
たときのみ出力動作を行う手段とで構成したことを特徴
としている。

【００１５】請求項３の発明は、一方が運用系で他方が
待機系として動作する中央処理装置部と、それらの両方
に共用され信号の入出力を行う入出力部と、この入出力
部と両系の中央処理装置部とを接続するバスドライバ部
およびバスレシーバ部と、バスレシーバ部の３ステート
バッファ部の健全性確認手段とを備え、健全性確認手段
を、出力カード上に設けられた２組の出力データ用レジ
スタと、一方の出力データ用レジスタには出力データが
他方の出力データ用レジスタには出力データのビット反
転値が書き込まれたときのみ出力動作を行う手段とで構
成したことを特徴としている。

【００１６】請求項４の発明は、一方が運用系で他方が
待機系として動作する中央処理装置部と、それらの両方
に共用され信号の入出力を行う入出力部と、この入出力
部と両系の中央処理装置部とを接続するバスドライバ部
およびバスレシーバ部と、バスレシーバ部の３ステート
バッファ部の健全性確認手段とを備え、健全性確認手段
を、入力カード上に設けられた２組の入力データ用レジ
スタと、これらの入力データ用レジスタの内容が一致し
たときのみ入力動作を行う手段とで構成したことを特徴
としている。

【００１７】請求項５の発明は、一方が運用系で他方が
待機系として動作する中央処理装置部と、それらの両方
に共用され信号の入出力を行う入出力部と、この入出力
部と両系の中央処理装置部とを接続するバスドライバ部
およびバスレシーバ部と、バスレシーバ部の３ステート
バッファ部の健全性確認手段とを備え、健全性確認手段
を、入力カード上に設けられた２組の入力データ用レジ
スタと、一方の入力データ用レジスタには入力データが
他方の入力データ用レジスタには入力データのビット反
転値が書き込まれたときのみ入力動作を行う手段とで構
成したことを特徴としている。

【００１８】

【００１９】請求項６の発明は、一方が運用系で他方が
待機系として動作する中央処理装置部と、それらの両方
に共用され信号の入出力を行う入出力部と、この入出力
部と両系の中央処理装置部とを接続するバスドライバ部
およびバスレシーバ部と、バスレシーバ部の３ステート
バッファ部の健全性確認手段とを備え、健全性確認手段
を、出力カード上に設けられた２組のアドレス信号パリ
ティ用レジスタと、これらのアドレス信号パリティ用レ
ジスタに同一データが２度書き込まれアドレス信号パリ
ティ用レジスタの内容が一致したときのみ出力動作を行
う手段とで構成したことを特徴としている。

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【作用】 請求項１の発明によれば、待機系の中央処理装
置の３ステートバッファへのリード動作とともに、バス
レシーバ部の入出力バスのコマンド信号とデータ信号
と、バッファからリードバックした信号とを直接的に比
較照合することにより、３ステートバッファの健全性の
確認を短時間に行える。

【００２６】請求項２の発明によれば、出力カード上の
出力データ用レジスタの内容が一致したときのみ出力動
作を行うことにより、３ステートバッファ不良による誤
出力を防止する。

【００２７】請求項３の発明によれば、一方の出力デー
タ用レジスタに出力データが書き込まれ、他方の出力デ
ータ用レジスタに出力データのビット反転値が書き込ま
れたときのみ出力動作を行うことにより、３ステートバ
ッファ不良による誤出力を防止する。

【００２８】請求項４の発明によれば、入力カード上の
２組の入力データ用レジスタの内容が一致したときのみ
入力動作を行うことにより、３ステートバッファ不良に
よる誤入力を防止する。

【００２９】請求項５の発明によれば、一方の入力デー
タ用レジスタに入力データが書き込まれ、他方の入力デ
ータ用レジスタには入力データのビット反転値が書き込
まれたときのみ入力動作を行うことにより、３ステート
バッファ不良による誤入力を防止する。

【００３０】

【００３１】請求項６の発明によれば、出力カード上の
２組のアドレス信号パリティ用レジスタに２度書き込ま
れたデータの内容が一致したときのみ出力動作を行うこ
とにより、３ステートバッファ不良による誤出力防止す
る。

【００３２】

【実施例】以下、この発明の各実施例を図面とともに前
記従来例と同一部分に同一符号を付して説明する。 実施例１．図１は実施例１を示す構成図である。この図
１において、アドレスデコーダ２０は３ステートバッフ
ァ１９ａと入出力バス１５との間でアドレスバス２２に
接続されている。このアドレスデコーダ２０に接続され
た自己診断用レジスタ２１には、コントロールバス２４
が３ステートバッファ１９ｂと入出力バス１５との間で
リード信号線２４ａおよびライト信号線２４ｂを介して
接続されているとともに、データバス２３が一方のデー
タバス２３ａと他方のデータバス２３ｂの分岐点と入出
力バス１５との間でバッファ１８ｅ，１８ｆを介して接
続されている。また、３ステートバッファ１９ａ〜１９
ｄの切り替えは二重系切替信号と第２アドレスデコーダ
２０ｂからの選択信号とを論理和する論理和素子２６か
らの出力信号により行われる。具体的には、アドレスデ
コーダ２０ｂが二重切替信号のレベルと同一の「Ｈ」ま
たは「Ｌ」のレベルの信号を出力したときに、ＮＯＲゲ
ートまたはＯＲゲートなどの論理和素子２６が３ステー
トバッファ１９ａ〜１９ｄのゲートを閉じた状態からゲ
ートを開いた状態に切り替えられる。

【００３３】次に、実施例１の動作について説明する。
待機系のＣＰＵ部２がアドレスデコーダ２０により決定
される自己診断用レジスタ２１に対し任意データをライ
トした後、同一アドレスをリードする。この処理によ
り、ＣＰＵ部２が、当該ＣＰＵ部２に実装された比較照
合用ソフトウエアにより、自己診断用レジスタ２１にラ
イトされたデータと、そのデータが自己診断用レジスタ
２１に一度格納された後に次の処理でリードバックされ
たデータとを比較照合することにより、待機系のバスレ
シーバ８の健全性の確認を行う。したがって、この実施
例１によれば、待機系のバスレシーバ８の３ステートバ
ッファ１９ａ〜１９ｄも動作させるため、３ステートバ
ッファ１９ａ〜１９ｄを含めたバスレシーバ８健全性を
確認することができる。

【００３４】実施例２．上記実施例１では自己診断用レ
ジスタ２１をバスレシーバ６，８上に実装した場合につ
いて述べたが、図２に示すように、バスレシーバ６，８
上にバッファ診断部２５を設ける一方、自己診断用レジ
スタ２７を入力カード９もしくは出力カード１０上に設
けることにより、バスレシーバ６，８上の３ステートバ
ッファ１９ａ〜１９ｄだけでなく入力カード９もしくは
出力カード１０上の３ステートバッファ２８ａ，２８ｂ
の健全性の確認が可能となる。つまり、この実施例２に
よれば、待機系のＣＰＵ部２が、入力カード９もしくは
出力カード１０上の自己診断用レジスタ２７に対応した
アドレスに対しライトしたデータと、リードバックによ
り得られたデータとを比較照合することで、待機系のバ
スレシーバ８の３ステートバッファ１９ａ〜１９ｄのみ
ならず、入力カード９もしくは出力カード１０の３ステ
ートバッファ２８ａ，２８ｂの健全性も確認することが
できる。なお、３ステートバッファ２８ａ，２８ｂはＣ
ＰＵ部２によって入力カード９もしくは出力カード１０
が選択されたとき、および自己診断用レジスタ２７が選
択されたときのみ、そのゲートを開いた非３ステート状
態となる。

【００３５】実施例３．上記実施例１では自己診断用レ
ジスタ２１をバスレシーバ６，８上に実装した場合につ
いて述べたが、図３に示すように、バッファ１８ａと３
ステートバッファ１９ａとの間でアドレスバス２２に接
続されたアドレスデコーダ２０ｂをコントロールバス２
４のバッファ１８ｂと３ステートバッファ１９ｂとの間
にリード信号線２４ｃからのリード信号でリード動作さ
せる一方、入出力バス１５のアドレス信号とデータ信号
とを接続する３ステートバッファ２９ａを設け、この３
ステートバッファ２９ａをアドレスデコーダ２０ｂから
論理和素子２６に出力される信号で非３ステート状態と
することにより、ＣＰＵ部２から出力されたアドレス信
号がデータ信号にてリードバック可能となる。すなわ
ち、ＣＰＵ部２が３ステートバッファ２９ａに対応した
アドレスに対しリード動作を実行することにより、その
リード動作によって得られたデータ値と３ステートバッ
ファ２９ａに対応したアドレスデータとを比較照合する
ことで、待機系のバスレシーバ８の健全性を確認するこ
とができる。したがって、この実施例３によれば、ＣＰ
Ｕ部２からのライト動作は不要となり、リード動作のみ
で健全性が確認できるため、処理の簡素化、高速化、な
らびに誤書き込みを低減できる。

【００３６】実施例４．上記実施例３では入出力バス１
５のアドレス信号をリードバックするバッファ２９ａを
設けた場合について述べたが、図４に示すように、入出
力バス１５のコントロールバス２４とデータバス２３と
を接続する３ステートバッファ２９ｂを設け、この３ス
テートバッファ２９ｂとアドレスデコーダ２０ｂとの共
同で、ＣＰＵ部２が３ステートバッファ２９ｂにリード
動作を行い、そのリード動作により得られたデータと、
対応するコントロール信号のリードバック値とを比較照
合することにより、待機系のバスレシーバ８の健全性を
確認できる。したがって、この実施例４によれば、ＣＰ
Ｕ部２からのライト動作は不要となり、リード動作のみ
で健全性が確認できるため、処理の簡素化、高速化を図
れる一方、コントロールバス２４を構成する信号線の数
が数本であることから、３ステートバッファを１６〜２
０本の信号線を必要とするアドレスバス２２、または１
６本の信号線を必要とするデータバス２３に設ける場合
に比べて、付設する３ステートバッファＩＣの数量を低
減することができる。

【００３７】実施例５．上記実施例１では自己診断用レ
ジスタ２１をバスレシーバ６，８上に実装した場合につ
いて述べたが、図５に示すように、バスレシーバ６，８
上にバッファ診断部２５、このバッファ診断部２５と入
出力バス１５側のアドレス信号とを接続するためのバッ
ファ２７、バッファ診断部２５と入出力バス１５側のコ
マンド信号とを接続するためのバッファ２８を設け、バ
ッファ診断部２５よりアドレス信号、コマンド信号、デ
ータ信号を３ステートバッファ１９ａ〜１９ｄにより入
出力バス１５上に出力した後にバッファ２７，２８，１
９ｄによりリードバックし、バッファ診断部２５で比較
照合し、３ステートバッファ１９ａ〜１９ｄの健全性の
確認を行う。したがって、この実施例５によれば、待機
系のＣＰＵ部２は入力カード９に対する入力動作のみを
行うとともに、バスレシーバ８に対しアドレス信号、コ
マンド信号（リード信号）を出力し、バッファ診断部２
５はＣＰＵ部２から出力された上記アドレス信号、コマ
ンド信号と、バッファ２７，２８，１９ｄからリードバ
ックした信号とを直接的に比較照合することで、３ステ
ートバッファ１９ａ〜１９ｄの健全性の確認を行うの
で、数十ナノ秒程度の極めて短時間に健全性の確認を行
うことができ、結果として、入出力バス１５側の動作へ
の影響が皆無となる。

【００３８】実施例６．上記実施例２では入力カード９
または出力カード１０に自己診断用レジスタ２７を設け
た場合について述べたが、図６に示すように、出力カー
ド１０に、バッファ３０ａ、２組の出力データ用レジス
タ２９，３０、一致検出部３０ｂを設け、ＣＰＵ部２が
両方の出力データ用レジスタ２９，３０に同一データが
ライトされたときのみ、出力カード１０側で出力動作を
行うことにより、３ステートバッファ１９ａ〜１９ｄの
瞬時不良による誤出力を防止することができる。したが
って、この実施例６の構成よれば、バッファＩＣが万一
故障しても、誤データが出力されないため、信頼性の高
い二重系切替方式が実現できる。

【００３９】実施例７．上記実施例６では２組の出力デ
ータ用レジスタ２９，３０に同一データがライトされた
ときのみ出力カード１０側で出力動作を行う場合につい
て述べたが、図７に示すように、出力カード１０の出力
データ用レジスタ３０を一致検出部３０ｂにインバータ
３０ｃを介して接続し、一方の出力データ用レジスタ２
９には出力データがライトされ、他方の出力データ用レ
ジスタ３０には一方の出力データ用レジスタ２９と同一
の出力データがライトされ、この他方の出力データ用レ
ジスタ３０から出力されたデータがインバータ３０ｃで
ビット反転し、そのビット反転データが一致検出された
ときのみ、出力カード１０側で出力動作を行うことによ
り、３ステートバッファ１９ａ〜１９ｄの不良による誤
出力を防止することができる。したがって、この実施例
７によれば、バッファＩＣの出力が「Ｌ」、「Ｈ」に固
定されてしまうような故障に対しても誤データが出力さ
れないため、信頼性の高い二重系切替方式が実現でき
る。

【００４０】実施例８．上記実施例６では出力カード１
０に出力データ用レジスタ２９，３０を２組設けて誤出
力を防止する場合について述べたが、図８に示すよう
に、入力カード９に２組の入力データ用レジスタ３１，
３２、バッファ３２ａを設け、ＣＰＵ部２が両方の入力
データ用レジスタ３１，３２に対しリード動作を行い、
両方の入力データ用レジスタ３１，３２のデータが一致
したときのみ、入力動作を行うことにより、３ステート
バッファ１９ａ〜１９ｄの瞬時不良による誤出力を防止
することができる。したがって、この実施例８によれ
ば、待機系のＣＰＵ部２が２組の入力データ用レジスタ
３１，３２に対し入力動作を行って得られたデータを比
較照合した結果、一致すれば、３ステートバッファ１９
ａ〜１９ｄが健全であることを確認できるので、バッフ
ァＩＣが万一故障しても、誤データが入力されないた
め、信頼性の高い二重系切替方式が実現できる。

【００４１】実施例９．上記実施例８では入力カード９
に入力データ用レジスタ３１，３２を２組設け、両方の
入力データ用レジスタ３１，３２のデータが一致したと
きのみＣＰＵ部２側で入力動作を行う場合について述べ
たが、図９に示すように、入力カード９の入力データ用
レジスタ３２をバッファ３２ａにインバータ３２ｂを介
して接続し、一方の入力データ用レジスタ３１に入力デ
ータがセットされ、他方の入力データ用レジスタ３２に
入力データのビット反転データがセットされるようにし
ておき、ＣＰＵカード側で両方の入力データ用レジスタ
３１，３２をリードした後に比較照合し、正しくビット
反転されていることが確認できたときのみ入力動作を行
うことにより、３ステートバッファ１９ａ〜１９ｄの不
良による誤入力を防止することができる。この構成よれ
ば、バッファＩＣの出力が「Ｌ」、「Ｈ」に固定されて
しまうような故障に対しても誤データが入力されないた
め、信頼性の高い二重系切替方式が実現できる。

【００４２】実施例１０．上記実施例６では出力カード
１０に出力データ用レジスタ２９，３０を２組設けて誤
出力を防止する場合について述べたが、図１０に示すよ
うに、出力カード１０にパリティ生成部３０ｄ、２組の
出力データパリティ用レジスタ３３，３４、バッファ３
０ｅを付設し、ＣＰＵ部２が出力カード１０上の出力デ
ータ用レジスタ２９に同一データを２度ライトしたと
き、それぞれのデータに対するパリティ信号が出力デー
タパリティ用レジスタ３３，３４に保存され、出力カー
ド１０側で２組の出力データパリティ用レジスタ３３，
３４の内容が一致したときのみ出力動作を行うことによ
り、３ステートバッファ１９ａ〜１９ｄの瞬時不良によ
誤出力を防止することができる。したがって、この実施
例１０の構成によれば、ＣＰＵ部２が出力カード１０に
書き込んだデータを保存し、その保存されたデータと出
力カード１０に再度書き込んだデータとが一致したとの
み、出力カード１０が出力動作を行うので、３ステート
バッファＩＣが万一故障しても、誤データが出力されな
いため、信頼性の高い二重系切替方式が実現できる。ま
た、この構成によれば、パリティ信号のレジスタ分のみ
２組設けるため、実施例６と比較して少量のロジックＩ
Ｃにより構成することができる。

【００４３】実施例１１．上記実施例１０では出力デー
タパリティ用レジスタ３３，３４を２組設けた場合につ
いて述べたが、図１１に示すように、出力カード１０に
アドレス信号用バッファ３０ｆ、アドレス信号用パリテ
ィ生成部３０ｇ、２組のアドレス信号用パリティレジス
タ３５，３６を付設し、ＣＰＵ部２が出力カード１０上
の出力データ用レジスタ２９に同一データを２度ライト
したとき、それぞれのライト動作時のアドレス信号に対
するパリティ信号がアドレス信号用パリティレジスタ３
５，３６に格納させ、出力カード１０側で２組のアドレ
ス信号用パリティレジスタ３５，３６の内容が一致した
ときのみ出力動作を行うことにより、３ステートバッフ
ァ１９ａ〜１９ｄの瞬時不良によ誤出力を防止すること
ができる。したがって、この実施例１１によれば、バッ
ファＩＣが万一故障しても、誤データが出力されないた
め、信頼性の高い二重系切替方式が実現できる。

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【発明の効果】 この発明によれば次のような効果があ
る。 請求項１によれば、待機系の中央処理装置の３ステ
ートバッファへのリード動作とともに、バスレシーバ部
の入出力バスのコマンド信号とデータ信号と、バッファ
からリードバックした信号とを直接的に比較照合するよ
うにしたから、３ステートバッファの健全性の確認を短
時間に行うことができる。

【００５０】請求項２によれば、出力カード上の出力デ
ータ用レジスタの内容が一致したときのみ出力動作を行
うようにしたから、３ステートバッファ不良による誤出
力を防止し、品質信頼性を向上することができる。

【００５１】請求項３によれば、一方の出力データ用レ
ジスタに出力データが書き込まれ、他方の出力データ用
レジスタに出力データのビット反転値が書き込まれたと
きのみ出力動作を行うようにしたから、３ステートバッ
ファ不良による誤出力を防止することができる。

【００５２】請求項４によれば、入力カード上の２組の
入力データ用レジスタの内容が一致したときのみ入力動
作を行うようにしたから、３ステートバッファ不良によ
る誤入力を防止することができる。

【００５３】請求項５によれば、一方の入力データ用レ
ジスタに入力データが書き込まれ、他方の入力データ用
レジスタには入力データのビット反転値が書き込まれた
ときのみ入力動作を行うようにしたから、３ステートバ
ッファ不良による誤入力を防止することができる。

【００５４】

【００５５】請求項６によれば、出力カード上の２組の
アドレス信号パリティ用レジスタに２度書き込まれたデ
ータの内容が一致したときのみ出力動作を行うようにし
たから、３ステートバッファ不良による誤出力防止す
る。

【図面の簡単な説明】

【図１】 この発明の実施例１を示すブロック図であ
る。

【図２】 この発明の実施例２を示すブロック図であ
る。

【図３】 この発明の実施例３を示すブロック図であ
る。

【図４】 この発明の実施例４を示すブロック図であ
る。

【図５】 この発明の実施例５を示すブロック図であ
る。

【図６】 この発明の実施例６を示すブロック図であ
る。

【図７】 この発明の実施例７を示すブロック図であ
る。

【図８】 この発明の実施例８を示すブロック図であ
る。

【図９】 この発明の実施例９を示すブロック図であ
る。

【図１０】 この発明の実施例１０を示すブロック図で
ある。

【図１１】 この発明の実施例１１を示すブロック図で
ある。

【図１２】 従来の二重系切替方式を示すブロック図で
ある。

【図１３】 従来のバスレシーバを示すブロック図であ
る。

【符号の説明】

６，８ バスレシーバ、９ 入力カード、１０ 出力カ
ード、１９ａ〜１９ｄ，２９ａ，２９ｂ ３ステートバ
ッファ、１９ｄ，２７、２８ バッファ、２０，２０ｂ
アドレスデコーダ、２１ 診断用レジシスタ、２５
バッファ診断部、２６ 論理和素子、２９，３０ 出力
データ用レジシスタ、３０ｂ 一致検出部、３０ｃ，３
２ｂ インバータ、３１，３２ 入力データ用レジシス
タ、３０ｄ，３０ｇ パリティ生成部、３３，３４ 出
力データパリティ用レジシスタ、３５，３６ アドレス
信号パリティ用レジシスタ。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 一方が運用系で他方が待機系として動作
   する中央処理装置部と、それらの両方に共用され信号の
   入出力を行う入出力部と、この入出力部と両系の中央処
   理装置部とを接続するバスドライバ部およびバスレシー
   バ部と、バスレシーバ部の３ステートバッファ部の健全
   性確認手段とを備え、健全性確認手段を、バスレシーバ
   部の入出力バスのコマンド信号とデータ信号とを接続す
   るためのバッファと、中央処理装置部より出力したコマ
   ンド信号を読み出し照合する手段とで構成したことを特
   徴とする二重系切替方式。
2. 【請求項２】 一方が運用系で他方が待機系として動作
   する中央処理装置部と、それらの両方に共用され信号の
   入出力を行う入出力部と、この入出力部と両系の中央処
   理装置部とを接続するバスドライバ部およびバスレシー
   バ部と、バスレシーバ部の３ステートバッファ部の健全
   性確認手段とを備え、健全性確認手段を、出力カード上
   に設けられた２組の出力データ用レジスタと、これらの
   出力データ用レジスタの内容が一致したときのみ出力動
   作を行う手段とで構成したことを特徴とする二重系切替
   方式。
3. 【請求項３】 一方が運用系で他方が待機系として動作
   する中央処理装置部と、それらの両方に共用され信号の
   入出力を行う入出力部と、この入出力部と両系の中央処
   理装置部とを接続するバスドライバ部およびバスレシー
   バ部と、バスレシーバ部の３ステートバッファ部の健全
   性確認手段とを備え、健全性確認手段を、出力カード上
   に設けられた２組の出力データ用レジスタと、一方の出
   力データ用レジスタには出力データが他方の出力データ
   用レジスタには出力データのビット反転値が書き込まれ
   たときのみ出力動作を行う手段とで構成したことを特徴
   とする二重系切替方式。
4. 【請求項４】 一方が運用系で他方が待機系として動作
   する中央処理装置部と、それらの両方に共用され信号の
   入出力を行う入出力部と、この入出力部と両系の中央処
   理装置部とを接続するバスドライバ部およびバスレシー
   バ部と、バスレシーバ部の３ステートバッファ部の健全
   性確認手段とを備え、健全性確認手段を、入力カード上
   に設けられた２組の入力データ用レジスタと、これらの
   入力データ用レジスタの内容が一致したときのみ入力動
   作を行う手段とで構成したことを特徴とする二重系切替
   方式。
5. 【請求項５】 一方が運用系で他方が待機系として動作
   する中央処理装置部と、それらの両方に共用され信号の
   入出力を行う入出力部と、この入出力部と両系の中央処
   理装置部とを接続するバスドライバ部およびバスレシー
   バ部と、バスレシーバ部の３ステートバッファ部の健全
   性確認手段とを備え、健全性確認手段を、入力カード上
   に設けられた２組の入力データ用レジスタと、一方の入
   力データ用レジスタには入力データが他方の入力データ
   用レジスタには入力データのビット反転値が書き込まれ
   たときのみ入力動作を行う手段とで構成したことを特徴
   とする二重系切替方式。
6. 【請求項６】 一方が運用系で他方が待機系として動作
   する中央処理装置部と、それらの両方に共用され信号の
   入出力を行う入出力部と、この入出力部と両系の中央処
   理装置部とを接続するバスドライバ部およびバスレシー
   バ部と、バスレシーバ部の３ステートバッファ部の健全
   性確認手段とを備え、健全性確認手段を、出力カード上
   に設けられた２組のアドレス信号パリティ用レジスタ
   と、これらのアドレス信号パリティ用レジスタに同一デ
   ータが２度書き込まれアドレス信号パリティ用レジスタ
   の内容が一致したときのみ出力動作を行う手段とで構成
   したことを特徴とする二重系切替方式。