SU922726A1 - Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел - Google Patents
Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел Download PDFInfo
- Publication number
- SU922726A1 SU922726A1 SU772447056A SU2447056A SU922726A1 SU 922726 A1 SU922726 A1 SU 922726A1 SU 772447056 A SU772447056 A SU 772447056A SU 2447056 A SU2447056 A SU 2447056A SU 922726 A1 SU922726 A1 SU 922726A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- register
- triggers
- code
- contents
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(5) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ОДНОВРЕМЕННОГО ВЫПОЛНЕНИЯ АРИФМЕТИЧЕСКИХ ОПЕРАЦИЙ
НАД МНОЖЕСТВОМ ЧИСЕЛ I2
Изобретение относитс к вычислительной технике и, в частности, к области выполнени арифметических операций в многорегистровых арифметических устройствах, выполненных на узлах с большой степенью интеграции.,
Известно устройство, основанное на так называемом конвейерном методе обработки информации Устройство допускает одновременное выполнениеарифметических операций над множеством пар операндов и обладает достаточно большой производительностью ПЗо
Однако при вычислении арифметических выражений, содержащих более двух операндов, производительность устройства снижаетс .
Наиболее близким техническим ре, шением к изобретению вл етс конвейерное устройство дл одновременного выполнени ориОметических операций над миожеслвом чисел, содер- .
жащее последовательно соединенные русы, каждый из которых содержит регистр частичного результата, регистр сомножител , сумматор частим-кого результата, первый управл ющий триггер, элемент И и первый тригrepj причем выходы регистра частичного результата соответственно соединены с входами первой группы сумматора частичного результата выход регистра сомножител соединен соответственно с входами регистра сомножител последующего руса, выходы первого управл ющего триггера соединены соответственно с входами первого управл ющего триггера последующего руса, шина тактовых им- . ПУЛЬСОВ устройства соединена с входами установки триггеров и регистров,
С помощью этого устройства возможно вычисление полинома + .. .+kx+1 , представленного в следующем виде ;
(.0.(ах+Ь)х+..o)x+k)x+1. (1)
Таким образом, с помощью этого устройства, как видно из(1), возможно вычисление арифметического выражени , содержащего любую последовательность операций сложени и умножени . При этом разр дное произведение Р - разр дных чисел может быть получено за х 2 (1 + п) + )х тактов, где 1. 1,2, о .. ,6 Как видно из приведенной формулы, количество тактов, необходимое дл вычислени арифметического выражени , мало зависит от требуемой точности результата вычислений, а зависит а основном от количества операндов, вход щих в арифметическое выражение, и разр дности этих операндов
Это объ сн етс тем, что независимо от того, сколько разр дов мы хотим получить на выходе арифметического устройства, в устройстве арифметическое выражение вычисл етс всегда с Ej -разр дной точностью, так как арифметические операции над множеством чисел в этом устройстве выполн ютс с младших разр дов„ Вместе с тем, получение п разр дного произведени 1.п Рззр дных чисел требуетс лишь в некоторых специализированных вычислител х, в основном же требуетс получение лишь п или 2vi старших разр дов произведени 2.
Недостатком данного устройства вл етс то, что при его использовании арифметическое выражение вычисл етс с точностью до младшего разр да результата, хот , практически почти всегда, необходимы только старшие разр ды результата. Это приводит к существенному увеличению времени вычислени одного арифметического выражени и, таким образом, к значительному уменьшению производительности устройства в целом.
Цель изобретени - увеличение быстродействи устройства.
Поставленна цель достигаетс тем, что в каждый рус устройства введены регистр переносов, второй, третий и четвертый триггеры, узел выделени старшей цифры частичного результата , первый и второй узлы преобразовани пр мого кода в дополнительный , второй, третий, четвертый, п - . тый и шестой элементы И, второй управл ющий триггер, причем единичные выходы первого и второго триггеров соединены с управл ющими входами
первого преобразовател пр мого кода в дополнительный, единичные выходы третьего и четвертого триггеров соединены с управл ющими входами второго преобразовател пр мого кода в дополнительный соответственно, нулевой выход второго управл ющего триггера соединен с управл ющим входом узла выделени старшей цифры частичного результата, выходы (п+5) младших разр дов сумматора частичного результата (п - разр дность операндов ) поключены соответственно к входам регистра частичного произведени
последующего руса устройства, выходы п ти старших разр дов сумматора частичного результата соединены соответственно с информационными входами узла выделени старшей цифры частичного результата, первый и второй выходы которого соединены соответственно с входами установки в единичное и нулевое состо ни соответственно первого триггера последующего руса и третьего триггера данного руса устройство , третий и четвертый выходы узла .выделени старшей цифры частичного результата соединены с входами установки в единичное и нулевое состо ни соответственно второго триггера последующего руса и четвертого триггера данного руса устройства , выходы переносов разр дов сумматора частичного результата со второго по п-й соединены соответственно с входами регистра переносов последующего руса устройства, выходы регистра сомножител соединены с ин формационными входами (п+6) старших
разр дов второго преобразовател пр мого кода в дополнительный, к информационному входу младшего разр да которого подключен единичный выход второго управл ющего триггера, а
также информационный вход первого преобразовател пр мого кода в дополнительный , выходы первого и второго преобразователей пр мого кода в дополнительный соединены с входами второй группы сумматора частичного результата, входы третьей группы которого подключены к выходам регистра переносов соответственно, единичный выход первого управл ющего триггера соединен с первым входом второго элемента И, второй вход которого соединен с единичным выходом четвертого триггера, единичный выход первого управл ющего триггера подключен к.первому входу третьего элемента И второй вход которого соединен с нуле вым выходом третьего триггера, третьи входы второго и третьего элементов И соединены с нулевыми выходами соответственно четвертого и третьего триггеров последующего руса устройства , выход второго элемента И соеди нен с входами установки в единичное и нулевое состо ние соответственно третьего и четвертого триггеров по-, следующего руса устройства., а также с первым входом первого элемента И, второй вход которого соединен с единичным выходом третьего триггера и с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходом третьего триггера, выход третьего элемента И соединен с входами установки в единичное и нулевое состо ни соответственно четвертого и третьего триггеров последующего руса устройства, а также с первым входом п того элемента И, второй вход которого соединен с единичным выходом четвертого триггера и с первым входом шестого элемента И, второй вход которого подключен к нулевому выходу четвертого триггера , выходы первого, четвертого , п того и шестого элементов И соединены соответственно,с входами установки в нулевое состо ние первого триггера последующего руса и третьего триггера данного руса устройства, с входами установки в единичное состо ние второго триггера последующего руса и чет- вертого триггера данного руса устройства , с входами установки в нулевое состо ние второго триггера последующего руса и четвертого триг гера данного руса устройства и с входами установки в единичное состо ние первого триггера последующего руса и третьего триггера данного руса устройства, выходы второго управл ющего триггера соединены соответственно с входами второго управл ющего триггера последующего руса устройства. На чертеже представлена функциональна схема двух русов устройства . Устройство состоит из г русов, каждый из которых содержит шину тактовых импульсов, первый управл ющий триггер 1, первый, второй, третий и четвертый триггеры 2 - 5|регистр6 переносов регистр 7 частичного результата , регистр 8 сомножител , второй управл ющий триггер 9, преобразователи 10 и 11 пр мого кода в дополнительный , элементы И 12 - k, сумматор 15 частичного результата, элементы И 16 - 18, узел 13 выделени старшей цифры частичного результата .Устройство работает следующим образом. Первый операнд последовательно, . представленный дополнительным модифицированным двоичным кодом, имеющим три знаковых разр да, принимз етс на регистр 6, регистр 7 и регистр 8, на триггер 1 с помощью устройства управлени записываетс О, а на триггер 9 также с помощью устройства управлени записываетс код 1. Во втором операнде содержимое регистров 6 -| и 7i передаетс через сумматор 15 соответственно в регистры ( 7,, содержимое регистра 8- - в регистр 8(j, содержимое триггеров 9- - соответственно в триггеры 1(2 и 9(j а на регистры 6. , 7-1 и 8, а также на триггеры 1 и 9 с помощью устройства управлени записываетс код О. Сумматор представл ет собой (п + +6) -разр дный,параллельный комбинационный сумматор, причем выполненный таким образом, что значение п ти старших разр дов суммы и переноса в старший разр д имеет место дл любого другого разр да, а в виде разр дной суммы, полученной распределением переносов возникших, - начина с (пч-1)-го разр да сумматора 15-,. В результате передачи информации с первого блока на второй происход т следующие преобразовани : к содержимому регистров 6 и 7 прибавл етс или вычитаетс из него при помощи сумматора 15 содержимое регистра 8, причем выполнение операции зависит от управл ющих входов преобразовател 10, св занных с триггера-ми 2 и 3.,, кроме того, содержимое триггеров k и S может быть таким, что содержимое регистра 8.-I вообще не передаетс на сумматор одновременное этим, в зависимости от. управл ющих входов преобразовател 11i, св занных с триггерами 2.-, и 3, происходит аналогична операци между содержимым
регистра 7 и содержимым триггера 9 , причем код 1, записанный в триггере , может вычитатьс или складыватьс с содержимым (п +) -го разр да регистра узлом 19 выдел етс старша цифра очередного частичного результата, представл юща собой цифру избыточного квазиканонического кода с цифрами 1, О,Т и записываетс в триггеры k и 5 , а также в триггеры 2. и Зо. Сложение содержиюго регистров 6 и 7-, с содержимым регистра 8 происходит , если в триггерах А и 5 записана цифра, вычитание - если в триггерах k и 5- записана цифра 1, содержимое регистра 8-,1не .передаетс на сумматор 15,,, если в триггерах k и 5- записана цифра О. Требуема операци обеспечиваетс тем, что при сложении содержимое регистра 8 передаетс через преобразователь 10-, без изменени на сумматор 15, а при вычитании на сумматор 15 содержимое регистра 8 передаетс с инверсией, и, кроме того, код 1 из триггера 9-, через тот же преобразователь 10 подаетс на второй суммирующий вход младшего разр да сумматора 15л обеспечива тем самым подачу на входы сумматора 15-1 дополнительного кода содержимого регистра 8. Сложение содержимого триггера 9i с содержимым ()- го разр да регистра 7,, происходит в том случае, если в триггерах 2- и 3,, записана цифра 1, при этом содержимое триггера 9 будет на выходе преобразовател 11.,, св занного с входом (л+5)-го разр да сумматора 15) , вычитание - если в триггерах 2 и 3 записана цифра 1, при этом содержимое триггера 9;, будет как на выходе преобразовател 11.,,. св занного с входом (п+5)-го разр да сумматора 15,,, так и на выходе св занного с входом (п + +6)-го разр да сумматора 15-,, содержимое триггера 9-, не передаетс на сумматор 15/, если в триггерах 2/, и 3i записана цифра О,
Таким образом, после окончани второго такта в триггерах третьем и четвертом первого руса, а также в триггерах первом и втором второго руса оказываетс код старшей цифры первого частичного результата , код знака первого частичного результата , . представленной в избыточ22726 .8
ном квазиканоническом коде, поскольку прин т еще только один операнд последовательности, то код, записанный . в упом нутые триггера, представл ет собой значение старшего разр да первого операнда, представленного избыточным квазиканоничесКИМ кодом, т.е. в результате прохода первого операнда через
to блоки устройства происходит перевод его в избыточную квазиканоническую систему, причем значение i-ro старшего разр да первого операнда получаетс в i-м русе и остаетс
J5 в триггерах третьем и четвертом i-ro руса, а также триггерах первом и втором (i+1)-го руса.
В третьем такте содержимое регистров и триггеров второго руса передаетс аналогично описанному на регистры и триггера третьего руса, содержимое регистров и триггеров первого руса переписываетс таким же образом на регистры и триггера второго руса, а на регистры 6, 7 и 8-J, а также на триггер 9-i с помощью устройства управлени заноситс код О, в триггер 1-, при этом, также с помощью устройства управлени , записываетс код 1. После окончани третьего такта в триггерах (и 5 , а также триггерах За оказываетс код второго старшего разр да первого операнда, представленного избыточным квазиканоническим кодом, а содержимое триггеров х, и 5-i, а такие 2 Зп остаетс прежним из-за кода О на схеме запрета, записанного в триггере 9- .
В четвертом такте содержимое узлов третьего руса передаетс на уз лы четвертого руса, содержимое узлов второго руса на узлы третьего руса, содержимое узлов первого руса на узлы третьего руса, а на регистр 8, принимаетс второй операнд последовательности, представленный дополнительным модифицированным кодом , имеющим три знаковые разр да, при этом на регистры 6-, и 7 , а
также на триггер 1 -, с помощью устройства управлени заноситс код О, а на триггер 9 также с помощью устройства управлени - код 1. . После окончани четвертого тэкта в триггерах Ц и 5з з также в триггерах 34 оказываетс код третьего старшего разр да первого операнда , представленного избыточным
992272610
квазиканоническим кодом, а содер-мости от содержимого триггеров л,
жимое триггеров 2 , З, а 5), 2,, , и 5 j jcoeYeeTCTBMn с табли% 1 измен етс в зависи-цей.
При этом, если в триггерах k, 5-11 ( 5 rj находитс информаци така же, как в двух первых строках таблицы, то благодар наличию. кода 1 в триггере 1,, открываетс схема 16. и св занные с ее входами схемы 17-1 и 18-1 это приводит к тому, что состо ние триггеров t, 5v Ч 3ij Ч 5т-, 2 Зз измен етс в соответствии с упом нутыми двум строками таблицы. Тем самым происходит преобразование кодов двух соседних-ЦИ0Р частичного результата виуца 01 и 11, соответственно коды .11 и 01, Если же информаци така , как в двух вторых строках таблицы, то благодар наличию кода 1 в триггере 1, сработает элемент 12 и св занные с его выходами элементы 13-i и ,, а следовательно состо ние триггеров 4, 5, 2,, 3q, q, 5ri 2j изменитс в соответствии с упом нутыми двум строками таблицы. Тем самым, происходит преобразование кодов двух . соседни.х цифр частичного результата вида 01 и Тт соответственно в коды iT и оТ. Описанные преобразовани двух соседних цифр частичного результата привод т к тому, что, ввиду избыточности квазиканонической системы, частичный результат преобразовываетс к виду, допускающему умножение его на очередной операнд последовательности. Дл того , чтобы возможно было выполн ть операции умножени над множеством чисел со старших разр дов, необходимо , чтобы частичный результат, представленный в избыточной квазиканонической системе, имел вид за0 писи, при которой как можно ближе влево расположены Т, если число положительное, или 1, если число .отрицательное.
Описанна последовательность из
5 трех тактов повтор етс дл каждого из m блоков дл t операндов. После подачи i-го операнда последовательности на вход устройства (+1)-й операнд последовательности можно .
0 принимать через два такта, причем последовательность из трех тактов дл i-ro операнда, где i е {2, 3, ,0.., &-1 ,в , отличаетс от последовательности из трех тактов дл
5 1-го операнда тем, что этот операнд принимаетс регистром 8, а в регистры 6 и 7 -1 с помощью устройства управлени заноситс код 6 в отлише от первого операнда последова0 тельности, который принимаетс на регистр 7, а в регистры 6 и 8, заноситс код О. Дл формировани результата необходимо в регистры 6 и 7/), а также в триггеры 1 -, и 9 с
5 помощью устройства управлени записать код О, а в регистр 8 подать код 000, 0000,,.001. На каждом следующем такте содержимое регистра 8 передаетс в регистр 8-. и,
0 а зависимости от содержимого триггеров tjj и 5 складываетс или вы иуаетс с содержимым регистров 6 и 7:;, через п+5 тактов достигает выходов регистра сомножител из конвей
Claims (2)
1. Самофалов К.Г. и др. Структу-
2. Авторскоесвидетельство СССР
ры ЭЦВМ четвертого поколени . Киев, № 79111, кл. GОб F 7/52,1973 (про Техника , 197, с. 89-2if8. тотип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772447056A SU922726A1 (ru) | 1977-01-27 | 1977-01-27 | Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772447056A SU922726A1 (ru) | 1977-01-27 | 1977-01-27 | Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU922726A1 true SU922726A1 (ru) | 1982-04-23 |
Family
ID=20693421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772447056A SU922726A1 (ru) | 1977-01-27 | 1977-01-27 | Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU922726A1 (ru) |
-
1977
- 1977-01-27 SU SU772447056A patent/SU922726A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4041292A (en) | High speed binary multiplication system employing a plurality of multiple generator circuits | |
US2936116A (en) | Electronic digital computer | |
US4187500A (en) | Method and device for reduction of Fibonacci p-codes to minimal form | |
US4142242A (en) | Multiplier accumulator | |
SU922726A1 (ru) | Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел | |
US3161764A (en) | Electronic multiplier for a variable field length computer | |
US3032266A (en) | Decimal to binary conversion of numbers less than unity | |
US3023961A (en) | Apparatus for performing high speed division | |
US3302008A (en) | Multiplication device | |
US3500027A (en) | Computer having sum of products instruction capability | |
US4041296A (en) | High-speed digital multiply-by-device | |
US3746849A (en) | Cordic digital calculating apparatus | |
SU491946A1 (ru) | Устройство дл извлечени корн -ой степени | |
SU940167A1 (ru) | Устройство дл решени систем линейных алгебраических уравнений | |
SU651341A1 (ru) | Устройство дл умножени | |
US3627998A (en) | Arrangement for converting a binary number into a decimal number in a computer | |
SU805304A1 (ru) | Устройство дл вычислени сумм произведений | |
SU579613A1 (ru) | Устройство дл последовательного сложени и вычитаний чисел | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU849205A1 (ru) | Конвейерное устройство дл выполне-Ни АРифМЕТичЕСКиХ ОпЕРАций НАдМНОжЕСТВОМ чиСЕл | |
SU926650A1 (ru) | Устройство дл одновременного вычислени двух многочленов | |
US3141961A (en) | Information handling apparatus | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU991414A1 (ru) | Устройство дл умножени |