SU1030798A1 - Устройство дл выравнивани пор дков чисел - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ВЫРАВНИВАНИЯ ПОРЯДКОВ ЧИСЯЛ, содержащее первый и второй регистры пор дков, первь й и второй регистры мантисс, блок сравнени , отличающеес  тем, что, с целью сокращени  аппаратурных затрат, содержит динамический регистр, два триггера, одноразр дный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнени  подкгж)чены соответственно к входам первого и второго триггеров, нулевые выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, первым и вторым входами первого элемента И, выход которого соединен с шиной конца выравнивани  пор дков устройства и управл ющим входом первого элемента запрета, вход которого соединен с первой тактовой шиной устройства и управл ющим входом второго элемента запрета , вход которого соединен с выходом буферного регистра, вход которого соединен с выходом переноса одноразр дного сумматора, первый и второй входы которого соединены соответственно с выходами второго и третьего элементов И, а вход переноса с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов запрета, выход суммы одноразр дного сумматора соединен с входом динамического регистра, выход которого соединен с. первыми с S входами третьего и четвертого элементов запрета, управл ю1цие входы ко (Л торых соединены с второй тактовой шиной устройства и первыми входами четвертого и п того элементов ИЛИ, вторые входы которых соединены соответственно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего элементов И, первыми входасо о со ми п того и шестого элементов запрета , выходы четвертого и п того элементов ИЛИ соединены соответственно с первыми входами четвертого и п того СХ) элементов И, вторые входы которых соединены соответственно с выходами первого и второго регистров пор дков, вторыми входами третьего и второго элементов И, входы первого и второго регистров пор дков соединены соответственно с первым и вторым входами блока сравнени , с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и п того эле

Description

ментов И. а вторые входы - с выходами соответственно четвертого и третьего элементов запрета, третий вход блока сравнени  соединен с третьей тактовой шиной устройства, входами синхронизации первого и второго три1- геров, вторыми входами первого и второго элементов ИЛИ и первыми входами восьмого и дев того элементов ИЛИ, вторые входы которых соединены с четвертой тактовой шиной устройства, а выходы - соответственно с управл ющими входами п того и шестого элементов запрета, вторые входы которых соединены соответственно с выходами пторых разр дов первого и второго регистров мантисс, выходы первых разр дов которых соединены соответственно с первыми входами шестого и седьмого элементов И вторые входы которы соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы - с первыми входами дес того и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами п того и шестого элементов запрета, а выходы - с входами первого и второго регистров мантисс. . „ Устройство по п. 1, о т л и чающеес  тем, что блок сравнени  содержит два триггера, шесть элементов запрета, два элемента ИЛИ. элемент И, причем управл ющие входы

первого и второго элементов запрета и входы третьего и четвертого элементов запрета соединены с третьим входом блока сравнени , первый вход которого соединен с первым входом первого и управл шцим входом третьего элементов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом п того элемента запрета и управл кхним входом шестого элемента запрета, вход которого соединен с управл юи1им входом п того элемента запрета и выходом второго элемента ИЛИ, первый и второй входы, которого соединены соответственно- с выходами второго и четвертого элементов запрета, вход второго и управл ю1ций вход четвертого элементов запрета соединены с вторым входом блока сравнени , первый выход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с нулевым выходом первого триггера и единичным выходом второго триггера, нулевой выход которого соединен с вторым выходом блока сравнени , единичные входы первого и второго триггеров соединены с выходом п того элемента запрета , нулевые входы первого и второго триггеров - с выходом шестого элемента запрета.

Изобретение относитс  к вычислительной технике и может быть использоидно при построении цифровых вычислительных машин последовательного действи  дл  обработки чисел с плавающей зап той„

Известно устройство дл  выравнивани  пор дков, содержащее регистры пор дков, сумматор пор дков, счетчик, логические элементы, триггеры ij.

Однако принцип работы такого устройства не позвол ет в полной мере использовать в нем динамические регистры с большой степенью интеграции , требует больших аппаратурных затрат .

Наиболее близким по технической г,yiHHOcTH к изо ретению  вл етс  устройство дл  выравнивани  пор дков чисел, содержащее два регистра пор дков , два регистра мантисс, блок сравнени , счетчик, буферный регистр , причем первый и второй входы блока сравнени  соединены соответственно с выходами первого и второго регистров пор дков, вход второго регистра пор дка соединен с информационным выходом счетчика, информационный вход которого соединен с выходом .буферного регистра, вход которого соединен с первым выходом блока сравнени , второй и третий выходы которого соединены соответственно с управл 1С цими входами первого и второго регистров мантисс. Сравнение пор дков :чисел осуществл етс  с помощью блока сравнени  и в каждом цикле осуществл етс  сдвиг на один разр д мантиссы /. Недостатком известного устройства  вл ютс  значительные аппаратурные затраты. Целью изобретени   вл етс  сокращение .аппаратурных затрат. Поставленна  цель достигаетс  тем что устройство дл  выравнивани  пор дков чисел, содержащее первый и вто рой регистры пор дков, первый и второй регистры мантисс, блок сравнени  содержит динамический регистр, два триггера, одноразр дный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнени  подключены к входам первого и второго.триггеров соответственно, нулевые выходы которых соединенысоответственно с первым входами первого и второго элементов ИЛИ, первым и вторым входами первого элемента И, выход которого соеди нен с шиной конца выравнивани  пор дков и управл ющим входом первого элемента запрета, вход которого соединен с первой тактовой мжной и управл ющим входом второго элемента запрета, вход которого соединен с выходом буф ного регистра, вход которого соедине с выходом переноса одноразр дного сумматора, первый и второй входы которого соединены соответственно с вы ходами второго и третьего элементов а вход переноса соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответ ственно с выходами первого и второго элементов запрета, выход суммы одноразр дного сумматора соединен с входом динамического регистра, выход ко торого соединен с первыми входами третьего и четвертого элементов запрета , управл ющие входы которых соединены с второй тактовой шиной устройства и первыми входами четвертого и п того элементов ИЛИ, вторые .входы которых соединены соответственно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего .элементов И, первыми входами п того и шестого элементов запрета, выходы четвертого и п того элементов ИЛИ со единены соотв,етств,енно с первыми вхо дами четвертого и п того элементов И 1 98 вторые входы которых соединены соответственно с выходами первого и второго регистров пор дков, вторыми входами третьего и второго элементов И, входы первого и второго регистров пор дков соединены соответственно с первым и вторым входами блока сравнени , с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и п того элементов И, а вторые входы - с выходами соответствено четвертого и третьего элементов запрета, третий вход блока сравнени  соединен с третьей тактовой шиной устройства , входами синхрониза1: йипервого и второго триггеров, вторь1Ми входами первого и второго элементовИЛИ и первыми входами восьмого и дев того элементов ИЛИ, вторые входы которых соединены с четвертой тактовой шиной устройства, а выходы соединены соотгзетственно с управл ющими входами п того и шестого элементов запрета , вторые входы которых соединены соответственно с выходами вторых разр дов первого и второго регистров мантисс , выходы первых разр дов которых соединены соответственно с первыми входами шестого и седьмого элемент тов И, вторые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы соединены соответственно с первыми входами дес того и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами п того и шестого элементов залрета, а выходы соединены соответственно с входами первого и второго регистров мантисе . Кроме того, блок сравнени  содержит два триггера, шесть элементов запрета , два элемента ИЛИ, .элемент И, причем управл ющие входы первого и второго элементов запрета и входы третьего и четвертого элементов-запрета соединены с третьим входом блока сравнени , первый вход которого соединен с первым входом первого и управл ющим входом третьего элемен- тов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом п того элемента запрета и управл ющим входом шестого элемента запрета, вход которого соединен с управл ющим входом п того элеме -1та запрета и выходом второго элемента ИЛИ, первый и второй входы которого сбединены соответственно с выходами второго и четвертого элементов запрета, вход второго и управл щий вход четве()того элементов запрета соединены с вторым входом блока сравнени , первый выход которого соединен с выходом эл мента И, первый и второй входы которого соединены соответственно с нулевым .выходом первого триггера и единичным выходом второго триггера,, нулевой выход которого соединен с вторым выходом блока сравнени , единичные входы первого и второго триггеров соединены с выходом п того элемента запрета, нулевые входы первого и второго триггеров соединены с выходом шестого элемента запрета. На фиг. 1 изображена функциональна  схема устройства; на фиг. 2 - построение блока сравнени . Устройство содержит (УМ-разр дные регистры 1 и 7. пор дков (один ;знаковый разр д и уп-1 разр дов пор дка , (м-разр дные) регистры мантиссы 3 и А (один знаковый разр д и разр дов мантиссы , причем И7/И1 , блок срав нени  5, первый и второй выходы которого подключены к D-входам триггеров 6 и 7 соответственно, одноразр дный сумматор 8, выход суммы которого соединен с входом дополнительного динамического регистра 9, одноразр дны буферный регистр 10, элемент ИЛИ П, элемент И 12, элементы ИЛИ 13 и U, элементы И 15 и 16, элементы ИЛИ 17 2, тактовые шины .5.8, выход (шину) конца выравнивани  пор дков 29, элементы И 30-33, элементы запрета 3 39. Влок 5 содержит элементы запрета tO-45, элементы ИЛИ +6 и 1 триггеры 48 и 9, элемент И 50, первый, второй и третий входы , первый и второй выходы 5 и 55. Устройство дл  выравнивани  пор д ков чисел работает следующим образом . Такт Т. - временный интервал пред ставлени  в машинном цикле 1 -го разр да числа последовательного кода младшими разр дами вперед Машинный цикл устройства составл ет И тактов. Таким образом, начало машинного цикла определ етс  тактом Т, представл ю1ДИМ самый младший разр д мантиссы и пор дка, конец цикла - тактом т, представл ющим знаковый разр д мантиссы и пор дка Р.сли величина ii не  вл етс  кратной числу тактов машинного цикла И , то необходимо синхронизировать работу регистров 1 и 2 и регистров 3 и t с тем, чтобы началу каждого цикла ( в такте ) соответствовало такое расположение информации в динамических регистрах, наход щихс  в режиме хранени , при котором 1-и разр д числа находитс  в i-M разр де регистра. Таким образом дл  регистров 1 и . в машинном цикле устройства можно выделить три временные интервала: цикл представлени  пор дка , занимающий первыегр тактов машинного цикла, цикл синхронизации, занимающий последние tn тактов, интервал , занимаюи(ий промежуток между обоими циклами. В исходном состо нии в регистрах 1 и 2 записаны в пр мом коде со знаком первого и второго операндов соответственно, в регистрах 3 и i записаны пр мые коды мантисс со знаком первого и второго операндов соответственно . Цепи циркул ции регистров 1 и 2 соответствуют режиму хранени , который обеспечиваетс  подачей единицы на шину 25, и с помощью элементов ИЛИ 17 и 18 замыкаютс  через элементы ИЛИ 13 и 1 t соответственно . В течение каждого цикла синхронизации записываемые в регистрах 1 и 2 пор дки сравниваютс  с помощью блока сравнени  5 и по заднему фронту такта Ту,, результат сравнени  записываетс  на триггеры 6 и 7. Р.сли пор док в регистре 1 больше, чем пор док в регистре 2, то единица запишетс  на триггер 6, если меньше единица запишетс  на триггер 7. При равенстве пор дков триггеры будут в нулевом состо нии, на выходной шине 29 единичный сигнал. flo единичному сигналу на пр мом выходе триггера 6 в регистре мантиссы 4 осуществл етс  сдвиг на один разр д вправо и пор док в регистре 2 увеличиваетс  на единицу. Операции сдвига мантиссы на один разр д обеспечиваютс  коммутацией цепей циркул ции регистра мантиссы через элементы ИЛИ 19 и 23 и элемент ИЛИ 22. При сдвиге вправо знаковый разр д неподвижен. Операци  прибавлени  единицы к пор дку осуществл етс  с помощью .сумматора 8. При этом в цикле представлени  цепь циркул ции регистpa 2 с помощью опсрытого элемента И 1 6 замыкаетс  через сумматор 8,на вход переноса которого в такте Т поступает единичный сигнал, который получает с  путем инвертировани  сигнала равенства с выхода элемента И 1.. Выход суммы сумматора 8 задерживаетс  на Р тактов, где Р Vi - К ш (К 1 ,.,3,...,), с помощью регистра 9. который имеет Р разр дов через элемент ИЛИ 14 соедин етс , с. входом регистра пор дка .. По единичному сигналу на пр мом выходе триггера 7 указанные действи  производ тс  над мантиссой в регистре 3 и пор дком в регистре 1. 1 988 Сигнал равенстйа обознвмает конец операции выравнивани  пор дков, Влок сравнени  работает следую1|;им образом. Коды сравниваемых чисел поразрйдно поступают на входы X и У младшими разр дами вперед. И исходном состо нии триггеры 48 и tS наход тс  в единичном состо нии. Н тактах с первого по()й происходит сравнение разр дов пор дков, в такте Tj сравниваютс  знаки пор дков. По сравнению с известным предлагаемое устройство требует меньших аппаратурных затрат вследствие меньшей сложности блока сравнени  и отсутстви  счетчика.

Ф(4г,г

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫРАВНИВАНИЯ ПОРЯДКОВ ЧИСЕЛ, содержащее первый и второй регистры порядков, первый и второй регистры мантисс, блок сравнения, отличающееся тем, что, с целью сокращения аппаратурных затрат, содержит динамический регистр, два триггера, одноразрядный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнения подключены соответственно к входам первого и второго триггеров, нулевые выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, первым и вторым входами первого элемента И, выход которого соединен с шиной конца выравнивания порядков устройства и управляющим входом первого элемента запрета, вход которого соединен с первой тактовой шиной устройства и управ ляющим входом второго элемента запрета, вход которого соединен с выходом буферного регистра, вход которого соединен с выходом переноса одноразрядного сумматора, первый и второй входы которого соединены соответственно с выходами второго и третьего элементов И, а вход переноса с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов запрета, выход суммы одноразрядного сумматора соединен с входом динамического регистра, выход которого соединен с. первыми входами третьего и четвертого элементов запрета, управляющие входы которых соединены с второй, тактовой шиной устройства и первыми входами четвертого и пятого элементов ИЛИ, вто- рые входы которых соединены соответст- ₌ венно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего элементов И, первыми входами пятого и шестого элементов запрета, выходы четвертого и пятого элементов ИЛИ соединены соответственно с первыми входами четвертого и пятого элементов И, вторые входы которых соединены соответственно с выходами первого и второго регистров порядков, вторыми входами третьего и второго элементов И, входы первого и второго регистров порядков соединены соот ветственно с первым и вторым входами блока сравнения, с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и пятого элементов И. а вторые входы - с выходами соответственно четвертого и третьего элементов запрета, третий вход блока сравнения соединен с третьей тактовой шиной устройства, входами синхронизации первого и второго τρπι геров, вторыми входами первого и второго элементов ИЛИ и первыми входами восьмого и девятого элементов ИЛИ, вторые входы которых соединены с четвертой тактовой шиной устройства, а выходы - соответственно с управляющими входами пятого и шестого элементов запрета, вторые входы которых соединены соответственно с выходами вторых разрядов первого и второго регистров мантисс, выходы первых разрядов которых соединены соответственно с первыми входами шестого и седьмого элементов И, вторые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы - с первыми входами десятого и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами пятого и шестого элементов запрета, а выходы - с входами первого и второго регистров мантисс.

Устройство по п. ^отличающееся тем, что блок сравнения содержит два триггера, шесть элементов запрета, два элемента ИЛИ, э'лемент И, причем управляющие входы

1039798 первого и второго элементов запрета и входы третьего и четвертого элементов запрета соединены с третьим входом блока сравнения, первый вход которого соединен с первым входом пер вого и управляющим входом третьего элементов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом пятого элемента запрета и управляющим входом шестого элемента запрета, вход которого соединен с. управляющим входом пятого элемента запрета и выходом второго элемента ИЛИ, первый и второй входы, которого соединены соответственно- с выходами второго и четвертого элементов запрета, вход второго и управляющий вход четвертого элементов запрета соединены с вторым входом блока сравнения, первый выход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с нулевым выходом первого триггера и единичным выходом второго триггера, нулевой выход которого соединен с вторым выходом блока сравнения, единичные входы первого и второго триггеров соединены с выходом пятого элемента запрета, нулевые входы первого и второго триггеров - с выходом шестого элемента запрета.