JP2000151284A

JP2000151284A - 直接デジタルシンセサイザ

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Publication number: JP2000151284A
Application number: JP11307917A
Authority: JP
Inventors: Robert Everest Johnson; エヴェレストジョンソンロバート
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1998-10-29
Filing date: 1999-10-29
Publication date: 2000-05-30
Anticipated expiration: 2019-10-29
Also published as: JP3413137B2; EP0997809A2; TW507424B; CA2281407A1; CN1253332A; KR20000035114A; BR9904737A; EP0997809A3; US6539411B1

Abstract

(57)【要約】【課題】本発明は、直接デジタルシンセサイザ（DD
S）に関する。【解決手段】本発明によるデジタルシンセサイザ（DD
S）は、正弦波などの信号の振幅を表す値を格納するメ
モリ、このメモリからの出力をアナログ信号に変換する
ためのデジタル／アナログコンバータ、および所定の固
定増分にてカウントするカウンタを備える。これは、高
い周波数にて動作し、非常に高精度の周波数波形を生成
する。このデジタルシンセサイザには、多くの用途があ
り、これには、入力無線周波数から情報を抽出するため
の高精度信号の生成、低コストのクロックからの高精度
周波数の生成の他、FSK変調器として用いて、複数の周
波数を持つ信号の間の選択を、位相の不連続性を伴うこ
となく、行なうことなどが含まれる。加えて、このデジ
タルシンセサイザは、８ビットメモリと組み合わせて、
デジタル／アナログコンバータへの１０ビット入力を生
成するために用いることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、改良された直接デ
ジタルシンセサイザ（DDS）に関する。

【０００２】

【従来の技術】直接デジタル合成（DDS）は、周期波形
を生成するために用いられる電子回路技術である。この
回路においては、直接デジタルシンセサイザ（direct d
igitalsysnthesizer、DDS）にて、デジタルデータ流が
生成され、これが、デジタル／アナログコンバータ（di
gital-analog converter、DAC）にてアナログ波形に変
換される。直接デジタルシンセサイザ（DDS）は、二進
アキュムレータ（典型的には２４ビット以上）を高周波
（例えば、100 Mhz以上）にてクロッキングすることに
より動作する。

【０００３】アキュムレータは、本質的には、一つの入
力と一つの出力を備えた加算器回路である。各クロック
信号において、入力値（制御値）が現在の出力値に加算
され、アキュムレータの出力は、新たな合計値を取る。
この入力は、通常、制御ワードと呼ばれ、カウンタ増分
の大きさを指定する。この制御ワードが250の場合は、
アキュムレータは、0、250、500、750、1000...の順番
で、ロールオーバするまでカウントと、これを反復す
る。

【０００４】図１は、従来の技術による直接デジタルシ
ンセサイザ（DDS）１を示す。値“Ｎ”（これは本質的
に可変な制御ワードである）が、マイクロプロセッサ
（μP）３から制御レジスタ２にロードされる。次に、
例えば250なる可変値を持つ制御ワード“Ｎ”がアキュ
ムレータ４に入力される。アキュムレータ４は、現在の
カウント値Ａを、前のカウント値Ｂに加え、結合された
出力、すなわち、合計出力を検索テーブル（l.U.T）６
に供給する。検索テーブル（l.U.T）６は、出力を、デ
ジタル／アナログコンバータ（DAC）８に供給する。こ
の直接デジタルシンセサイザ１の動作は、以下の通りで
ある。

【０００５】検索テーブル６は、現在のカウント値Ａと
前のカウント値Ｂから成る累積出力を受信し、合成信
号、例えば、正弦波信号の規模（振幅）を表す値を格納
する。アキュムレータ４が、そのカウント範囲を次第に
進むことに応答して、検索テーブル６は、正弦波あるい
は他の波形のデジタル表現を出力する。検索テーブル６
からの出力は、DAC８に入力される。DAC８は、制御ワー
ドの規模をアキュムレータ４の最大カウント（例えば、
２４ビットカウンタの場合は、２²⁴にクロック周波数を
乗じた値）にて割ることで確立される周波数にてアナロ
グ波形を出力する。こうして、制御ワード“Ｎ”が、25
0なる値を持ち、２４ビットアキュムレータが、60MHz
なるクロック速度にてクロックされた場合は、出力信号
の周波数は、894.1 Hzとなる。一方、制御ワード“Ｎ”
が、251なる値を持つ場合は、出力信号の周波数は、89
7.6 Hzとなる。こうして、直接デジタルシンセサイザ１
は、単一の高周波クロックから幅広いレンジの高精度に
制御された周波数を持つ周期アナログ信号を生成する。

【０００６】効率の良いDDS（直接デジタルシンセサイ
ザ）を形成するためには、回路の速度、複雑さ、および
機能の間の互いに衝突する要件を上手にバランスさせる
必要がある。アキュムレータベースのDDSでは、任意の
数を現在の入力に加えることができるために、汎用性を
有する機能を実現することができる。ただし、この汎用
性は、反面において、この回路を、低速で、複雑にす
る。DDS１の潜在的な用途の範囲を拡大するためには動
作周波数を上げる必要がある。従来は、これを達成する
ために、パイプライン（並列接続された）加算器回路
や、コストのより高いデジタル論理過程、例えば、エミ
ッタ結合デバイスに基づく回路が用いられた。パイプラ
イン加算器回路では、制御ワードを現在の値に加える速
度は向上するが、回路の複雑さはさらに増し、コストも
高くなる。

【０００７】以下では、アキュムレータ４などの汎用ア
キュムレータを実現するために要求されるデジタル論理
式について、Cypress Inc.WARP2 VHDL（very high spee
d integrated circuit Hardware Descriptor Languag
e：高速集積回路ハードウエア記述言語）コンパイラ、V
ersion 4.2を用いて説明する。このコンパイラによっ
て、２４ビットアキュムレータに対する必要な論理式が
生成され、こうして生成された２４ビット入力値N[23:
0]が、クロック信号の上昇エッジにおいて、現在の入力
D[23:0]に加えられる。以下のコードは、２４ビットア
キュムレータを指定（合成）するために必要なVHDL命令
を示す。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− library ieee; use ieee.std＿logic＿1164.all; use work.std＿arith.all; entity countby＿N is port ( clock: in std＿logic; N: in std＿logic＿vector (23 downto 0); D: buffer std＿logic＿vector (23 downto 0); end countby＿N; architecture DDS of countby＿N is begin accumulator: process (clock) begin if (clock' event and clock = '1') then D <= D+N; end if; end process accumulator; end DDS. −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【０００８】上述のコードを用いることで、VHDLコンパ
イラは、２４ビットアキュムレータを合成する。添付の
付録Ａには、こうして得られる２４個の出力D[23:0]の
式が示される。Cypress Incorporated Programmable Lo
gic（CIPL）デバイスに供給されることを意図される結
果としての論理式は、１２８個のマクロセルと、６４０
個の積項を含む。マクロセルと積項は、CPLD（complex
programmable logic device：複雑プログラマブル論理
デバイス）の複雑さを記述するために一般的に用いられ
る尺度である。回路が高速が得られるように最適化され
た場合は、これら１２８個のマクロセルの内の５５個
と、６４０個の一意の積項の内の２１０個が必要とな
り、最大クロック速度は、52.6 MHzとなる。他方、回路
エリアが最小となるように最適化された場合は、１２８
個のマクロセルの内の５５個と、６４０個の一意の積項
の内の１６５個が必要となり、最高クロック速度は、1
4.5 MHzとなる。

【０００９】

【発明が解決しようとする課題】このように、アキュム
レータベースの直接デジタルシンセサイザ（DDS）で
は、速度あるいはサイズに対して最適化された場合で
も、まだ、低速で、複雑である。さらに、速度に対して
最適化された場合は、極端に複雑となり、反対に、サイ
ズに対して最適化された場合は、極端に低速となる。こ
のために、より優れたDDSが必要とされている。

【００１０】

【課題を解決するための手段】本発明による改良された
デジタルシンセサイザは、所定の固定増分にてカウント
する加算器（カウント・バイ・Ｃカウンタ）を利用する
ことで、要求されるデジタル回路を簡素化する。このカ
ウンタとしては、好ましくは、不揮発性の再構成可能な
CPLD（complex programmable logic device）ICが用い
られる。デジタル回路構成は、要求される増分でのみカ
ウントし、これがCPLDにロードされるように設計され
る。本発明によると、このような指定される増分のカウ
ンタを用いることで、これに匹敵する汎用アキュムレー
タを用いる直接デジタルシンセサイザ（DDS）と比較し
て、かなり高い周波数にて動作する直接デジタルシンセ
サイザ（DDS）が得られる。

【００１１】

【発明の実施の形態】本発明の特徴や様々な長所が、以
下の説明、特許請求の範囲、および付録の図面を参照す
ることで一層明らかになるものと期待されるが、図面
中、同一の参照符号は同一の要素を示す。

【００１２】本発明は、図２のデジタルシンセサイザ１
８に関し、好ましくは、非常に高い周波数で動作するこ
とができる直接デジタルシンセサイザに関する。図２に
示すように、デジタルシンセサイザ１８は、クロック入
力を受信すると、これに応答して、所定の固定増分
“Ｃ”（ここで、“Ｃ”は、整数）にてカウントするカ
ウンタ１０；デジタル波形値を格納し、カウンタ１０か
らの入力を受信すると、これに応答して、デジタル波形
値を出力するメモリ（L.U.T）１２、例えば、PROM（pro
grammable read only memory：プログラマブル読出専用
メモリ）；およびメモリ１２から出力されるデジタル波
形値をアナログ波形に変換するデジタル／アナログコン
バータ（D.A.C）１４を備える。

【００１３】カウンタ１０は、好ましくは、不揮発性の
再構成可能なCPLD （complex programmable logic devi
ce：複雑プログラマブル論理デバイス）ICとされる。デ
ジタルシンセサイザ１８のカウンタ１０の回路コンフィ
ギュレーションは、好ましくは、直接デジタルシンセサ
イザ１８の外側に配置され、所定の固定増分“Ｃ”にて
増分するプログラミングデバイス１１にてロードされ
る。このカウンタ１０は、汎用加算器より非常に高い周
波数にて動作する。

【００１４】以下では、図２に示すデジタルシンセサイ
ザ１８の長所について説明する。ここでの説明の目的で
は、２４−ビットカウンタ１０に対する論理式を生成す
るために、Cypress Inc.WARP 2 VHDLコンパイラ,Versio
n 4.2が用いられ、カウンティングの際の固定増分とし
ては、一例として、13,981,013（十進）なる固定増分が
用いられる。ただし、説明のために用いられるこの特
定の固定増分は、本発明をいかようにも制約するもので
なく、任意の固定増分を用いることができる。さらに、
カウンタ１０は、ここでは、２４ビットカウンタとして
説明されるが、これも、単に、一例であり、任意の固定
増分にてカウントする任意の適当なサイズのカウンタを
用いることができる。

【００１５】肝心なのは、以下のコードのみである： −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−カウ
ント＿バイ＿Ｃは、固定数Ｃにてカウントする２４ビットカウントを表す。libr
ary ieee;use ieee.std＿logic＿1164.all;use work.std＿arith.all;entity co
untby＿C is port (clock: in std＿logic;D: buffer std＿logic＿vecto
r (23 downto 0));constant C: std＿logic＿ vector (23 downto 0): =b" 110
101010101010101010101;-- 110101010101010101010101 (binary) equals 13,98
1,013decimal.end count by＿C;architecture DDS of countby＿C isbeginaccum
ulator: process (clock)beginif (clock'event and clock = '1') thenD <= D+
C;end if;end process accumulator;end DDS.−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−−−−−−

【００１６】VHDLコンパイラは、上述のコードを用い
て、２４ビットカウント・バイ・Cカウンタ１０を合成
し、カウンタ１０は、13,981,013なる増分にてカウント
する。この増分値は、汎用アキュムレータに対する式と
比較する目的で、２４ビット出力に対する最も複雑な論
理式を生成するように、従って、“最悪な場合”を表す
ように決定された。この最悪の場合のＣ値は、コンピュ
ータプログラムにてＣの全ての可能な２４ビット値を試
すことで決定された。D[23:0]に対する式を付録Ａに示
す。これら論理式は、デジタルシンセサイザ１８に、カ
ウント・バイ・Cカウンタ１０を利用することの長所、す
なわち、シンセサイザ回路が、サイズと速度の面でいか
に改善されるかを示す。結果としての論理は、CIPL（CP
LD）デバイスに用いることを意図される。以下では、用
いられるこれら資源の要約を示す。

【００１７】このＣ＝13,981,013のケースでは、コンパ
イラは、以下の結果を与え：要求個数最大（利用可能）用いられるマクロセル２４１２８一意の積項１５５６４０最大クロック速度（Mhz）１２５．０

【００１８】これら結果は、高速化のために最適化され
るか、回路エリアの最小化のために最適化されるかに関
係なく、同一であった。

【００１９】さらに、カウント・バイ・Cカウンタ１０を
利用する設計では、従来のアキュムレータ４の場合より
も、要求される入力ピンの個数が少なくて済み、このた
め、より小さく、安価で、かつ、高速なCPLDに組み込む
ことができ、しかも、最大クロック速度は、143.0 MHhz
に達する。

【００２０】以下では、カウント・バイ・Cカウンタ１０
を用いるアーキテクチャでは、なぜ速度が改善されるか
の論理的な根拠について説明する。以下のような２個の
二進数が加算されるものと想定すると：合計内の“１”から“０”、あるいは“０”から“１”
に、変化する、すなわち、“トグリング（toggling）”
するビットは、加算されている両方の数のより下位の全
てのビットに依存する。つまり、上側の数（01111）の
最も左の位置内の“０”は、上側の数の右から４個の数
（1111）と、第二の数の右から４個の数（0001）の状態
の結果として“１”にトグルする。こうして、汎用アキ
ュムレータ４を用いる回路設計の場合は、最も左のビッ
トに対する論理式は、これら８個のビットの全ての状態
を含むこととなる。

【００２１】他方、カウント・バイ・Cカウンタ１０の場
合は、ビットがトグルするか否かは、現在の合計のより
下位のビットのみに依存し、上述のＣ＝１のケースで
は、任意のビット位置は、より下位の全てのビットが１
のときにトグルする。このため、カウント・バイ・Cカウ
ンタ１０に対しては、任意のＣ値と、同一のビット数に
ついて、汎用アキュムレータ４に対するより常に単純な
セットの論理式を見つけることができる。

【００２２】（カウント・バイ・Cカウンタ１０を用い
て）所定の固定増分にてカウントすることで達成するこ
とができる簡素化のもう一つの例について説明すると、
Ｃの二進値が複数の後縁（トレーリング）０を含む場合
（例えば、Ｃが、１０進で２４０、二進で11110000の場
合）は、下位の４ビットに対する式は、これらビットは
出力される合計には影響を与えないために必要とされな
い。こうして、本発明による直接デジタルシンセサイザ
１８にカウント・バイ・Cカウンタ１０を用いる構成で
は、式の個数を削減でき、結果として、速度の向上とサ
イズの縮小化を達成できる。

【００２３】カウント・バイ・C式の生成合計出力の各ビ
ットに対する式はＣの値の関数である。付録ＡおよびＢ
の論理式に示されるように、これら式は、一般には、以
下の形式を取る： D[x].T＝D[#]^*D[#]^*D[#]^*D[#]^*D[#]＋D[#]^*D[#]^*D[#] 他の積の項は＋D[x-1]である。ここで、D[x]は、任意の
出力ビットを表し、合計出力が２４ビットの場合は、ｘ
は、０〜２３の値を取る。“＃”は、任意のより下位の
ビット位置を表す。“Ｔ”は、式の条件が満たされる場
合は、出力ビットが他の二進状態にトグルすることを示
す。“^*”は、AND演算子を表し、互いにAND演算を施さ
れたビットにて、いわゆる積項（product term）が形成
される。“＋”は、OR演算子を表し、互いにOR演算を施
された積項のリストは、“積の合計（sum of product
s）”の形式を取る。この式は、Bit[x]は、第一のライ
ン内に指定される全てのビットが“１”にセットされて
いる場合、あるいは（OR）第二のライン内に指定される
ビットが“１”にセットされている場合、あるいは（O
R）Bitビット［x-1］が“１”にセットされている場合
にトグルすることを記述する。

【００２４】カウント・バイ・Cカウンタ１０に対する式
は、以下の２つの規則に従って生成される。（１）C[X]=1のときは、D[X]は、D[X-1):0]<2^x-C[(X-
1):0]を満たす場合にトグルする。（２）C[X]=0のときは、D[X]は、D[X-1):0]>＝2^x-C[(X-
1):0]を満たす場合にトグルする。

【００２５】Ｃの値によってセットの式がどように決定
されるかについて、一例として、Ｃの値として、４１な
る値を用いて説明すると、Ｃのこの値は、二進８ビット
C[7:0]では、00101001として表現される（十進では、３
２＋８＋１＝４１）。出力D[7:0]の任意の特定のビット
に対する式は、上の式（１）あるいは（２）のいずれか
を満たす積項の合計（sum of product term）を探索す
ることで求められる。

【００２６】このプロセスを、D[7]を用いて説明する
と、“ｘ”は、７なる値を持つ。C[7]は０であるため
に、第二の式（２）が用いられる。このため、出力ビッ
トD[6:0]>=2^x-C[6:0]なる条件が満たされるか否を識別
するセットの積項の合計が探索される。2⁷-C[6:0]は８
７、あるいは、二進表記の1010111に等しい。

【００２７】第一の積項、式（１）は、１にセットされ
ているDの項（ビット6,4,2,1,0）を含む。次の積項を見
つけるために、右から左に走査され、０にセットされて
いる最も右側のビットが識別され、これが１にセットさ
れる。この時点で、このビットより右側のビットは重要
でなくなるために、ｘにて置換される。次に、１にセッ
トされているDの項を含む第二の積項（1011xxx）が再び
書き込まれる。このプロセスを反復することで、11xxxx
xが得られるが、これは最終的な積項を与える。 D[7].T＝D[6]^*D[4]^*D[2]＊D[1]^*D[0]＋D[6]^*D[4]^*D[3]
＋D[6]^*D[5]

【００２８】C[x]＝1のときのもう一つのケース、例え
ば、ビットD[x]、x＝5に対する式について考えると、こ
の場合は、第一の式（１）のD[4:0]<2⁵-C[4:0]なる条件
が満たされることが必要となる。2⁵-C[4:0]は２３に等
しく、このために、D[5]に対する式は、D[4:0]が23、二
進では10111、より小さなことを識別する積項を含む必
要がある。このセットの式を見つけるためには、便宜的
に、ビット［4:0]の二進値が、マイナス（−）23、二進
表記で01001と書き改められ、そう上で、上述と同一の
プロセスによって、１にセットされているビットを含む
Dの項が探索される。次に、最初に０を求めて左に向か
って走査される。次に、この最初の０が１にて置換さ
れ、それより下位のビットは、ｘにセットされる。この
プロセスの結果として、01001、0101x、011xx、1xxxxな
るシーケンスが得られる。この>＝なる不等式に対して
は、式を満たすためにはD項が０であるべきことを示す
ために、各項の前に／が置かれる。 D[5].T＝/D[3]^*/D[0]＋/D[3]^*D[1]＋/D[2]^*D[2]＋/D[4] ここに含まれてない全ての項は、０あるいは１のいずれ
かである。

【００２９】これら式が、D[4:0]が23より小さなことを
識別することを検証する目的で、積項の合計を満たす全
ての値が、以下のテーブルに示される。テーブルから、
23より小さなD[4:0]の全ての値が、上述の積項の合計に
よって識別されることが分かる。

【００３０】

【表１】

【００３１】こうして、デジタルシンセサイザ１８に、
カウント・バイ・Cカウンタ１０を用いた場合は、Ｃ内の
最下位のビットセットより下位のビット位置に対する式
は、書き込まれなない。例えば、Ｃ＝11110000の場合
は、ビットD[3:0]（最後の４ビット）に対する式は生成
されない。こうして、用いられる式の数が少なくなり、
速度が向上する。これは、式（１）と（２）の結果とし
て達成される。例えば、C[3]-0、D[3]は、D[2:0]>＝2³-
C[2:0]（これは、D[2:0]>＝8に相当する）なる条件が満
たされた場合に、トグルする。加えて、D[4]（あるいは
Ｃ内にセットされている最初のビットセットの位置のい
ずれか）に対する式は、D[4].T=1を読むことを必要とさ
れ、このために、D[4]は、常に、トグルする。C[4]=1,D
[4]は、D[D:0]<2⁴-C[3:0]（これは、D[3:0]＜16に相当
する）なる条件が満たされた場合に、トグルする。この
ことは、常に、そうである。付録ＡおよびＢ内の式を生
成するために用いられるWarp2コンパイラは、この式をD
[4].D=D/D[4]と書き表すが、これも同一の意味を有す
る。

【００３２】カウント・バイ・Cシンセサイザの用途もう
一つの好ましい実施例においては、カウント・バイ・Cタ
イプのデジタルシンセサイザ１８は、入力信号から所定
の情報を抽出するために用いられる。この用途では、図
３に示すように、クロック１６により、デジタルシンセ
サイザ１８に入力するためのクロック周波数が生成され
る。デジタルシンセサイザ１８は、低域フィルタ２０に
接続され、これは、ミキサ２２に供給するための高精度
の周波数信号を生成する。ミキサ２２は、低域フィルタ
２０からの信号を入力無線周波数（RF）信号と混合する
ことで、例えば、入力RF信号から、所望の情報、例え
ば、入力RF信号の所定の部分を抽出する。次に、これ
を、低域フィルタ２４に通すことで、所望の信号が抽出
される。図３に示す装置の動作を以下に説明する。

【００３３】クロック１６、デジタルシンセサイザ１
８、および低域フィルタ２０を用いて高精度の信号、例
えば、49.97MHzの信号が生成され、ミキサ２２に出力さ
れる。ミキサ２２にて、この信号を、入力RF信号と混合
することで、和と差の周波数、並びに他の周波数副産物
を含む信号スペクトルが生成される。例えば、RF信号入
力としての50MHzの搬送波上に、30KHz帯域幅の信号が存
在する場合、この信号と高精密の49.97MHzの信号を混合
することで、所定あるいは所望の信号（50MHz〜30KHz）
が抽出される。次に、これを、低域フィルタ２４に通す
ことで、この出力から、フィルタリングされた元のある
いは所望の30のKHz信号が回復される。この所望の30KHz
の信号は、好ましくは、入力RF信号の搬送波内に具現
（実現）される。デジタルシンセサイザ１８を用いてミ
キシング周波数を設定することで、ミキサ２２を、所望
の信号を広いレンジの周波数に渡って抽出できるよう
に、同調することが可能となる。

【００３４】図４に示すもう一つの好ましい実施例にお
いては、本発明によるカウント・バイ・Cタイプのデジタ
ルシンセサイザ１８は、高精度の制御下で、低周波のプ
ログラマブルクロックを生成するために用いられる。こ
の用途においては、外部源、例えば、発振器要素２６か
ら、高周波のクロック源が入力される。カウント・バイ・C
タイプのデジタルシンセサイザ１８は、このクロック信
号を受信し、カウンタ１０の出力の最上位ビットに接続
された出力信号を生成する。

【００３５】この構成の長所を解説する目的で、あまり
精度の高くない外部クロックから、高精度の（例えば）
333Hzのクロックを生成することを想定する。例えば、
クロック源（発振器要素２６）は、公称上は、20MHzで
あるが、実際には、ある瞬間における測定値は20.2MHz
を示すような状況下で、333Hzの高精度出力クロックを
生成することを想定する。デジタルシンセサイザ１８の
36ビットカウント・バイ・C実現（36ビットカウント・バイ
・Cカウンタ１０）を用いた場合、Ｃは、（2^36*333）／2
0200000=1,132,851として計算される。

【００３６】コンフィギュレーションファイルを生成す
るプロセスは、WARP2開発ソフトウエアを通じて自動化
されているために、要求されるCPLDプログラミングファ
イルを、あまり正確でない外部クロックから所望の高精
度な周波数を生成するために要求されるＣの任意の特定
の値に対して、オンデマンドにて、生成することができ
る。カウント・バイ・Cデジタルシンセサイザ１８のCPLD
をクロックするために高精度な発振器が用いられる場合
は、出力周波数を指定するファイル名の付いた複数のCP
LDコンフィギュレーションファイルを格納しておき、こ
れを、必要に応じて、所望の出力周波数を得るためにロ
ードすることができる。

【００３７】さらにもう一つの好ましい実施例において
は、本発明によるデジタルシンセサイザ１８は、FSK（f
requency shift keying）変調器３２の要素として用い
られる。これが図５に示される。

【００３８】より詳細には、FSK変調器３２は、クロッ
ク周波数信号を生成するためのクロック３０と、クロッ
ク周波数信号を受信し、自身のカウント・バイ・Cカウン
タ１０をクロックするためのデジタルシンセサイザ１８
を備える。

【００３９】デジタルシンセサイザ１８は、さらに、図
５に示すように、入力周波数選択信号を受信する。この
周波数選択信号は、２個の別個の信号の一つ（あるいは
複数の別個の信号の一つ）、例えば、相対的に高周波あ
るいは相対的に低周波の信号の一つであり、これらのお
のおのは、カウント・バイ・Cカウンタ１０を、２つの所
定の固定増分Ｃ１あるいはＣ２の一つ（あるいは複数の
所定の固定の別個の増分の一つ）にてカウントする。こ
の結果として、デジタルシンセサイザ１８は、２個（あ
るいは複数）の別個の周波数の一つを持つ出力信号を生
成し、これがFSK変調器３２の出力として選択される。

【００４０】カウント・バイ・Cタイプのデジタルシンセ
サイザ１８を用いることで、２個（あるいは複数）の周
波数の信号の間で滑らかに遷移する出力を供給するFSK
変調器３２を実現することが可能となる。換言すれば、
デジタルシンセサイザ１８を用いることで、FSK変調器
３２は、２個あるいはそれ以上の周波数の信号の間で、
位相の不連続性を伴うことなしに、容易に遷移すること
が可能となる。

【００４１】デジタルシンセサイザ１８を用いること
で、VHDLコードの変換が容易になり、これを用いること
で、２個（あるいは複数）の周波数の一つを持つ信号
を、入力周波数選択信号の制御下で、FSK変調器３２か
ら出力することが可能になる。以下に示すVHDLコードの
セクションは、（例えば）100 MHzのクロックを利用し
て（例えば）２つの周波数の間で交替するFSK変調器３
２の出力信号を生成するために、いかにこれが達成され
るかを示す。ここでは、一例として、一方の固定増分Ｃ
１は、167772、すなわち、２²⁴／１０とされ、他方の固
定増分Ｃ２は、83886、すなわち、２²⁴／２０とされ
る： −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− library ieee; use ieee.std＿logic＿1164.all; use work.std＿arith.all; entity countby＿C is port ( clock: in std＿logic; F＿select: in std＿logic; count＿out: buffer std＿logic＿vector (23 downto 0) constant C1: integer: =167772; -- Gives clock/10 output frequency. constant C2: integer: =083886; -- Gives clock/20 output frequency. end countby＿C; architecture FSK of countby＿C is begin accumulator: process (clock) begin if (clock'event and clock = '1') then if (F＿select = '0') then count＿out <= count＿out + C1; else count＿out <= count＿out + C2; end if; end if; end process accumulator; end FSK; −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００４２】デジタルシンセサイザ１８をFSK変調器３
２の要素として用いた場合は、二つの周波数の信号間、
あるいは複数の周波数の信号間での出力の選択は、位相
の不連続性を伴うことなく達成される。図６に示すよう
に、FSK変調器３２によって、２つの周波数の間で選択
された出力信号に基づいて生成される出力信号では、位
相の不連続性は回避される。

【００４３】最後に、図７に示す本発明のもう一つの好
ましい実施例においては、本発明のデジタルシンセサイ
ザ１８は、単一の８ビットメモリ、例えば、PROM（prog
rammable read only memory：プログラマブル読出専用
メモリ）４４と、１０ビットDAC（デジタル／アナログ
コンバータ）４６と共に用いられる。図７に示すような
デジタルシンセサイザを形成するためには、例えば、並
列ポート４０Ａを備えるマイクロプロセッサ４０が、カ
ウント・バイ・Cカウンタ１０として用いられるPLD（prog
rammable logic device：プログラマブル論理デバイ
ス）４２に接続される。PLD４２は、PROM４４と、DAC４
６の両方に接続され、DAC４６は、PROM４４から入力さ
れる８ビットと、PLD４２から入力される２ビットを受
信する。共通のクロック、例えば、70 MHzのクロック
が、カウント・バイ・Cカウンタ１０としてのPLD４２、PR
OM４４、およびDAC４６のおのおのに対して用いられ
る。以下に、図７に示すPLD４２、PROM４４、およびDAC
４６を用いるデジタルシンセサイザの動作について説明
する。

【００４４】従来のデジタルシンセサイザでは、PROM４
４などのメモリに生成されるべき波形の全ての成分が格
納され、こうして、（例えば）正弦波のデジタル表現が
メモリから出力できるようにされる。ただし、図７に示
す要素PLD４２、PROM４４、およびDAC４６を用いるデジ
タルシンセサイザにおいては、PROM４４には、本質的
に、既存のPROM、例えば、８ビットデバイスが用いられ
る。こうして、PROM４４は、正弦波の波形の８個の最下
位ビット（LSB）のみを格納する。正弦波のこれら８個
の最下位（LSB）ビットの一例してのアナログ表現を図
８に示す。

【００４５】DAC４６は、多くの用途において適当な解
像度を得るためには１０ビットDACが必要なために、１
０ビットデバイスとされる。このため、１０ビットDAC
４６によって用いられる１０ビットを供給するために、
通常は、１つのPROM４４では８ビットしか格納できない
ために、２個の８ビットPROMが必要となる。

【００４６】ただし、本発明においては、PLD４２が用
いられ、これが、後に説明するように、VHDLコードを用
いるようにプログラムされた場合は、PLD４２からの２
ビットの出力と、PROM４４からの８ビットの出力とを組
み合わせて用いることで、１０ビットが得られ、これを
DAC４６に供給することで、一つの完全な正弦波が得ら
れる。PROM４４は、正弦波の８個の最下位ビット（LS
B）、つまり、Sine_out[7:0]を出力し、PLD４２は、２
個の最上位ビット（MSB）、つまり、ビットSine_out[9:
8]を供給する。正弦波のこの２個の最上位ビット（MS
B）は、0°、30°、150°、180°、210°、および330°
なる角度値にて変化する。PLD４２は、それがどの角度
レンジにて出力しているかを、PROM４４に出力されるア
ドレスを評価することで計算し、これに基づいて、ビッ
トsine_out[9:8]をセットする。PROM４４は、図８に示
すようなパターンを格納し、最上位ビット（MSB）が因
数分解される。

【００４７】PLD４２内に格納されるVHDLコードは、Sin
e_out(9)およびSine_out(8)を生成するために以下のよ
うに修正される： −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− library ieee; use ieee.std＿logic＿1164.all; use work.std＿arith.all; 25entity dds is port ( clock: in std＿logic; sineout: out std＿logic＿vector(9 downto 8); EPROM＿addr: buffer std＿logic＿vector(10 downto 0) ); 30constant C: integer: = 10000; end dds; architecture Countby＿C of dds is begin signal count: std＿logic＿vector (21 downto 0); −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 5- accumulator: process (reset,clock) begin if (clock'event and clock = '1') then count <= count + C; 0 end if; end process accumulator; −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− calc＿sine＿msb: process (count) begin if (count 10 downto 0) <= 170) then sineout <= "10"; elsif (count(10 downto 0)>170) and (count(10 downto 0)<=853) then sineout <="11"; elsif (count(10 downto 0)>853) and (count(10 downto 0)<=1024) then sineout <= "10"; eisif (count(10 downto 0)>1024) and (count(10 downto 0)<=1195) then sineout <= "01"; elsif (count(10 downto 0)>1195) and (count(10 downto 0)<=1876) then sineout <= "00"; else sineout <="01"; end if; end process calc＿sice＿msb; EPROM addr(10 downto 0) <= count(21 downto 11); end Countby C; −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００４８】従来と同様に、このVHDLコードは、（例え
ば）WARP2 VHDLコンパイラによってCPLDコンフィギュレ
ーションファイルに翻訳され、これが（カウント・バイ・
Cカウンタ１０に対する式をダウンロードする一例とし
て）PLD４２にロードされる。

【００４９】図７に示す回路では、単一の８ビットPROM
４４を用いるのみで済み、このため、コストを大幅に削
減することができる。さらに、この手法（LPD４２）
は、１０ビットDAC４６と共に用いることのみに限定さ
れるものではなく、例えば、１１あるいは１２ビットDA
Cと共に用い、３ビットあるいは４ビットのアドレスビ
ットを生成することもできる。好ましくは、クロック
（CLK）は、70 Mhzクロックとされ、PROM４４は、20 ns
PROMとされ、DAC４６は、100 Mhz DACとされ、PLD４２
は、そのプログラミングをパーソナルコンピュータ（図
示せず）のマイクロプロセッサ４０から受ける複雑（co
mplex）PLD（CPLD）とされる。

【００５０】以上、本発明について、本発明のデジタル
シンセサイザの様々な用途との関連で、詳細に説明した
が、本発明は、本発明のデジタルシンセサイザによって
生成される高精度の周波数を必要とする任意のデバイス
に適用できることに注意する。当業者においては明らか
なように、本発明のデジタルシンセサイザは、他の用途
にも等しく適用できる。従って、本発明の精神および範
囲は、上に説明の様々な実施例に限定されるものではな
い。本発明は、様々な修正を加えることも可能であり、
これら修正も、本発明の精神および範囲から逸脱すると
解されるべきではなく、当業者において明白なこれら全
ての修正が特許請求の範囲に入るものと解されるべきで
ある。

【図面の簡単な説明】

【図１】従来の技術による直接デジタルシンセサイザを
示す図である。

【図２】本発明の一つの好ましい実施例によるカウント
・バイ・Ｃカウンタを用いる直接デジタルシンセサイザ
を示す図である。

【図３】本発明のもう一つの好ましい実施例による信号
抽出回路を示す図である。

【図４】本発明のもう一つの好ましい実施例によるクロ
ック生成回路を示す図である。

【図５】直接デジタルシンセサイザがFSK変調器の要素
として用いられる本発明のもう一つの好ましい実施例を
示す図である。

【図６】図５のFSK変調器の合成された波形出力を示す
図である。

【図７】本発明のもう一つの好ましい実施例による８ビ
ットPROMと１０ビットDACを用いるデジタルシンセサイ
ザを示す図である。

【図８】図７の８ビットPROMに格納される情報を示す図
である。

【図９】図７の１０ビットDACの有効出力を示す図であ
る。

【符号の説明】

１０カウント・バイ・Ｃカウンタ１１プログラミングデバイス１２メモリ（L.U.T.）１４デジタル／アナログコンバータ（DAC）１６クロック１８デジタルシンセサイザ２０、２４低域フィルタ２２ミキサ２６クロック周波数（発振器要素）３０クロック３２ FSK変調器４２ PLD ４４ PROM ４６１０ビットＤＡＣ

Claims

【特許請求の範囲】

【請求項１】所定の固定増分にてカウントするように
適合されたカウンタ；デジタル波形値を格納し、前記カ
ウンタからの入力の受信に応答してデジタル波形値を出
力するように適合されたメモリ；および前記メモリから
出力されるデジタル波形値をアナログ波形値に変換する
ように適合されたデジタル／アナログコンバータ（DA
C）を備えることを特徴とするデジタルシンセサイザ。
【請求項２】前記カウンタが複合プログラマブル論理
デバイス（CPLD）であることを特徴とする請求項１のデ
ジタルシンセサイザ。
【請求項３】前記カウンタがカウントする際の前記所
定の固定増分が所定の整数であることを特徴とする請求
項１のデジタルシンセサイザ。
【請求項４】前記メモリが検索テーブル（L.U.T.）を
含むことを特徴とする請求項１のデジタルシンセサイ
ザ。
【請求項５】所定の固定増分にてカウントするための
カウンティング手段；デジタル波形値を格納し、前記カ
ウントデバイスから入力されるカウント値の受信に応答
してデジタル波形値を出力するように適合された格納手
段；および前記格納手段から出力されるデジタル波形値
をアナログ波形値に変換するように適合された変換手段
を備えることを特徴とするデジタルシンセサイザ。
【請求項６】前記カウンティング手段がCPLD（複雑プ
ログラマブル論理デバイスデ）を含むことを特徴とする
請求項５のデジタルシンセサイザ。
【請求項７】前記格納（メモリ）手段が検索テーブル
（L.U.T.）を含むことを特徴とする請求項５のデジタル
シンセサイザ。
【請求項８】前記変換手段がデジタル／アナログコン
バータ（ADC）を含むことを特徴とする請求項５のデジ
タルシンセサイザ。
【請求項９】請求項１のデジタルシンセサイザを備え
た信号抽出デバイスであって、このデバイスがさらに：
受信された入力信号を、前記デジタルシンセサイザから
出力されるアナログ信号と混合するように適合されたミ
キシング回路；および前記ミキシング回路から受信され
る出力をフィルタリングすることで、前記受信された入
力信号の所定の部分を回復するように適合されたフィル
タを備えることを特徴とする信号抽出デバイス。
【請求項１０】前記入力信号の所定の部分が、搬送波
信号内に具現されることを特徴とする請求項９の信号抽
出デバイス。
【請求項１１】前記アナログ出力信号が、前記搬送波
と前記入力信号の所定の部分との間の差に等しい高精度
な信号であることを特徴とする請求項１０の信号抽出デ
バイス。
【請求項１２】発振器および請求項１のデジタルシン
セサイザを備えたプログラマブル低周波クロック信号を
生成するための装置。
【請求項１３】請求項１のデジタルシンセサイザを備
えた周波数セレクタであって、前記カウンタが受信され
る入力選択信号に依存して異なる所定の固定増分にてカ
ウントすることを特徴とする周波数セレクタ。
【請求項１４】請求項１３の周波数セレクタを備えた
周波数シフト変位（FSK）変調器であって、前記入力選
択信号に依存して生成される前記デジタルシンセサイザ
の出力信号が様々な異なる周波数を有する合成信号であ
ることを特徴とするFSK変調器。
【請求項１５】請求項５のデジタルシンセサイザを備
えた信号抽出デバイスであって、さらに：受信された入
力信号を、前記デジタルシンセサイザから出力されるア
ナログ信号と混合するように適合されたミキシング手
段；および前記発振（ミキシング）手段から受信される
出力をフィルタリングすることで、前記入力信号の所定
の部分を回復するように適合されたフィルタリング手段
を備えることを特徴とする信号抽出手段。
【請求項１６】前記入力信号の所定の部分が、搬送波
信号内に具現されることを特徴とする請求項１５の信号
抽出デバイス。
【請求項１７】前記アナログ出力信号が、前記搬送波
と前記入力信号の所定の部分との間の差に等しい高精度
な信号であることを特徴とする請求項１６の信号抽出デ
バイス。
【請求項１８】請求項５のデジタルシンセサイザを備
えた周波数セレクタであって、前記カウンタが受信され
る入力選択信号に依存して異なる所定の固定増分にてカ
ウントすることを特徴とする周波数セレクタ。
【請求項１９】請求項１８の周波数セレクタを備えた
FSK変調器であって、前記入力選択信号に依存して生成
される前記デジタルシンセサイザからの出力信号が、様
々な異なる周波数を有する合成信号であることを特徴と
するFSK変調器。
【請求項２０】発振器および請求項５のデジタルシン
セサイザを備えた高精度の周波数信号を生成するための
装置。
【請求項２１】所定の固定増分にてカウントするよう
に適合されたカウンタ；前記カウンタに接続された、デ
ジタル波形値を格納し、前記カウンタからの入力の受信
に応答して、デジタル波形値を出力するように適合され
たメモリ；および前記カウンタと前記メモリに接続され
た、（前記メモリから）受信されたデジタル波形値と、
前記カウンタから受信される入力とを結合することで、
出力アナログ波形を生成するように適合されたデジタル
／アナログコンバータ（DAC）を備えることを特徴とす
るシンセサイザ。
【請求項２２】前記デジタル／アナログコンバータ
（DAC）が、前記メモリからの複数のビットと、前記カ
ウンタからの複数のビットを受信することを特徴とする
請求項２１のシンセサイザ。
【請求項２３】前記カウンタから受信される２ビット
が最上位ビットであることを特徴とする請求項２２のシ
ンセサイザ。
【請求項２４】前記デジタル／アナログコンバータ
（DAC）が、前記メモリからの８ビットと、前記カウン
タからの２ビットを受信することを特徴とする請求項２
２のシンセサイザ。
【請求項２５】前記メモリが８ビットプログラマブル
読出専用メモリ（PROM）であることを特徴とする請求項
２１のシンセサイザ。
【請求項２６】前記デジタル／アナログコンバータ
（DAC）が１０ビットDACであることを特徴とする請求項
２１のシンセサイザ。
【請求項２７】前記デジタル／アナログコンバータ
（DAC）が１２ビットDACであることを特徴とする請求項
２１のシンセサイザ。
【請求項２８】前記デジタル／アナログコンバータ
（DAC）が１０ビットDACであることを特徴とする請求項
２５のシンセサイザ。
【請求項２９】前記デジタル／アナログコンバータ
（DAC）が１２ビットDACであることを特徴とする請求項
２５のシンセサイザ。